KR20210015445A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20210015445A
KR20210015445A KR1020190094305A KR20190094305A KR20210015445A KR 20210015445 A KR20210015445 A KR 20210015445A KR 1020190094305 A KR1020190094305 A KR 1020190094305A KR 20190094305 A KR20190094305 A KR 20190094305A KR 20210015445 A KR20210015445 A KR 20210015445A
Authority
KR
South Korea
Prior art keywords
substrate
layer
channel structure
channel
common source
Prior art date
Application number
KR1020190094305A
Other languages
English (en)
Inventor
이남재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190094305A priority Critical patent/KR20210015445A/ko
Priority to US16/787,370 priority patent/US11469242B2/en
Priority to CN202010175082.9A priority patent/CN112310091A/zh
Publication of KR20210015445A publication Critical patent/KR20210015445A/ko
Priority to US17/901,332 priority patent/US20220415918A1/en

Links

Images

Classifications

    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술은 반도체 메모리 장치 및 반도체 메모리 장치의 제조방법을 포함한다. 상기 반도체 메모리 장치는 게이트적층체, 상기 게이트적층체를 관통하는 제1 부분 및 상기 제1 부분의 일단으로부터 연장되고 상기 게이트적층체보다 돌출된 제2 부분을 갖는 채널구조, 및 상기 게이트적층체에 중첩되도록 연장되고 상기 채널구조의 상기 제2 부분을 감싸는 공통소스라인을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 제조방법 {SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들을 3차원으로 배열할 수 있다. 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치는 다양한 원인에 의해 2차원 반도체 메모리 장치에 비해 제조공정이 복잡해질 수 있다.
본 발명의 실시 예들은 제조공정을 단순화할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 CMOS(complementary metal oxide semiconductor) 회로를 갖는 기판, 상기 기판 상에 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트적층체, 상기 게이트적층체를 관통하는 제1 부분 및 상기 제1 부분의 일단으로부터 연장되고 상기 게이트적층체보다 돌출된 제2 부분을 갖는 채널구조, 상기 게이트적층체에 중첩되도록 연장되고 상기 채널구조의 상기 제2 부분을 감싸는 공통소스라인, 상기 채널구조의 상기 제1 부분과 상기 게이트적층체 사이에 배치된 메모리막, 및 상기 채널구조의 상기 제1 부분의 타단에 접속되고 상기 기판과 상기 게이트적층체 사이에 배치된 비트라인을 포함할 수 있다.
상기 반도체 메모리 장치는 상기 게이트적층체와 동일레벨에 배치된 더미적층체, 상기 더미적층체를 관통하는 도전성수직콘택플러그, 및 상기 도전성수직콘택플러그에 접속되고 상기 비트라인과 동일레벨에 배치된 도전성연결배선을 더 포함할 수 있다.
상기 반도체 메모리 장치는 상기 기판과 상기 비트라인 사이로부터 상기 도전성연결배선과 상기 기판 사이로 연장된 절연구조, 및 상기 절연구조를 관통하여 상기 도전성연결배선을 상기 CMOS 회로에 연결하는 도전성연결구조들을 더 포함할 수 있다.
상기 공통소스라인은 상기 도전성수직콘택플러그에 연결되도록 연장될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판 상에 메모리 셀 어레이를 형성하는 단계를 포함할 수 있다. 상기 메모리 셀 어레이는 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트적층체, 상기 게이트적층체를 관통하고 상기 제1 기판 내부로 연장된 단부를 갖는 채널구조, 및 상기 채널구조와 상기 게이트적층체 사이로부터 상기 채널구조의 상기 단부와 상기 제1 기판 사이로 연장된 메모리막을 포함할 수 있다. 상기 반도체 메모리 장치의 제조방법은 상기 메모리 셀 어레이에 연결된 비트라인을 형성하는 단계, 상기 메모리막이 노출되도록 상기 제1 기판을 제거하는 단계, 상기 채널구조의 상기 단부가 노출되도록 상기 메모리막의 일부를 제거하는 단계, 및 상기 채널구조의 상기 단부를 감싸고 상기 게이트적층체에 중첩되도록 연장된 공통소스라인을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 메모리 장치의 제조방법은 상기 제1 기판을 제거하기 전, 상기 비트라인 상에 도전성의 제1 연결구조를 형성하는 단계, 제2 기판 상에 CMOS(complementary metal oxide semicouductor) 회로를 형성하는 단계, 상기 CMOS 회로에 연결된 도전성의 제2 연결구조를 상기 제2 기판 상에 형성하는 단계, 및 상기 제1 연결구조 및 상기 제2 연결구조가 서로 연결되도록 상기 제1 연결구조의 제1 본딩금속과 상기 제2 연결구조의 제2 본딩금속을 서로 접착시키는 단계를 더 포함할 수 있다.
상기 반도체 메모리 장치의 제조방법은 상기 공통소스라인을 형성하는 단계 이전, 상기 채널구조의 상기 단부에 도전형 도펀트를 주입하는 단계를 더 포함할 수 있다.
본 기술에 따르면, 기판을 제거함으로써 채널구조를 용이하게 노출시킬 수 있고, 채널구조와 공통소스라인 사이의 연결구조를 단순화시킬 수 있다.
본 기술에 따르면, 채널구조와 공통소스라인을 연결하는 과정에서 발생하는 불량을 방지할 수 있으며, 채널구조와 공통소스라인의 연결여부를 용이하게 확인할 수 있다.
도 1은 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 기판의 제1 영역에 중첩된 메모리 셀 어레이에 대한 일 실시 예를 나타낸 단면도이다.
도 3은 도 2에 도시된 게이트적층체들을 나타낸 평면도이다.
도 4는 도 2에 도시된 A영역을 확대한 단면도이다.
도 5는 도 1에 도시된 기판의 제2 영역에 중첩된 인터커넥션 어레이에 대한 일 실시 예를 나타낸 단면도이다.
도 6은 도 5에 도시된 D영역을 확대한 단면도이다.
도 7 및 도 8은 채널구조들에 대한 다양한 실시 예들을 나타내는 단면도들이다.
도 9 및 도 10은 공통소스라인에 대한 일 실시 예를 나타내는 단면도들이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 12a 내지 도 12f, 도 13 내지 도 17, 및 도 18a 내지 도 18c는 일 실시 예에 따른 반도체 메모리 장치의 제조방법의 공정 단계별 단면도들이다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
도 1은 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 기판(10), 제1 배선 어레이(L1A), 메모리 셀 어레이(MCA), 인터커넥션 어레이(ICA) 및 제2 배선 어레이(L2A)를 포함할 수 있다.
기판(10)은 메모리 셀 어레이(MCA)에 중첩된 제1 영역(R1) 및 인터커넥션 어레이(ICA)에 중첩된 제2 영역(R2)을 포함할 수 있다.
제1 배선 어레이(L1A)는 기판(10)에 중첩되고, 기판(10)으로부터 수직방향으로 이격될 수 있다. 제1 배선 어레이(L1A)는, 서로 동일레벨들에 배치되고 서로 동일한 도전물로 구성된 다수의 제1 배선들을 포함할 수 있다. 제1 배선들은 메모리 셀 어레이(MCA)에 연결된 다수의 비트라인들 및 인터커넥션 어레이(ICA)에 연결된 연결배선들을 포함할 수 있다.
메모리 셀 어레이(MCA) 및 인터커넥션 어레이(ICA)는 제1 배선 어레이(L1A) 상에 배치될 수 있다.
메모리 셀 어레이(MCA)는 제1 배선 어레이(L1A)의 비트라인들에 접속된 다수의 메모리 셀 스트링들(STR)을 포함할 수 있다. 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀 스트링들(STR) 각각은 그에 대응하는 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL) 및 워드라인들(WL)에 연결될 수 있다. 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터(DST)의 게이트로 이용되고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트로 이용되고, 워드라인들(WL) 각각은 그에 대응하는 메모리 셀(MC)의 게이트로 이용될 수 있다.
인터커넥션 어레이(ICA)는 메모리 셀 스트링들(STR)에 나란하게 연장된 다수의 수직콘택플러그들을 포함할 수 있다. 수직콘택플러그들 각각은 도전물로 형성되고, 제1 배선 어레이(L1A)의 연결배선들 중 그에 대응하는 연결배선에 접속될 수 있다.
제2 배선 어레이(L2A)는 메모리 셀 어레이(MCA) 및 인터커넥션 어레이(ICA) 에 중첩될 수 있다. 제2 배선 어레이(L2A)는 공통소스라인을 포함할 수 있다. 공통소스라인은 메모리 셀 어레이(MCA)에 연결될 수 있다. 공통소스라인은 인터커넥션 어레이(ICA)의 수직콘택플러그들 중 적어도 하나에 연결될 수 있다. 공통소스라인은 메쉬형 및 라인형 등 다양한 구조로 형성될 수 있다.
도 2는 도 1에 도시된 기판(10)의 제1 영역(R1)에 중첩된 메모리 셀 어레이(MCA)에 대한 일 실시 예를 나타낸 단면도이다.
도 2를 참조하면, 도 1을 참조하여 상술한 메모리 셀 어레이(MCA)는 슬릿(SI)에 의해 분리된 게이트적층체들(GST), 게이트적층체들(GST)을 관통하는 채널구조들(CH), 및 채널구조들(CH) 각각의 측벽을 따라 연장된 메모리막(ML)을 포함할 수 있다.
게이트적층체들(GST)은 기판(10)의 제1 영역(R1)으로부터 수직방향(D3)으로 이격될 수 있다. 게이트적층체들(GST) 각각은 수직방향(D3)에 교차하는 평면에서 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)으로 연장된 선과 제2 방향(D2)으로 연장된 선은 서로 교차될 수 있다. 일 실시 예로서, 제1 방향(D1)으로 연장된 선과 제2 방향(D2)으로 연장된 선은 서로 직교할 수 있다.
게이트적층체들(GST) 각각은 슬릿(SI)에 의해 정의된 측벽을 포함할 수 있다. 슬릿(SI)은 수직방향(D3)으로 연장될 수 있다.
도 3은 도 2에 도시된 게이트적층체들(GST)을 나타낸 평면도로서, 도 2에 도시된 선 I-I'를 따라 절취한 게이트적층체들(GST) 각각의 횡단면을 나타낸다.
도 3을 참조하면, 슬릿(SI)은 제2 방향(D2)으로 연장된 직선형일 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 슬릿(SI)은 제2 방향(D2)으로 연장된 지그재그형, 웨이브형 등 다양한 형태로 형성될 수 있다.
게이트적층체들(GST) 각각은 다수의 채널구조들(CH)에 의해 관통될 수 있다. 다수의 채널구조들(CH)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 다수의 채널구조들(CH)은 매트릭스 구조로 배치될 수 있다.
다시 도 2를 참조하면, 게이트적층체들(GST) 각각의 측벽 상에 측벽절연막(23)이 형성될 수 있다.
채널구조들(CH) 각각의 일단은 공통소스라인(CSL)에 연결될 수 있다. 공통소스라인(CSL)은 도 1을 참조하여 상술한 제2 배선 어레이(L2A)의 일부로서, 게이트적층체들(GST)에 중첩되도록 연장될 수 있다. 채널구조들(CH)은 게이트적층체들(GST)보다 돌출되고, 공통소스라인(CSL) 내부로 연장될 수 있다. 공통소스라인(CSL)은 보호 절연막(95)으로 덮일 수 있다. 보호 절연막(95)은 산화막을 포함할 수 있다.
채널구조들(CH) 각각의 타단은 그에 대응하는 비트라인(41A)에 연결될 수 있다. 비트라인(41A)은 도 1을 참조하여 상술한 제1 배선 어레이(L1A)의 일부로서, 제1 방향(D1)으로 연장될 수 있다.
비트라인(41A)과 게이트적층체들(GST) 사이에 제1 절연막(21), 제2 절연막(25), 및 제3 절연막(27)이 배치될 수 있다. 제1 절연막(21)은 비트라인(41A)에 인접한 채널구조들(CH) 각각의 상단을 감쌀 수 있다. 제1 절연막(21)은 게이트적층체들(GST)에 중첩되도록 연장될 수 있다. 제1 절연막(21)은 슬릿(SI)에 의해 관통될 수 있다. 측벽절연막(23)은 제1 절연막(21)의 측벽 상으로 연장될 수 있다. 제2 절연막(25)은 슬릿(SI)을 채우고, 제1 절연막(21)의 표면을 덮도록 연장될 수 있다. 제3 절연막(27)은 제2 절연막(25)과 비트라인(41A) 사이에 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 내지 제3 절연막들(21, 25, 27) 중 적어도 하나는 생략될 수 있다.
비트라인(41A)은 제1 콘택플러그(31A)를 경유하여 그에 대응하는 채널구조(CH)에 연결될 수 있다. 제1 콘택플러그(31A)는 제2 절연막(25) 및 제3 절연막(27)을 관통하는 도전물로 형성되고, 비트라인(41A) 및 그에 대응하는 채널구조(CH)에 접촉될 수 있다.
비트라인(41A) 및 공통소스라인(CSL)에 접속된 각각의 채널구조(CH)를 따라 도 1을 참조하여 상술한 메모리 셀 스트링(STR)이 정의될 수 있다. A영역은 메모리 셀 스트링에 대한 종단면 구조를 나타낸다.
도 4는 도 2에 도시된 A영역을 확대한 단면도이다.
도 4를 참조하면, 게이트적층체(GST)는 수직방향(D3)으로 교대로 적층된 층간절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 금속으로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다.
도전패턴들(CP1 내지 CPn) 중 공통소스라인(CSL)에 인접한 제n 도전패턴(CPn)은 도 1을 참조하여 상술한 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 도 2에 도시된 비트라인(41A)에 인접한 제1 도전패턴(CP1)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 공통소스라인(CSL)에 인접하고 연이어 적층된 2층 이상의 도전패턴들이 소스 셀렉트 라인들로 이용되고, 도 2에 도시된 비트라인(41A)에 인접하고 연이어 적층된 2층 이상의 도전패턴들이 드레인 셀렉트 라인들로 이용될 수 있다. 수직방향(D3)으로 서로 이웃한 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 도전패턴들(예를 들어, CP2 내지 CPn-1)이 도 1을 참조하여 상술한 워드라인들(WL)로 이용될 수 있다.
채널구조(CH)는 제1 부분(P1A) 및 제2 부분(P2A)을 포함할 수 있다. 제1 부분(P1A)은 게이트적층체(GST)을 관통하는 채널구조(CH)의 일부로 정의될 수 있다. 제1 부분(P1A)은 도 2에 도시된 제1 절연막(21) 내부로 연장될 수 있다. 제2 부분(P2A)은 게이트적층체(GST)보다 공통소스라인(CSL)을 향하여 돌출된 채널구조(CH)의 다른 일부로 정의될 수 있다. 제2 부분(P2A)은 공통소스라인(CSL)으로 둘러싸일 수 있다. 제1 부분(P1A)의 직경(WA)은 제2 부분(WB)의 직경보다 클 수 있다(WA>WB).
채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 제1 부분(P1A)과 게이트적층체(GST) 사이에 배치되고, 제1 부분(P1A)과 도 2에 도시된 제1 절연막(21) 사이로 연장될 수 있다. 메모리막(ML)은 제1 부분(P1A)의 측벽으로부터 게이트적층체(GST)를 향하여 적층된 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막으로 형성될 수 있다. 예를 들어, 전하 트랩막은 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화물을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막 이외에 다양한 물질로 형성되고, 구현하고자 하는 셀의 구조에 따라 터널 절연막(TI)과 블로킹 절연막(BI) 사이에서 다양한 형태로 변형될 수 있다. 예를 들어, 데이터 저장막(DL)은 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성되거나, 플로팅 게이트를 위한 물질막으로 형성될 수 있다.
채널구조(CH)는 채널막(CL), 코어절연막(CO) 및 도프트반도체막(DS)을 포함할 수 있다. 채널막(CL)은 중공형(hollow type)으로 형성될 수 있다. 코어절연막(CO) 및 도프트반도체막(DS)은 채널구조(CH)의 중심영역에 배치될 수 있다. 도프트반도체막(DS)은 코어절연막(CO)과 도 2에 도시된 비트라인(41A) 사이에 배치될 수 있다. 일 실시 예로서, 도프트반도체막(DS)은 도 2에 도시된 제1 콘택플러그(31A)에 접촉되고, 채널막(CL)의 중심영역을 채울 수 있다. 채널막(CL)은 도프트반도체막(DS)과 메모리막(ML) 사이 및 코어절연막(CO)과 메모리막(ML) 사이로 연장될 수 있다. 채널막(CL)의 일부는 채널구조(CH)의 제2 부분(P2A)을 구성하도록 공통소스라인(CSL) 내부로 연장될 수 있다. 제2 부분(P2A)을 구성하는 채널막(CL)의 일부는 공통소스라인(CSL)에 직접 접촉될 수 있다. 달리 표현하면, 제2 부분(P2A)을 구성하는 채널막(CL)의 일부는 공통소스라인(CSL)과 코어절연막(CO) 사이에 배치될 수 있다.
채널구조(CH)는 도면에 도시된 예로 제한되지 않는다. 예를 들어, 채널구조(CH)는 채널구조(CH)의 중심영역을 매립하는 매립형 채널막을 포함할 수 있고, 코어절연막(CO)은 생략될 수 있다.
채널막(CL)은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용된다. 채널막(CL)은 반도체물질로 형성될 수 있다. 일 실시 예로서, 채널막(CL)은 실리콘막을 포함할 수 있다. 채널막(CL)의 양단에 도전형 도펀트가 분포될 수 있다. 예를 들어, B영역 및 C영역에 표시된 채널막(CL)의 양단에 도전형 도펀트가 분포될 수 있다. B영역은 공통소스라인(CSL)에 인접한 채널막(CL)의 일단을 포함하고, C영역은 도프트반도체막(DS)에 인접한 채널막(CL)의 타단을 포함한다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
상술한 구조에 따르면, 채널구조(CH)와 워드라인들로 이용되는 도전패턴들(예를 들어, CP2 내지 CPn-1)의 교차부들에 메모리 셀들이 정의되고, 채널구조(CH)와 드레인 셀렉트 라인으로 이용되는 도전패턴(예를 들어, CP1)의 교차부에 드레인 셀렉트 트랜지스터가 정의되고, 채널구조(CH)와 소스 셀렉트 라인으로 이용되는 도전패턴(예를 들어, CPn)의 교차부에 소스 셀렉트 트랜지스터가 정의될 수 있다. 메모리 셀들은 채널구조(CH)에 의해 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이에 직렬로 연결되어 도 1을 참조하여 상술한 메모리 셀 스트링(STR)을 구성할 수 있다.
다시 도 2를 참조하면, 메모리막(ML)은 채널구조(CH)보다 수직방향(D3)으로 짧게 형성될 수 있다.
비트라인(41A)은 제1 절연구조(51) 및 제2 절연구조(81)에 의해 기판(10)으로부터 이격될 수 있다. 제1 절연구조(51)는 비트라인(41A)과 제2 절연구조(81) 사이에 적층된 2 이상의 절연막들(51A 내지 51D)을 포함할 수 있다. 제2 절연구조(81)는 기판(10)과 제1 절연구조(51) 사이에 적층된 2 이상의 절연막들(81A 내지 81D)을 포함할 수 있다.
기판(10)은 CMOS(complementary metal oxide semiconductor) 회로를 포함할 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
CMOS 회로는 메모리 셀 어레이를 구동하기 위한 주변회로를 구성하는 다수의 트랜지스터들(TR)을 포함할 수 있다. 다수의 트랜지스터들(TR)은 NMOS트랜지스터 및 PMOS 트랜지스터를 포함할 수 있다. 트랜지스터들(TR)은 소자분리막들(isolation layers)(13)에 의해 구획된 기판(10)의 활성영역들 상에 배치될 수 있다. 트랜지스터들(TR) 각각은 그에 대응하는 활성영역 상에 배치된 게이트 절연막(17) 및 게이트 전극(19)을 포함하고, 게이트 전극(19) 양측의 활성영역 내에 형성된 정션들(15a, 15b)을 포함할 수 있다. 정션들(15a, 15b)은 도전형 도펀트들을 포함할 수 있다. 예를 들어, 정션들(15a, 15b)에 포함된 도전형 도펀트는 구현하고자 하는 트랜지스터의 특성에 따라 n형 도펀트 또는 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다.
CMOS 회로의 트랜지스터들(TR)은 제1 연결구조들(C1)과 제2 연결구조들(C2)을 경유하여, 도 1을 참조하여 상술한 메모리 셀 어레이(MCA)에 전기적으로 연결될 수 있다. CMOS 회로의 트랜지스터들(TR)과 메모리 셀 어레이(MCA)의 전기적 연결을 위해, 도 1을 참조하여 상술한 인터커넥션 어레이(ICA)가 이용될 수 있다.
도 5는 도 1에 도시된 기판(10)의 제2 영역(R2)에 중첩된 인터커넥션 어레이(ICA)에 대한 일 실시 예를 나타낸 단면도이다.
도 5를 참조하면, 도 1을 참조하여 상술한 인터커넥션 어레이(ICA)는 더미적층체(DM) 및 더미적층체(DM)를 관통하는 수직콘택플러그(VCT)를 포함할 수 있다.
더미적층체(DM)는 기판(10)의 제2 영역(R2)에 중첩되고, 도 2를 참조하여 상술한 게이트적층체(GST)와 실질적으로 동일한 레벨에 배치될 수 있다. 더미적층체(DM)는 수직콘택플러그(VCT)에 연결되도록 연장된 공통소스라인(CSL)으로 덮일 수 있다. 더미적층체(DM)는 공통소스라인(CSL)과 연결배선(41B) 사이에 배치될 수 있다.
연결배선(41B)은 도 1을 참조하여 상술한 제1 배선 어레이(L1A)의 일부로서, 도 2를 참조하여 상술한 비트라인(41A)과 실질적으로 동일레벨에 배치되고, 비트라인(41A)과 동일한 도전물질로 형성될 수 있다. 도 2를 참조하여 상술한 제1 절연막(21), 제2 절연막(25), 및 제3 절연막(27)은 더미적층체(DM)와 연결배선(41B) 사이로 연장될 수 있다.
수직콘택플러그(VCT)는 더미적층체(DM)를 관통할 수 있다. 수직콘택플러그(VCT)는 공통소스라인(CSL) 내부로 연장될 수 있고, 제1 절연막(21) 및 제2 절연막(25)을 관통할 수 있다. 수직콘택플러그(VCT)는 제3 절연막(27)을 관통하는 제2 콘택플러그(31B)를 경유하여 연결배선(41B)에 접속될 수 있다. 다른 실시 예로서, 수직콘택플러그(VCT)는 연결배선(41B)에 직접 접촉되도록 연장될 수 있다. 수직콘택플러그(VCT)는 다양한 도전물로 형성될 수 있다. 공통소스라인(CSL) 내부로 연장된 수직콘택플러그(VCT)의 일부 길이는 공통소스라인(CSL) 내부로 연장된 채널구조(도 2의 CH)의 일부 길이와 동일하거나, 다를 수 있다.
도 2를 참조하여 상술한 제1 절연구조(51)의 절연막들(51A 내지 51D) 및 제2 절연구조(81)의 절연막들(81A 내지 81D)은 기판(10)의 제2 영역(R2)과 연결배선(41B) 사이로 연장될 수 있다.
도 2를 참조하여 상술한 보호 절연막(95)은 도 5에 도시된 공통소스라인(CSL) 및 더미적층체(DM)를 덮도록 연장될 수 있다.
기판(10)의 제2 영역(R2)에 CMOS 회로를 구성하는 다른 트랜지스터들(TR)이 배치될 수 있다. 일 실시 예로서, 기판(10)의 제2 영역(R2)에 디스차지 트랜지스터(DIS)가 배치될 수 있다.
도 2 및 도 5를 참조하면, 제1 연결구조들(C1) 각각은 제1 절연구조(51) 내부에 매립된 다양한 도전성패턴들(61, 63, 65, 67, 69, 71)을 포함할 수 있다. 제2 연결구조들(C2) 각각은 CMOS 회로를 구성하는 트랜지스터들(TR) 중 그에 대응하는 하나에 연결될 수 있다. 제2 연결구조들(C2) 각각은 제2 절연구조들(81) 내부에 매립된 다양한 도전성패턴들(83, 85, 87, 89, 91, 93)을 포함할 수 있다. 제1 연결구조들(C1) 및 제2 연결구조들(C2) 각각의 구조는 도 2 및 도 5에 예시된 바로 제한되지 않고, 다양하게 변경될 수 있다.
제1 연결구조들(C1) 각각은 제1 본딩금속(71)을 포함할 수 있고, 제2 연결구조들(C2) 각각은 제2 본딩금속(93)을 포함할 수 있다. 제1 본딩금속(71) 및 제2 본딩금속(93)은 서로 마주하여 배치되고 서로 접착될 수 있다.
도 5를 다시 참조하면, 디스차지 트랜지스터(DIS)는 그에 대응하는 제2 연결구조(C2) 및 제1 연결구조(C1)를 경유하여 연결배선(41B)에 접속될 수 있다. 연결배선(41B), 제2 콘택플러그(31B) 및 수직콘택플러그(VCT)는 디스차지 트랜지스터(DIS)를 공통소스라인(CSL)에 접속시킬 수 있다.
도 6은 도 5에 도시된 D영역을 확대한 단면도이다.
도 6을 참조하면, 더미적층체(DM)는 수직방향으로 교대로 적층된 더미 층간절연막들(ILD') 및 희생막들(SA 내지 SAn)을 포함할 수 있다. 더미 층간절연막들(ILD')은 도 4에 도시된 층간절연막들(ILD)과 실질적으로 동일한 레벨들에 배치될 수 있다. 희생막들(SA1 내지 SAn)은 도 4에 도시된 도전패턴들(CP1 내지 CPn)과 실질적으로 동일한 레벨들에 배치될 수 있다.
층간절연막들(ILD) 및 더미 층간절연막들(ILD')은 동일한 물질막으로 형성될 수 있다. 희생막들(SA1 내지 SAn)은 층간절연막들(ILD) 및 더미 층간절연막들(ILD')과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 층간절연막들(ILD) 및 더미 층간절연막들(ILD') 실리콘 산화물을 포함하고, 희생막들(SA1 내지 SAn)은 실리콘 질화물을 포함할 수 있다.
더미적층체(DM)는 도 6에 도시된 예로 제한되지 않는다. 예를 들어, 더미적층체(DM)는 수직방향으로 교대로 적층된 더미 층간절연막들 및 더미 도전패턴들을 포함할 수 있다. 더미 도전패턴들은 도 4에 도시된 도전패턴들(CP1 내지 CPn)과 실질적으로 동일한 레벨들에 배치될 수 있으며, 도 4에 도시된 도전패턴들(CP1 내지 CPn)과 동일한 도전물로 형성될 수 있다. 더미적층체(DM)가 더미 도전패턴들을 포함하는 경우, 더미적층체(DM)를 관통하는 수직콘택플러그(VCT)의 측벽은 절연물로 둘러싸일 수 있다.
도 7 및 도 8은 채널구조들에 대한 다양한 실시 예들을 나타내는 단면도들이다. 도 7 및 도 8에 도시된 게이트적층체(GST) 및 메모리막(ML)은 도 2 및 도 4를 참조하여 상술한 게이트적층체(GST) 및 메모리막(ML)과 동일하다.
도 7을 참조하면, 채널구조(CHb)는 게이트적층체(GST)를 관통하는 제1 부분(P1B) 및 제1 부분(P1B)의 단부로부터 공통소스라인(CSLb) 내부로 연장된 제2 부분(P2B)을 포함할 수 있다.
채널구조(CHb)의 제1 부분(P1B)은 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함하는 메모리막(ML)으로 둘러싸일 수 있다.
채널구조(CHb)의 제2 부분(P2B)은 제1 부분(P1B)의 측벽과 일직선상에 정렬된 측벽을 가질 수 있다. 이 때, 제2 부분(P2B)이 삽입되도록 공통소스라인(CSLb)에 정의된 오목부는 도 4에 도시된 제2 부분(P2A)이 삽입되도록 공통소스라인(CSL)에 정의된 오목부에 비해 넓은 면적을 가질 수 있다.
도 8을 참조하면, 채널구조(CHc)는 게이트적층체(GST)를 관통하는 제1 부분(P1C) 및 제1 부분(P1C)의 단부로부터 공통소스라인(CSLc) 내부로 연장된 제2 부분(P2C)을 포함할 수 있다.
채널구조(CHc)의 제1 부분(P1C)은 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함하는 메모리막(ML)으로 둘러싸일 수 있다.
채널구조(CHc)의 제2 부분(P2C)은 공통소스라인(CSLc)을 향하여 라운드진 형태를 가질 수 있다. 예를 들어, 채널구조(CHc)의 제2 부분(P2C)은 벌브형태로 형성될 수 있다. 이 때, 제2 부분(P2C)이 삽입되도록 공통소스라인(CSLc)에 정의된 오목부는 라운드형으로 형성될 수 있다.
도 2, 도 4, 도 5 및 도 6 각각에 도시된 공통소스라인(CSL), 도 7에 도시된 공통소스라인(CSLb), 및 도 8에 도시된 공통소스라인(CSLc)은 금속을 포함할 수 있다. 일 실시 예로서, 공통소스라인들(CSL, CSLb, CSLc) 각각은 베리어막 및 금속막을 포함할 수 있다. 베리어막은 금속막과 그에 대응하는 채널구조의 직접적인 접촉을 방지하고, 채널구조로의 금속의 확산을 방지하기 위해 형성될 수 있다. 예를 들어 베리어막은 티타늄 질화막등을 포함할 수 있다. 금속막은 알루미늄 등 다양한 금속을 포함할 수 있다. 공통소스라인들(CSL, CSLb, CSLc) 각각의 구성은 상술한 바로 제한되지 않는다.
도 9 및 도 10은 공통소스라인(CSL')에 대한 일 실시 예를 나타내는 단면도들이다. 도 9은 게이트적층체(GST)에 중첩된 공통소스라인(CSL')의 일부를 나타내고, 도 10은 더미적층체(DM)에 중첩된 공통소스라인(CSL')의 다른 일부를 나타낸다. 도 9에 도시된 게이트적층체(GST)는 도 2 및 도 4를 참조하여 상술한 게이트적층체(GST)와 동일하고, 도 10에 도시된 더미적층체(DM)는 도 5 및 도 6을 참조하여 상술한 더미적층체(DM)와 동일하다.
도 9 및 도 10을 참조하면, 공통소스라인(CSL')은 채널구조(CH)와 수직콘택플러그(VCT)에 직접 접촉된 소스측 도프트반도체막(SE) 및 소스측 도프트반도체막(SE)의 표면상에 배치된 금속막(MT)을 포함할 수 있다. 도면에 도시되진 않았으나, 금속막(MT)과 소스측 도프트반도체막(SE) 사이에 티타늄 질화막(TiN) 등의 베리어막이 더 형성될 수 있다. 금속막(MT)은 알루미늄 등 다양한 금속을 포함할 수 있다.
소스측 도프트반도체막(SE)에 의해 공통소스라인(CSL')과 채널구조(CH) 사이의 접착력(adhesion)이 강화될 수 있다. 소스측 도프트반도체막(SE)은 n형 도펀트 또는 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다.
금속막(MT)은 소스측 도프트반도체막(SE)을 경유하여 채널구조(CH) 및 수직콘택플러그(VCT)에 연결될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 11을 참조하면, 반도체 메모리 장치의 제조방법은 제1 기판 상에 메모리 셀 어레이, 제1 배선 어레이 및 제1 연결구조들을 형성하는 S1A 단계, 제2 기판 상에 CMOS 회로 및 제2 연결구조들을 형성하는 S2A 단계, 제1 연결구조들 및 제2 연결구조들을 서로 접착하는 S3 단계, 제1 기판을 제거하는 S5 단계, 도전형 도펀트를 주입하는 S7단계, 메모리 셀 어레이의 채널구조를 노출하는 S9 단계, 및 채널구조에 접속된 공통소스라인을 형성하는 S11 단계를 포함할 수 있다.
도 12a 내지 도 12f, 도 13 내지 도 17, 및 도 18a 내지 도 18c는 일 실시 예에 따른 반도체 메모리 장치의 제조방법의 공정 단계별 단면도들이다.
도 12a 내지 도 12f는 도 11에 도시된 S1A 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 12a를 참조하면, S1A 단계는 셀 영역(Ra) 및 인터커넥션 영역(Rb)을 포함하는 제1 기판(101) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 한층씩 교대로 적층하는 단계를 포함할 수 있다.
제1 기판(101)은 제1 물질막들(111) 및 제2 물질막들(113)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 기판(101)은 실리콘을 포함할 수 있다.
일 실시 예로서, 제1 물질막들(111)은 도 4를 참조하여 상술한 층간절연막들(ILD) 및 도 6을 참조하여 상술한 더미 층간절연막들(ILD')을 위한 절연물일 수 있다. 제2 물질막들(113)은 도 6을 참조하여 상술한 희생막들(SA1 내지 SAn)을 위한 물질로서, 도 4를 참조하여 상술한 층간절연막들(ILD) 및 도 6을 참조하여 상술한 더미 층간절연막들(ILD')과 다른 식각률을 갖는 물질일 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화물을 포함하고, 제2 물질막들(113)은 실리콘 질화물을 포함할 수 있다. 이하의 도면은, 제1 물질막들(111)이 절연물로 형성되고, 제2 물질막들(113)이 희생막들로 형성된 실시 예를 나타내나, 본 발명은 이에 제한되지 않는다. 제1 물질막들(111) 및 제2 물질막들(113)의 물성은 다양하게 변경될 수 있다. 예를 들어, 제1 물질막들(111)은 도 4를 참조하여 상술한 층간절연막들(ILD) 및 도 6을 참조하여 상술한 더미 층간절연막들(ILD')을 위한 절연물일 수 있고, 제2 물질막들(113)은 도 4를 참조하여 상술한 도전패턴들(CP1 내지 CPn)을 위한 도전물일 수 있다.
도 12b를 참조하면, 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 상에 제1 개구부(125)를 포함하는 제1 마스크 패턴(121)을 형성할 수 있다. 이 후, 제1 마스크 패턴(121)의 제1 개구부(125)를 통해 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 채널홀(115)을 형성할 수 있다. 채널홀(115)은 제1 기판(101)의 셀 영역(Ra) 내부로 연장될 수 있다. 채널홀(115)을 형성하는데 이용되는 식각물질에 따라, 채널홀(115)은 다양한 형태로 형성될 수 있다.
일 실시 예로서, 채널홀(115)은 제1 식각물질을 이용하여 형성될 수 있다. 제1 식각물질에 대한 제1 물질막들(111) 및 제2 물질막들(113)의 식각속도가 제1 식각물질에 대한 제1 기판(101)의 식각속도에 비해 빠를 수 있다. 그 결과, 제1 기판(101) 내부로 연장된 채널홀(115) 단부의 폭(W1)은 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 채널홀(115)의 메인영역 폭(W2)보다 좁게 형성될 수 있다.
다른 실시 예로서, 채널홀(115)을 형성하는 단계는 상술한 제1 식각물질을 이용한 식각공정을 실시하는 단계 및 제1 기판(101)을 등방성 식각하기 위한 제2 식각물질을 이용하여 채널홀(115) 단부의 폭을 넓히는 단계를 포함할 수 있다. 등방성 식각을 통해 채널홀(115) 단부를 다양한 구조로 형성할 수 있다. 예를 들어, 채널홀(115)의 단부는 도 7 또는 도 8에 도시된 바와 같은 다양한 구조들을 가질 수 있다.
도 12c를 참조하면, 채널홀(115) 내부에 메모리막(137) 및 채널구조(147A)를 형성할 수 있다. 채널구조(147A)의 측벽 및 제1 기판(101) 내부로 연장된 채널구조(147A)의 단부는 메모리막(137)으로 둘러싸일 수 있다.
메모리막(137)을 형성하는 단계는 채널홀(115)의 표면상에 블로킹 절연막(135), 데이터 저장막(133), 및 터널 절연막(131)을 순차로 적층하는 단계를 포함할 수 있다. 블로킹 절연막(135), 데이터 저장막(133), 및 터널 절연막(131)은 도 4를 참조하여 상술한 블로킹 절연막(BI), 데이터 저장막(DS), 및 터널 절연막(TI)과 동일한 물질들을 포함할 수 있다. 메모리막(137)은 라이너 형태로 형성될 수 있고, 메모리막(137)에 의해 채널홀(115)의 중심영역이 정의될 수 있다.
채널구조(147A)를 형성하는 단계는 메모리막(137)의 표면 상에 채널막(141A)을 형성하는 단계를 포함할 수 있다. 채널막(141A)은 채널영역으로 이용되는 반도체막을 포함할 수 있다. 예를 들어, 채널막(141A)은 실리콘을 포함할 수 있다.
일 실시 예로서, 채널막(141A)은 라이너 형태로 형성될 수 있으며, 채널홀(115)의 중심영역은 채널막(141A)으로 채워지지 않는 부분을 포함할 수 있다. 채널막(141A)이 라이너 형태로 형성된 경우, 채널구조(147A)를 형성하는 단계는 채널막(141A) 상에 채널홀(115)의 중심영역을 코어절연막(143)으로 채우는 단계, 코어절연막(143)의 일부를 식각하여 채널홀(115)의 중심영역 일부에 리세스 영역을 정의하는 단계, 및 리세스 영역을 도프트반도체막(145)으로 채우는 단계를 포함할 수 있다. 코어절연막(143)은 산화물을 포함할 수 있고, 도프트반도체막(145)은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
다른 실시 예로서, 채널막(141A)은 채널홀(115)의 중심영역을 채우도록 형성되고, 코어절연막(143) 및 도프트반도체막(145)은 생략될 수 있다. 코어절연막(143) 및 도프트반도체막(145)이 생략된 경우, 채널구조(147A)를 형성하는 단계는 채널막(141A)의 내부에 상기 도전형 도펀트를 도핑하는 단계를 더 포함할 수 있다.
도 12d를 참조하면, 도 12c에 도시된 제1 마스크 패턴(121)을 제거한 후 제1 절연막(151)을 형성할 수 있다.
이어서, 슬릿(153)을 형성할 수 있다. 슬릿(153)은 제1 절연막(151)을 관통하고, 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조를 관통할 수 있다. 슬릿(153)은 도 2 및 도 3에 도시된 슬릿(SI)에 대응될 수 있다. 이어서, 슬릿(153)을 통해 제1 기판(101)의 셀 영역(Ra)에 중첩된 제2 물질막들(113)을 선택적으로 제거함으로써 수평공간들(155)이 정의될 수 있다. 수평공간들(155)은, 제1 기판(101)의 셀 영역(Ra)에 중첩되고 수직방향으로 이웃한 제1 물질막들(111) 사이에 정의될 수 있다. 제1 기판(101)의 인터커넥션영역(Rb)에 중첩된 제2 물질막들(113)은 제거되지 않고 잔류할 수 있다. 제1 기판(101)의 인터커넥션영역(Rb)에 중첩된 제1 물질막들(111) 및 제2 물질막들(113)은 더미적층체(110)로서 잔류될 수 있다.
도 12e를 참조하면, 슬릿(153)을 통해 도 12d에 도시된 수평공간들(155)을 제3 물질막들(157)로 각각 채운다. 제3 물질막들(157)은 도 4를 참조하여 상술한 도전패턴들(CP1 내지 CPn)일 수 있다. 제3 물질막들(157)은 채널구조(147A) 및 메모리막(137)을 감싸도록 수평공간들(155)을 채울 수 있다.
상술한 바와 같이, 제1 기판(101)의 셀 영역(Ra) 상에 형성된 희생막들로서의 제2 물질막들(113)을 도전패턴들로서의 제3 물질막들(157)로 교체함으로써 제1 기판(101)의 셀 영역(Ra) 상에 게이트적층체(150)가 형성될 수 있다. 게이트적층체(150)는 층간절연막들로서의 제1 물질막들(111) 및 도전패턴들로서의 제3 물질막들(157)이 교대로 적층된 구조를 포함할 수 있다. 게이트적층체(150)는 채널구조(147A)에 의해 관통될 수 있고, 채널구조(147A)는 제1 기판(101)의 셀 영역(Ra) 내부로 연장될 수 있다. 메모리막(137)은 채널구조(147A)와 게이트적층체(150) 사이로부터 채널구조(147A)의 단부와 제1 기판(101) 사이로 연장될 수 있다.
도 12a 내지 도 12e를 참조하여 상술한 공정들에 의해 도 1을 참조하여 상술한 다수의 메모리 셀 스트링들(STR)을 포함하는 메모리 셀 어레이가 제1 기판(101) 상에 형성될 수 있다. 메모리 셀 스트링들 각각은 도 1을 참조하여 상술한 바와 같이, 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(MC) 및 소스 셀렉트 트랜지스터(SST)을 포함할 수 있다. 도 1을 참조하여 상술한 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(MC) 및 소스 셀렉트 트랜지스터(SST)는 도 12e에 도시된 채널구조(147A)와 도전패턴들로서의 제3 물질막들(157)의 교차부들에 정의될 수 있고, 채널구조(147A)에 의해 직렬로 연결될 수 있다.
이어서, 게이트적층체(150)의 측벽을 덮는 측벽절연막(161)을 형성할 수 있다. 이 후, 슬릿(153) 내부를 채우고, 측벽절연막(161) 및 제1 절연막(151)을 덮도록 연장된 제2 절연막(163)을 형성할 수 있다.
이어서, 제2 절연막(163), 제1 절연막(151) 및 더미적층체(110)를 관통하는 콘택홀(165)을 형성할 수 있다. 콘택홀(165)은 제1 기판(101)의 인터커넥션 영역(Rb) 내부로 연장될 수 있다. 콘택홀(165)을 형성하는 단계에서 제1 기판(101)의 식각량에 따라, 제1 기판(101) 내에서 콘택홀(165)의 깊이가 다양하게 제어될 수 있다. 제1 기판(101) 내에서 콘택홀(165)의 깊이는 제1 기판(101) 내에서 채널홀(115)의 깊이와 동일하거나, 제1 기판(101) 내에서 채널홀(115)의 깊이보다 얕거나 깊을 수 있다.
이 후, 콘택홀(165) 내부를 도전물로 채워서 수직콘택플러그(167)를 형성할 수 있다.
도 12f를 참조하면, 제2 절연막(163) 상에 제3 절연막(171)을 형성할 수 있다. 제3 절연막(171)은 수직콘택플러그(167)를 덮도록 연장될 수 있다. 이어서, 제3 절연막(171)을 관통하거나, 제3 절연막(171) 및 제2 절연막(163)을 관통하는 콘택플러그들(173A, 173B)을 형성할 수 있다.
콘택플러그들(173A, 173B)은 채널구조(147A)에 접촉되도록 연장된 제1 콘택플러그(173A) 및 수직콘택플러그(167)에 접촉되도록 연장된 제2 콘택플러그(173B)를 포함할 수 있다.
이어서, 제1 배선 어레이(175A, 175B)를 형성할 수 있다. 제1 배선 어레이(175A, 175B)는 제1 콘택플러그(173A)에 연결된 비트라인(175A) 및 제2 콘택플러그(173B)에 연결된 연결배선(175B)을 포함할 수 있다. 이 후, 제1 배선 어레이(175A, 175B)를 덮는 제1 절연구조(181)를 형성할 수 있다.
제1 절연구조(181)는 2이상의 절연막들(181A 내지 181D)을 포함할 수 있다. 제1 절연구조(181) 내부에 제1 연결구조들(190)이 매립될 수 있다. 제1 연결구조들(190) 각각은 다수의 도전패턴들(183, 185, 187, 189, 191, 193)을 포함할 수 있다. 제1 절연구조(181)과 제1 연결구조들(190)은 도면에 도시된 예로 제한되지 않고 다양하게 변경될 수 있다.
제1 연결구조들(190) 중 일부는 수직콘택플러그(167)에 접속될 수 있다. 제1 연결구조들(190) 중 다른 일부는 메모리 셀 어레이에 접속될 수 있다. 제1 연결구조들(190) 각각에 포함된 도전패턴들(183, 185, 187, 189, 191, 193)은 제1 절연구조(181) 외부로 노출된 표면을 갖는 제1 본딩금속(193)을 포함할 수 있다.
도 13은 도 11에 도시된 S2A 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 13을 참조하면, S2A 단계는 제1 영역(R1) 및 제2 영역(R2)을 포함하는 제2 기판(201) 상에 CMOS(complementary metal oxide semiconductor) 회로를 구성하는 다수의 트랜지스터들(200)을 형성하는 단계를 포함할 수 있다.
제2 기판(201)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
트랜지스터들(200) 각각은 소자 분리막(isolation layer; 203)에 의해 구획된 제2 기판(201)의 활성영역에 형성될 수 있다. 트랜지스터들(200) 각각은 그에 대응하는 활성영역 상에 적층된 게이트 절연막(207) 및 게이트 전극(209)과, 게이트 전극(209) 양측의 활성영역 내에 형성된 정션들(205a, 205b)을 포함할 수 있다. 정션들(205a, 205b)은 그에 대응하는 트랜지스터를 구현하기 위한 도전형 도펀트를 포함할 수 있다. 정션들(205a, 205b)은 n형 도펀트 또는 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다.
S2A 단계는 CMOS 회로를 구성하는 트랜지스터들(200)에 연결된 제2 연결구조들(220)과, 제2 연결구조들(220) 및 트랜지스터들(200)을 덮는 제2 절연구조(211)를 형성하는 단계를 포함할 수 있다.
제2 절연구조(211)는 2이상의 절연막들(211A 내지 211D)을 포함할 수 있다. 제2 절연구조(211) 내부에 제2 연결구조들(220)이 매립될 수 있다. 제2 연결구조들(220) 각각은 다수의 도전패턴들(213, 215, 217, 219, 221, 223)을 포함할 수 있다. 제2 절연구조(211)과 제2 연결구조들(220)은 도면에 도시된 예로 제한되지 않고 다양하게 변경될 수 있다.
제2 연결구조들(220) 중 일부는 트랜지스터들(200) 중 디스차지트랜지스터(200d)에 접속될 수 있다. 제2 연결구조들(220) 각각에 포함된 도전패턴들(213, 215, 217, 219, 221, 223)은 제2 절연구조(211) 외부로 노출된 표면을 갖는 제2 본딩금속(223)을 포함할 수 있다.
도 14는 도 11에 도시된 S3 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 14를 참조하면, S3 단계는 제1 기판(101) 상의 제1 본딩금속(193)과 제2 기판(201) 상의 제2 본딩금속(223)이 서로 접촉될 수 있도록 제1 기판(101)과 제2 기판(201)을 정렬하는 단계를 포함할 수 있다. 이 때, 제1 기판(101)의 셀 영역(Ra)이 제2 기판(201)의 제1 영역(R1)에 중첩되고, 제1 기판(101)의 인터커넥션영역(Rb)이 제2 기판(201)의 제2 영역(R2)에 중첩되도록 제1 기판(101)과 제2 기판(201)을 정렬할 수 있다. 제1 본딩금속(193) 및 제2 본딩금속(223)은 다양한 금속을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
S3 단계는 제1 본딩금속(193)과 제2 본딩금속(223)을 서로 접착시키는 단계를 포함할 수 있다. 이를 위해, 제1 본딩금속(193)과 제2 본딩금속(223)에 열을 가한 후, 제1 본딩금속(193)과 제2 본딩금속(223)을 경화시킬 수 있다. 본 발명은 이에 제한되지 않으며, 제1 본딩금속(193)과 제2 본딩금속(223)을 연결하기 위한 다양한 공정들을 도입할 수 있다.
상술한 공정들에 의해, 수직콘택플러그(167)는 제2 콘택플러그(173B), 연결배선(175B), 제1 연결구조(190) 및 제2 연결구조(220)를 경유하여 디스차지 트랜지스터(200d)에 접속될 수 있다.
도 15는 도 11에 도시된 S5 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 15를 참조하면, 도 14에 도시된 제1 기판(101)을 제거할 수 있다. 제1 기판(101)의 제거시, 메모리막(137)이 식각 정지막 역할을 할 수 있다. 이에 따라, 게이트적층체(150)보다 돌출된 채널막(141A)이 메모리막(137)에 의해 보호될 수 있다. 제1 기판(101)의 제거를 통해, 더미적층체(110)를 관통하는 수직콘택플러그(167)의 단부가 노출될 수 있다.
도 16은 도 11에 도시된 S7 단계에 대한 일 실시 예를 나타내는 단면도이다.
도 16을 참조하면, 게이트적층체(150)보다 돌출된 채널막(141A)의 단부에 도전형 도펀트(301)를 주입할 수 있다. 도전형 도펀트(301)는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트(301)는 카운터 도핑을 위한 p형 도펀트를 포함할 수 있다.
도전형 도펀트(301)는 블로킹 절연막(135), 데이터 저장막(133) 또는 터널 절연막(131) 중 적어도 하나에 의해 채널막(141A)의 단부가 덮인 상태에서 주입될 수 있다. 일 실시 예로서, 도전형 도펀트(301)를 주입하기 전, 채널막(141A)의 단부를 덮는 블로킹 절연막(135)의 일부 및 데이터 저장막(133)의 일부를 제거하여 터널 절연막(131)을 노출시킬 수 있다. 이 후, 터널 절연막(131)에 의해 채널막(141A)의 단부가 덮인 상태에서 도전형 도펀트(301)가 주입될 수 있다.
도 17은 도 11에 도시된 S7단계에 대한 일 실시 예를 나타내는 단면도이다.
이하, 도 16을 참조하여 설명한 도전형 도펀트(301)를 포함하는 채널막을 지칭하는 도면부호를 "141B"로 정의하고, 도전형 도펀트(301)를 포함하는 채널구조를 지칭하는 도면부호를 "147B"로 정의한다.
도 17을 참조하면, 게이트적층체(150)보다 돌출된 터널 절연막(131)의 일부를 제거할 수 있다. 이로써, 게이트적층체(150)보다 돌출된 채널구조(147B)의 단부 및 채널막(141B)의 단부가 노출될 수 있다.
도 18a 내지 18c는 도 11에 도시된 S11 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 18a를 참조하면, S11단계는 노출된 채널구조(147B)의 단부에 접촉되도록 도전막(303)을 형성하는 단계 및 도전막(303) 상에 제2 마스크 패턴(305)을 형성하는 단계를 포함할 수 있다. 제2 마스크 패턴(305)에 의해 공통소스라인의 레이아웃이 정의될 수 있다.
일 실시 예로서, 도전막(303)은 도 2, 도 4, 도 5 및 도 6 각각에 도시된 공통소스라인(CSL), 도 7에 도시된 공통소스라인(CSLb), 및 도 8에 도시된 공통소스라인(CSLc)을 위한 금속을 포함할 수 있다.
다른 실시 예로서, 도전막(303)은 도 9 및 도 10을 참조하여 상술한 소스측 도프트반도체막(SE) 및 소스측 도프트반도체막(SE)의 표면상에 배치된 금속막(MT)을 포함할 수 있다.
도 18b를 참조하면, 도 18a를 참조하여 상술한 제2 마스크 패턴(305)을 식각 베리어로 이용한 식각공정으로 도 18a에 도시된 도전막(303)을 식각할 수 있다. 이로써, 게이트적층체(150)보다 돌출된 채널구조(141B)의 단부를 감싸고, 수직콘택플러그(167)에 접촉되도록 연장된 공통소스라인(303P)을 형성할 수 있다. 공통소스라인(303P)은 게이트적층체(150) 및 더미적층체(110)에 중첩될 수 있다.
도 18c를 참조하면, 공통소스라인(303P)을 덮는 보호 절연막(307)을 형성할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 19를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 도 1 내지 도 10을 참조하여 상술한 실시 예들에 따른 반도체 메모리 장치들 중 어느 하나를 포함할 수 있다. 예를 들어, 메모리 장치(1120)는 게이트적층체보다 공통소스라인을 향하여 돌출된 채널구조를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
CSL, CSLb, CSLc, CSL', 303P: 공통소스라인
P1A, P1B, P1C: 제1 부분 P2A, P2B, P2C: 제2 부분
CH, CHb, CHc, 147A, 147B: 채널구조 ILD: 층간절연막
CP1 내지 CPn: 도전패턴 GST, 150: 게이트적층체
41A, 175A: 비트라인 41B, 175B: 연결배선
CL, 141A, 141B: 채널막 CO, 143: 코어절연막
ML, 137: 메모리막 DS, SE, 145: 도프트반도체막
MT: 금속막 DM, 110: 더미적층체
VCT, 167: 수직콘택플러그 H1, 115: 채널홀
TR, 200: CMOS 회로의 트랜지스터 10, 101, 201: 기판
51, 81, 181, 211: 절연구조 C1, C2, 190, 220: 연결구조
71, 93, 193, 223: 본딩금속
R1: 제1 영역 R2: 제2 영역
Ra: 셀 영역 Rb: 인터커넥션영역
111: 제1 물질막 113: 제2 물질막
157: 제3 물질막 SI, 153: 슬릿

Claims (24)

  1. CMOS(complementary metal oxide semiconductor) 회로를 갖는 기판;
    상기 기판 상에 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트적층체;
    상기 게이트적층체를 관통하는 제1 부분 및 상기 제1 부분의 일단으로부터 연장되고 상기 게이트적층체보다 돌출된 제2 부분을 갖는 채널구조;
    상기 게이트적층체에 중첩되도록 연장되고, 상기 채널구조의 상기 제2 부분을 감싸는 공통소스라인;
    상기 채널구조의 상기 제1 부분과 상기 게이트적층체 사이에 배치된 메모리막; 및
    상기 채널구조의 상기 제1 부분의 타단에 접속되고, 상기 기판과 상기 게이트 적층체 사이에 배치된 비트라인을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 채널구조의 상기 제1 부분의 직경은 상기 채널구조의 상기 제2 부분의 직경보다 큰 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 채널구조의 상기 제1 부분의 측벽 및 상기 채널구조의 상기 제2 부분의 측벽은 일직선상에 정렬된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 채널구조의 상기 제2 부분은 상기 공통소스라인을 향하여 라운드진 형태를 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 공통소스라인은 금속을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 공통소스라인은,
    상기 채널구조의 상기 제2 부분에 직접 접촉된 도프트반도체막; 및
    상기 도프트반도체막의 표면상에 배치되고, 상기 도프트반도체막을 경유하여 상기 채널구조에 접속된 금속막을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 채널구조는,
    상기 채널구조의 중심영역에 배치된 코어절연막;
    상기 채널구조의 상기 중심영역에 배치되고, 상기 코어절연막과 상기 비트라인 사이에 배치된 도프트반도체막; 및
    상기 도프트반도체막과 상기 메모리막 사이로부터 상기 코어절연막과 상기 메모리막 사이 및 상기 공통소스라인과 상기 코어절연막 사이로 연장된 채널막을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 채널막의 일부는 상기 채널구조의 상기 제2 부분을 구성하도록 상기 공통소스라인 내부로 연장된 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 공통소스라인에 인접한 상기 채널막의 일부는 도전형 도펀트를 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 메모리막은 상기 수직방향으로 상기 채널구조보다 짧게 형성된 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 게이트적층체와 동일레벨에 배치된 더미적층체;
    상기 더미적층체를 관통하는 도전성수직콘택플러그; 및
    상기 도전성수직콘택플러그에 접속되고, 상기 비트라인과 동일레벨에 배치된 도전성연결배선을 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 기판과 상기 비트라인 사이로부터 상기 도전성연결배선과 상기 기판 사이로 연장된 절연구조; 및
    상기 절연구조를 관통하여 상기 도전성연결배선을 상기 CMOS 회로에 연결하는 도전성연결구조들을 더 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 공통소스라인은 상기 도전성수직콘택플러그에 연결되도록 연장된 반도체 메모리 장치.
  14. 제1 기판 상에 메모리 셀 어레이를 형성하되, 상기 메모리 셀 어레이가 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트적층체, 상기 게이트적층체를 관통하고 상기 제1 기판 내부로 연장된 단부를 갖는 채널구조 및 상기 채널구조와 상기 게이트적층체 사이로부터 상기 채널구조의 상기 단부와 상기 제1 기판 사이로 연장된 메모리막을 포함하도록 상기 메모리 셀 어레이를 형성하는 단계;
    상기 메모리 셀 어레이에 연결된 비트라인을 형성하는 단계;
    상기 메모리막이 노출되도록 상기 제1 기판을 제거하는 단계;
    상기 채널구조의 상기 단부가 노출되도록 상기 메모리막의 일부를 제거하는 단계; 및
    상기 채널구조의 상기 단부를 감싸고 상기 게이트적층체에 중첩되도록 연장된 공통소스라인을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 기판을 제거하기 전,
    상기 비트라인 상에 도전성의 제1 연결구조를 형성하는 단계;
    제2 기판 상에 CMOS(complementary metal oxide semicouductor) 회로를 형성하는 단계;
    상기 CMOS 회로에 연결된 도전성의 제2 연결구조를 상기 제2 기판 상에 형성하는 단계; 및
    상기 제1 연결구조 및 상기 제2 연결구조가 서로 연결되도록 상기 제1 연결구조의 제1 본딩금속과 상기 제2 연결구조의 제2 본딩금속을 서로 접착시키는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 메모리 셀 어레이를 형성하는 단계는
    상기 제1 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 기판 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 상기 메모리막을 형성하는 단계; 및
    상기 메모리막의 표면 상에 채널막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 메모리 셀 어레이를 형성하는 단계는,
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 제2 물질막들을 제3 물질막으로 교체하는 단계를 더 포함하고,
    상기 제1 물질막들은 상기 층간절연막들이고,
    상기 제3 물질막들은 상기 도전패턴들이고,
    상기 제2 물질막들은 상기 층간절연막들과 다른 식각률을 갖는 희생막들인 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 기판은 셀 영역 및 인터커넥션영역을 포함하고,
    상기 제2 물질막들을 상기 제3 물질막으로 교체하는 단계는,
    상기 제1 기판의 상기 셀 영역 상에 배치된 상기 제2 물질막들의 일부들이 상기 제3 물질막들로 교체되고, 상기 제1 기판의 상기 인터커넥션 영역 상에 배치된 상기 제2 물질막들의 다른 일부들은 더미적층체로서 잔류되도록 실시되는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 기판의 상기 인터커넥션 영역 상에 잔류된 상기 더미적층체를 관통하는 도전성수직콘택플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 도전성수직콘택플러그의 단부는 상기 제1 기판을 제거함으로써 노출되는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 공통소스라인은 상기 도전성수직콘택플러그의 상기 단부에 연결되도록 연장된 반도체 메모리 장치의 제조방법.
  22. 제 14 항에 있어서,
    상기 공통소스라인은 금속을 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 14 항에 있어서,
    상기 공통소스라인은, 상기 채널구조의 상기 단부에 접촉된 도프트반도체막, 및 상기 도프트반도체막의 표면상에 배치되고 상기 도프트반도체막을 경유하여 상기 채널구조에 접속된 금속막을 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 14 항에 있어서,
    상기 공통소스라인을 형성하는 단계 이전,
    상기 채널구조의 상기 단부에 도전형 도펀트를 주입하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
KR1020190094305A 2019-08-02 2019-08-02 반도체 메모리 장치 및 그 제조방법 KR20210015445A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190094305A KR20210015445A (ko) 2019-08-02 2019-08-02 반도체 메모리 장치 및 그 제조방법
US16/787,370 US11469242B2 (en) 2019-08-02 2020-02-11 Semiconductor memory device and manufacturing method of the semiconductor memory device
CN202010175082.9A CN112310091A (zh) 2019-08-02 2020-03-13 半导体存储器装置及其制造方法
US17/901,332 US20220415918A1 (en) 2019-08-02 2022-09-01 Semiconductor memory device and manufacturing method of the semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190094305A KR20210015445A (ko) 2019-08-02 2019-08-02 반도체 메모리 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20210015445A true KR20210015445A (ko) 2021-02-10

Family

ID=74258338

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190094305A KR20210015445A (ko) 2019-08-02 2019-08-02 반도체 메모리 장치 및 그 제조방법

Country Status (3)

Country Link
US (2) US11469242B2 (ko)
KR (1) KR20210015445A (ko)
CN (1) CN112310091A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201810294D0 (en) 2018-06-22 2018-08-08 Senseon Tech Ltd Cybe defence system
US11438357B2 (en) 2018-06-22 2022-09-06 Senseon Tech Ltd Endpoint network sensor and related cybersecurity infrastructure
GB201915265D0 (en) 2019-10-22 2019-12-04 Senseon Tech Ltd Anomaly detection
KR20230007880A (ko) * 2021-07-06 2023-01-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
CN113588701B (zh) * 2021-07-21 2023-11-07 长江存储科技有限责任公司 检测三维存储器结构缺陷的方法、装置、设备和存储介质

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9208883B2 (en) * 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
KR20150076764A (ko) * 2013-12-27 2015-07-07 에스케이하이닉스 주식회사 반도체 장치
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9659866B1 (en) * 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
KR20180053918A (ko) 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180071100A (ko) * 2016-12-19 2018-06-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN109326604A (zh) * 2017-08-01 2019-02-12 华邦电子股份有限公司 三维存储器及其操作方法
CN107658315B (zh) 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
US10026750B1 (en) * 2017-11-08 2018-07-17 Macronix International Co., Ltd. Memory device and method for operating the same
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10468413B2 (en) * 2018-04-06 2019-11-05 Sandisk Technologies Llc Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device
US10347654B1 (en) * 2018-05-11 2019-07-09 Sandisk Technologies Llc Three-dimensional memory device employing discrete backside openings and methods of making the same
US11195781B2 (en) * 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN109887920A (zh) * 2019-02-19 2019-06-14 长江存储科技有限责任公司 三维存储器
US10714497B1 (en) * 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US11069703B2 (en) * 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) * 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10923450B2 (en) * 2019-06-11 2021-02-16 Intel Corporation Memory arrays with bonded and shared logic circuitry

Also Published As

Publication number Publication date
US20220415918A1 (en) 2022-12-29
CN112310091A (zh) 2021-02-02
US20210036002A1 (en) 2021-02-04
US11469242B2 (en) 2022-10-11

Similar Documents

Publication Publication Date Title
TWI749142B (zh) 半導體裝置及其製造方法
KR102636463B1 (ko) 반도체 메모리 장치
US9627405B1 (en) Semiconductor device and manufacturing method thereof
US9520408B2 (en) Semiconductor device and method of manufacturing the same
KR20210015445A (ko) 반도체 메모리 장치 및 그 제조방법
US9099348B2 (en) Semiconductor device and method of manufacturing the same
CN111613621B (zh) 半导体存储器装置
JP2015050462A (ja) 半導体装置
CN103456737A (zh) 半导体器件及其制造方法
CN106206594B (zh) 半导体器件及其制造方法
US20220344363A1 (en) Semiconductor memory device and manufacturing method thereof
CN110752216B (zh) 半导体器件以及该半导体器件的制造方法
KR20160038161A (ko) 반도체 소자 및 그 제조 방법
US11706922B2 (en) Method for manufacturing a semiconductor device having a channel layer with an impurity region
CN110767657A (zh) 半导体装置及半导体装置的制造方法
CN113130506B (zh) 半导体存储器装置及半导体存储器装置的制造方法
CN112259551B (zh) 半导体器件及其制造方法
KR20140018515A (ko) 반도체 장치 및 그 제조 방법
KR20130104200A (ko) 반도체 장치 및 그 제조 방법
US9691841B2 (en) Semiconductor device
KR20210038180A (ko) 반도체 메모리 장치
CN116193863A (zh) 半导体存储器装置和该半导体存储器装置的制造方法
CN111146205A (zh) 半导体装置及半导体装置的制造方法
TW201639079A (zh) 半導體裝置和製造其之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal