KR20200026336A - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이3차원 반도체 소자는 제1 기판; 상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮는 플레이트 부분을 포함하는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이의 하부 구조물; 상기 제2 기판 상에 배치되고, 상기 제2 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트 패턴들; 및 상기 제2 기판 상에 배치되며 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물을 포함한다. 상기 플레이트 부분은 각각의 상기 패턴 부분들의 폭 보다 큰 폭을 가지며 상기 패턴 부분들과 연결된다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 패턴 부분들 및 플레이트 부분을 포함하는 기판을 포함하는 3차원 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 하부 기판과 상부 기판 상에 주변 회로를 배치하고, 상부 기판 상에 메모리 어레이 영역을 배치하고 있다. 이와 같이, 하부 기판 상에 수직 방향으로 주변 회로, 상부 기판 및 메모리 셀 어레이를 차례로 배치함으로써, 반도체 소자의 휨(warpage)이 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 휨을 방지 또는 최소화할 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이3차원 반도체 소자는 제1 기판; 상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮는 플레이트 부분을 포함하는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이의 하부 구조물; 상기 제2 기판 상에 배치되고, 상기 제2 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트 패턴들; 및 상기 제2 기판 상에 배치되며 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물을 포함한다. 상기 플레이트 부분은 각각의 상기 패턴 부분들의 폭 보다 큰 폭을 가지며 상기 패턴 부분들과 연결된다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 제1 기판; 상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮으며 상기 패턴 부분들과 접촉하는 플레이트 부분을 포함하는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이의 하부 구조물; 및 상기 제2 기판 상에 배치되는 상부 구조물을 포함한다. 상기 하부 구조물은 주변 배선을 포함하고, 상기 플레이트 부분은 반도체 층을 포함하고, 상기 플레이트 부분은 각각의 상기 패턴 부분들의 폭 보다 큰 폭을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 제1 기판; 상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮으며 상기 패턴 부분들과 연결되는 플레이트 부분을 포함하는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이에 배치되며, 주변 배선을 포함하는 하부 구조물; 상기 제2 기판 상에 배치되고, 상기 제2 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트 패턴들; 및 상기 제2 기판 상에 배치되며 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물을 포함한다. 상기 패턴 부분들은 라인 모양을 포함하고, 상기 플레이트 부분은 반도체 층을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 제1 기판 상의 하부 구조물, 상기 하부 구조물 상의 제2 기판, 상기 제2 기판 상의 상부 구조물을 포함하는 3차원 반도체 소자를 제공할 수 있다. 상기 하부 구조물은 주변 회로를 포함할 수 있고, 상기 상부 구조물은 메모리 셀 어레이를 포함할 수 있다. 따라서, 3차원 반도체 소자의 집적도를 향상시킬 수 있다.
상기 제2 기판은 패턴 부분들 및 상기 패턴 부분들을 덮는 플레이트 부분을 포함할 수 있다. 상기 플레이트 부분을 반도체 층을 포함할 수 있다. 상기 패턴 부분들은 3차원 반도체 소자의 휨(warpage)을 방지하거나, 또는 휨을 최소화할 수 있다. 이와 같이, 휨(warpage)을 방지하거나, 또는 휨을 최소화할 수 있는 3차원 반도체 소자를 제공함으로써, 휨에 의해 발생하는 불량을 감소시키어, 생산성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 개념적인 사시도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부를 나타내는 평면도들이다.
도 4는 도 3a 및 도 3b의 I-I'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 5는 도 3a 및 도 3b의 II-II'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다
도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 소자 변형 예의 일부를 나타낸 부분 확대 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 변형 예의 일부를 나타낸 부분 확대 단면도이다.
도 7은 도 5의 'B'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 8a는 도 5의 'C'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 8b은 본 발명의 일 실시예에 따른 3차원 반도체 소자 변형 예를 나타낸 부분 확대 단면도이다.
도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 및 도 12b는 도 4의 'A'로 표시된 부분의 다양한 변형예들을 나타내는 부분 확대 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 단면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예들을 나타낸 부분 확대 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 단면도이다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 단면도이다.
도 17 내지 도 21은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 다양한 변형 예들을 나타내는 평면도들이다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 단면도이다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 단면도이다.
도 24는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 단면도이다.
도 25 내지 도 29는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타낸 단면도들이다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 반도체 소자(1)의 상기 메모리 어레이 영역(도 1a의 MA) 내에 배치되는 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 어레이 영역(도 1a의 MA)을 개념적으로 나타낸 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL), 상기 비트라인들(BL), 및 복수의 셀 스트링(CSTR)은 메모리 어레이 영역(MA) 내에 배치될 수 있다.
상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 2를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 개념적인 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자(1)는 제1 기판(10), 상기 제1 기판(10) 상의 하부 구조물(50), 상기 하부 구조물(50) 상의 제2 기판(60) 및 상기 제2 기판(60) 상의 상부 구조물(100)을 포함할 수 있다.
상기 제1 기판(10)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 예를 들어, 상기 제1 기판(10)은 단결정의 반도체 기판, 예를 들어 단결정 실리콘 기판일 수 있다. 상기 하부 구조물(50)은 도 1a에서 설명한 상기 로우 디코더(3), 상기 페이지 버퍼(4), 및/또는 컬럼 디코더(5) 중 적어도 하나를 포함할 수 있다.
상기 제2 기판(60)은 패턴 부분들(70) 및 상기 패턴 부분들(70)을 덮는 플레이트 부분(80)을 포함할 수 있다. 상기 플레이트 부분(80)은 반도체 층, 예를 들어 다결정 반도체 층을 포함할 수 있다. 상기 다결정 반도체 층은 폴리 실리콘 층을 포함할 수 있다. 상기 상부 구조물(100)은 앞에서 설명한 상기 메모리 어레이 영역(MA)를 포함할 수 있다.
다음으로, 도 3a 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 3a 내지 도 5에서, 도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부를 나타내는 평면도이고, 도 3b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부를 나타내는 평면도이고, 도 4는 도 3a 및 도 3b의 I-I'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 5는 도 3a 및 도 3b의 II-II'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 3a 내지 도 5를 참조하면, 제1 기판(10) 상에 하부 구조물(50)이 배치될 수 있다. 상기 제1 기판(10)은 앞에서 설명한 것과 같이 단결정 반도체 기판일 수 있다.
상기 하부 구조물(50)은 하부 절연 층들(25, 35, 45), 주변 배선들(30, 40) 및 주변 트랜지스터들(PTR)을 포함할 수 있다. 상기 제1 기판(10) 내에 주변 활성 영역들(15a)을 한정하는 아이솔레이션 영역들(15i)이 배치될 수 있다.
상기 주변 트랜지스터들(PTR)은 상기 주변 활성 영역들(15a) 상의 주변 게이트들(PG) 및 상기 주변 게이트틀(PG) 양 옆의 상기 주변 활성 영역들(15a) 내에 배치되는 주변 소스/드레인들(S/D)을 포함할 수 있다.
상기 주변 배선들(30, 40)은 상기 주변 트랜지스터들(PTR)과 전기적으로 연결되는 제1 주변 배선들(30) 및 상기 제1 주변 배선들(30)과 전기적으로 연결되는 제2 주변 배선들(40)을 포함할 수 있다.
상기 하부 절연 층들(25, 35, 45)은 상기 제1 주변 배선들(30)의 측면을 둘러싸는 제1 하부 절연 층(25), 상기 제2 하부 절연 층(25) 상에 배치되며 상기 제2 주변 배선들(30)의 측면을 둘러싸는 제2 하부 절연 층(35) 및 상기 제2 하부 절연 층(35) 상의 제3 하부 절연 층(45)을 포함할 수 있다. 상기 하부 절연 층들(25, 35, 45)은 실리콘 산화물을 포함할 수 있다.
상기 주변 트랜지스터들(PTR) 및 상기 주변 배선들(30, 40)은 도 1a에서 설명한 상기 로우 디코더(3), 상기 페이지 버퍼(4), 및/또는 컬럼 디코더(5) 중 적어도 하나의 주변 회로를 구성할 수 있다.
상기 하부 구조물(50) 상에 제2 기판(60)이 배치될 수 있다. 상기 제2 기판(60)은 패턴 부분들(70) 및 상기 패턴 부분들(70)과 연결되는 플레이트 부분(80)을 포함할 수 있다. 상기 플레이트 부분(80)은 각각의 상기 패턴 부분들(70) 보다 큰 폭을 가지며 상기 패턴 부분들(70)과 연결될 수 있다. 상기 플레이트 부분(80)은 상기 패턴 부분들(70)과 접촉할 수 있다.
예시적인 예에서, 상기 제2 기판(60)은 상기 패턴 부분들(70)을 연결하는 연결 부분(도 3a의 62)을 더 포함할 수 있다. 상기 패턴 부분들(70)은 라인 모양일 수 있고, 상기 연결 부분(62)은 라인 모양의 상기 패턴 부분들(70)을 연결할 수 있다. 상기 패턴 부분들(70) 및 상기 연결 부분(62)은 일체형 구조일 수 있다.
예시적인 예에서, 상기 제3 하부 절연 층(45)은 리세스 영역들(45r)을 가질 수 있고, 상기 패턴 부분들(70)은 상기 리세스 영역들(45r)을 채울 수 있다. 따라서, 상기 패턴 부분들(70)의 바닥면 및 측면은 상기 제3 하부 절연 층(45)에 의해 덮일 수 있다.
상기 플레이트 부분(80)은 반도체 층을 포함할 수 있다. 예를 들어, 상기 플레이트 부분(80)은 폴리 실리콘 층을 포함할 수 있다.
상기 플레이트 부분(80)의 측면 상에 중간 절연 층(90)이 배치될 수 있다.
상기 플레이트 부분(80) 상에 적층 구조물(170)이 배치될 수 있다.
상기 적층 구조물(170)은 층간 절연 층들(110) 및 게이트 패턴들(160)을 포함할 수 있다. 상기 게이트 패턴들(160)은 상기 제2 기판(60) 상에서 상기 제2 기판(60)의 상부면(80s)과 수직한 수직 방향(Z)으로 이격되면서 적층될 수 있다. 상기 층간 절연 층들(110) 및 상기 게이트 패턴들(160)은 교대로 반복적으로 적층될 수 있다. 상기 층간 절연 층들(110)은 실리콘 산화물로 형성될 수 있다.
상기 게이트 패턴들(160)은 하부 게이트 패턴(160L), 상부 게이트 패턴(160U), 상기 하부 게이트 패턴(160L)과 상기 상부 게이트 패턴(160U) 사이의 중간 게이트 패턴들(160M)을 포함할 수 있다.
상기 게이트 패턴들(160)은 상기 제2 기판(60) 상의 제1 영역(A1) 내에서 상기 제2 기판(60)의 상부면(80s)과 수직한 방향(Z)으로 서로 이격되면서 적층되고, 상기 제1 영역(A1)으로부터 제2 영역(A2) 내로 연장되어 계단 모양으로 배열되는 패드 영역들(P)을 포함할 수 있다.
실시 예들에서, 상기 패드 영역들(P)은 도면에 도시된 형태의 계단 모양에 한정되지 않으며 다양한 형태로 변형될 수 있다.
실시 예들에서, 상기 제1 영역(A1)은 도 1a및 도 1b에서 설명한 메모리 어레이 영역(도 1a 및 도 1b의 MA) 또는 상기 메모리 어레이 영역(도 1a 및 도 1b의 MA)이 위치하는 영역일 수 있다. 따라서, 상기 제1 영역(A1)은 '메모리 어레이 영역(MA)'으로 지칭될 수도 있다.
실시 예들에서, 상기 제2 영역(A2)은 상기 제1 영역(A1)의 어느 한 측 또는 양 측에 위치할 수 있다. 상기 제2 영역(A2)은 상기 게이트 패턴들(160)이 상기 제1 영역(A1)으로부터 연장되어 계단 모양으로 배열되는 상기 패드 영역들(P)이 형성되는 영역일 수 있다. 따라서, 상기 제2 영역(A2)은 '연장 영역'또는 '계단 영역'으로 지칭될 수도 있다.
예시적인 예에서, 상기 하부 게이트 패턴(160L)은 도 1a 및 도 1b에서 설명한 접지 선택 라인(GSL)을 포함할 수 있다.
예시적인 예에서, 상기 상부 게이트 패턴(160U)은 도 1a 및 도 1b에서 설명한 스트링 선택 라인(SSL)을 포함할 수 있다.
예시적인 예에서, 상기 중간 게이트 패턴들(160M)은 도 1a 및 도 1b에서 설명한 워드라인들(WL)을 포함할 수 있다.
상기 제2 기판(60) 및 상기 중간 절연 층(90) 상에 상부 절연 층(115)이 배치될 수 있다. 상기 상부 절연 층(115)은 상기 게이트 패턴들(160)의 상기 패드 영역들(P)을 덮을 수 있다.
상기 적층 구조물(170) 및 상기 상부 절연 층(115) 상에 제1 캐핑 절연 층(150) 및 제2 캐핑 절연 층(185)이 차례로 배치될 수 있다. 상기 상부 절연 층(115), 및 제1 및 제2 캐핑 절연 층들(150, 185)은 실리콘 산화물을 포함할 수 있다.
상기 제1 영역(A1) 내에서, 상기 적층 구조물(170)을 관통하는 수직 채널 구조물들(120)이 배치될 수 있다. 상기 수직 채널 구조물들(120)은 상기 게이트 패턴들(160)과 마주보는 측면을 가질 수 있다.
상기 적층 구조물(170)을 관통하는 분리 구조물들(175)이 배치될 수 있다. 상기 분리 구조물들(175)은 상기 수직 채널 구조물들(120) 보다 높은 레벨에 위치하는 상부면을 가질 수 있다. 상기 분리 구조물들(175)은 상기 적층 구조물(170)을 관통하며 상부로 연장되어 상기 제1 캐핑 절연 층(150)을 관통할 수 있다. 상기 분리 구조물들(175)은 상기 제1 캐핑 절연 층(150) 및 상기 적층 구조물(170)을 관통하는 분리 트렌치들(155) 내에 배치될 수 있다.
상기 분리 구조물들(175)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 방향(X)은 상기 제2 기판(60)의 상부면(80s)과 평행한 방향일 수 있다.
예시적인 예에서, 평면으로 보았을 때, 상기 분리 구조물들(175)은 상기 적층 구조물(170)을 가로지를 수 있다.
상기 제2 캐핑 절연 층(185) 상에 비트라인들(195), 게이트 연결 배선들(196), 주변 연결 배선(198)이 배치될 수 있다.
상기 비트라인들(195)과 상기 수직 채널 구조물들(120) 사이에, 상기 비트라인들(195)과 상기 수직 채널 구조물들(120)을 전기적으로 연결하는 비트라인 콘택 플러그들(190)이 배치될 수 있다.
상기 게이트 패턴들(160)의 상기 패드 영역들(P) 상에 상기 게이트 패턴들(160)과 전기적으로 연결되는 게이트 콘택 구조물들(180)이 배치될 수 있다.
상기 게이트 연결 배선들(196)과 상기 게이트 콘택 구조물들(180) 사이에, 상기 게이트 연결 배선들(196)과 상기 게이트 콘택 구조물들(180)을 전기적으로 연결하는 게이트 콘택 플러그들(192)이 배치될 수 있다.
상기 제2 주변 배선들(40)의 주변 콘택 영역(40P) 상에 주변 콘택 구조물(182)이 배치될수 있다. 상기 주변 콘택 구조물(182)은 상기 제3 하부 절연 층(45), 상기 중간 절연 층(90), 상기 상부 절연 층(115) 및 상기 제1 캐핑 절연 층(150)을 관통할 수 있다.
상기 주변 연결 배선(198)과 상기 주변 콘택 구조물(182) 사이에, 상기 주변 연결 배선(198)과 상기 주변 콘택 구조물(182)을 전기적으로 연결하는 주변 콘택 플러그(194)가 배치될 수 있다.
예시적인 예에서, 상기 제2 기판(60)에서, 상기 플레이트 부분(80)의 끝 부분(80')은 상기 패턴 부분들(70)의 끝 부분(70') 보다 돌출된 형태일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이와 같은 상기 플레이트 부분(80)의 끝 부분과 상기 패턴 부분들(70)의 끝 부분의 다양한 예들에 대하여 도 6a 및 도 6b를 각각 참조하여 설명하기로 한다. 도 6a 및 도 6b는 상기 플레이트 부분(80)의 끝 부분과 상기 패턴 부분들(70)의 끝 부분을 나타낸 부분 확대 단면도들이다.
변형 예에서, 도 6a를 참조하면, 상기 패턴 부분들(70)은 상기 플레이트 부분(80)의 끝 부분(80') 보다 돌출된 형태의 끝 부분(70a')을 가질 수 있다.
변형 예에서, 도 6b를 참조하면, 상기 패턴 부분들(70)은 상기 플레이트 부분(80)의 끝 부분(80')과 수직적으로 정렬되는 끝 부분(70b')을 가질 수 있다.
다시, 도 3a 내지 도 5를 참조하면, 상술한 수직 채널 구조물들(120)의 각각은 수직 채널 구조물을 포함할 수 있고, 상술한 상기 게이트 패턴들(160)의 각각은 서로 다른 물질 층들을 포함할 수 있다. 이와 같은 수직 채널 구조물들(120) 및 상기 게이트 패턴들(160)의 예시적인 예에 대하여 도 7을 참조하여 설명하기로 한다. 도 7은 도 5의 'B'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 3a 내지 도 5, 및 도 7을 참조하면, 상기 수직 채널 구조물들(120)의 각각은 채널 반도체 층(140) 및 상기 채널 반도체 층(140)과 적층 구조물(170) 사이에 배치되는 게이트 유전체 구조물(130)을 포함할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물들(120)의 각각은 반도체 패턴(125), 상기 반도체 패턴(125) 상의 절연성 코어 패턴(145), 상기 절연성 코어 패턴(145) 상의 패드 패턴(147)을 더 포함할 수 있다.
상기 채널 반도체 층(140)은 상기 반도체 패턴(135)과 접촉하며 상기 절연성 코어 패턴(145)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(130)은 상기 채널 반도체 층(140)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(125)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 절연성 코어 패턴(145)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(147)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(147)은 상기 상부 게이트 패턴(160U) 보다 높은 레벨에 배치될 수 있다. 상기 수직 채널 구조물(120)의 상기 패드 패턴(147)은 앞에서 상술한 비트라인 콘택 플러그(190)와 접촉하며 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 채널 반도체 층(140)은 상기 게이트 패턴들(160)을 관통할 수 있다. 상기 수직 채널 구조물(120)이 상기 반도체 패턴(125)을 더 포함하는 경우에, 상기 반도체 패턴(125)은 상기 하부 게이트 패턴(160L)을 관통하고, 상기 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(160M, 160U)을 관통할 수 있다. 상기 채널 반도체 층(140)은 폴리 실리콘 층으로 형성될 수 있다.
예시적인 예에서, 상기 반도체 패턴(125)은 채널 반도체 층으로 지칭될 수도 있다. 예를 들어, 상기 반도체 패턴(125)은 상대적으로 하부에 위치하는 하부 채널 반도체 층으로 지칭되고, 상기 채널 반도체 층(140)은 상대적으로 상부에 위치하는 상부 채널 반도체 층으로 지칭될 수도 있다.
예시적인 예에서, 상기 반도체 패턴(125)과 상기 하부 게이트 패턴(160L) 사이의 추가 유전체(158)를 더 포함할 수 있다. 상기 추가 유전체(158)는 실리콘 산화물을 포함할 수 있다.
상기 게이트 유전체 구조물(130)은 터널 유전체 층(136), 정보 저장 층(134) 및 블로킹 유전체 층(132)을 포함할 수 있다. 상기 정보 저장 층(134)은 상기 터널 유전체 층(136) 및 상기 블로킹 유전체 층(132) 사이에 배치될 수 있다. 상기 블로킹 유전체 층(132)은 상기 정보 저장 층(134)과 상기 적층 구조물(170) 사이에 배치될 수 있다.
상기 터널 유전체 층(136)은 상기 정보 저장 층(134)과 상기 채널 반도체 층(140) 사이에 배치될 수 있다. 상기 터널 유전체 층(136)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(132)은 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(134)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(134)은 상기 채널 반도체 층(140)과 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 중간 게이트 패턴들(160M) 사이에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(140)으로부터 상기 터널 유전체 층(136)을 통하여 상기 정보 저장 층(134) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(134) 내에 트랩된 전자를 소거할 수 있다.
따라서, 상술한 바와 같이, 상기 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 중간 게이트 패턴들(160M)과 상기 채널 반도체 층(140) 사이에 위치하는 상기 정보 저장 층(134)의 영역들은 정보 저장 영역들로 정의될 수 있고, 이러한 정보 저장 영역들은 도 1b에서 설명한 메모리 셀들(도 1b의 MCT)을 구성할 수 있다.
상기 게이트 패턴들(160)의 각각은 서로 다른 제1 물질 층(162) 및 제2 물질 층(164)을 포함할 수 있다. 예시적인 예에서, 상기 제1 물질 층(162)은 알루미늄 산화물 등과 같은 고유전체일 수 있고, 상기 제2 물질 층(164)은 금속 질화물(e.g., TiN 또는 WN), 금속(e.g., W), 금속 실리사이드(e.g., TiSi 또는 WSi), 및 도우프트 실리콘 중 어느 하나 또는 둘 이상의 도전성 물질로 형성될 수 있다. 다른 예에서, 상기 제1 물질 층(162) 및 상기 제2 물질 층(162)은 서로 다른 도전성 물질로 형성될 수도 있다. 상기 제1 물질 층(162)은 상기 제2 물질 층(162)의 상부면 및 하부면을 덮으며 상기 제2 물질 층(162)과 상기 수직 구조물들(120) 사이로 연장될 수 있다.
다음으로, 도 8a를 참조하여, 상술한 상기 게이트 패턴들(160)과 상기 분리 구조물(175)을 설명하기로 한다. 도 8a는 도 5의 'C'로 표시된 부분을 확대한 부분 확대 단면도이다.
도 3a 내지 도 5, 및 도 8a을 참조하면, 상기 게이트 패턴들(160)의 각각은 도 7에서 설명한 것과 같이 상기 제1 물질 층(162) 및 상기 제2 물질 층(164)을 포함할 수 있다. 상기 제1 물질 층(162)은 상기 제2 물질 층(162)의 상부면 및 하부면을 덮으며 상기 제2 물질 층(162)은 상기 분리 구조물들(175)과 직접적으로 접촉할 수 있다.
예시적인 예에서, 상기 분리 구조물들(175)은 상기 분리 트렌치들(155)을 채우는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 분리 구조물들(175)의 변형 예에 대하여, 도 8b를 참조하여 설명하기로 한다. 도 8b는 도 5의 'C'로 표시된 부분을 확대한 부분 확대 단면도이다.
변형 예에서, 도 8b를 참조하면, 분리 구조물들(175)의 각각은 분리 스페이서(176) 및 분리 코어 패턴(178)을 포함할 수 있다. 상기 분리 스페이서(176)는 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 분리 코어 패턴(178)은 금속 질화물(e.g., TiN 또는 WN), 금속(e.g., W), 금속 실리사이드(e.g., TiSi 또는 WSi), 및 도우프트 실리콘 중 어느 하나 또는 둘 이상의 도전성 물질로 형성될 수 있다.
다시, 도 3a 내지 도 5를 참조하면, 상기 제2 기판(60)의 상기 플레이트 부분(80) 및 상기 패턴 부분들(70)은 직접적으로 접촉하며 서로 다른 물질로 형성될 수 있다. 상기 플레이트 부분(80)은 반도체 층을 포함할 수 있고, 상기 패턴 부분들(70)은 절연성 물질, 도우프트 반도체 물질, 또는 금속성 물질 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.
일 예에서, 상기 패턴 부분들(70)은 실리콘 질화물로 형성될 수 있고, 상기 플레이트 부분(80)은 반도체 층으로 형성될 수 있다.
다른 예에서, 상기 패턴 부분들(70)은 폴리 실리콘으로 형성될 수 있고, 상기 플레이트 부분(80)은 상기 패턴 부분들(70)과 경계면을 형성하는 반도체 층으로 형성될 수 있다.
다음으로, 도 9a 내지 도 12b를 각각 참조하여, 상기 제2 기판(60)의 다양한 예들에 대하여, 설명하기로 한다. 도 9a 내지 도 12b는 도 4의 'A'로 표시된 부분을 확대한 부분 확대 단면도들이다.
예시적인 예에서, 도 9a를 참조하면, 제2 기판(60a)은 패턴 부분들(70a) 및 상기 패턴 부분들(70a) 상의 플레이트 부분(80a)을 포함할 수 있다. 상기 플레이트 부분(80a)은 반도체 층, 예를 들어 도우프트 폴리 실리콘 층으로 형성될 수 있다. 예를 들어, 상기 플레이트 부분(80a)은 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
상기 제2 기판(60a)은 상기 패턴 부분들(70a)의 측면 및 바닥면을 덮는 배리어 층(64)을 더 포함할 수 있다. 상기 배리어 층(64)은 Ti/TiN 등과 같은 도전성 배리어 층으로형성될 수 있고, 상기 패턴 부분들(70a)은 상기 플레이트 부분(80a)의 반도체 층 보다 전기 저항이 낮은 텅스텐 등과 같은 금속 물질로 형성될 수 있다. 따라서, 상기 제2 기판(60a)은 전기 저항이 낮은 상기 패턴 부분들(70a) 및 반도체 특성의 상기 플레이트 부분(80a)을 포함할 수 있다. 이와 같은 상기 제2 기판(60a)은 3차원 반도체 소자의 전기적 특성을 향상시킬 수 있다.
변형 예에서, 도 9b를 참조하면, 제2 기판(60b)은 패턴 부분들(70b), 상기 패턴 부분들(70b)의 측면 및 바닥면을 덮는 배리어 층(64), 및 상기 패턴 부분들(70b) 상의 플레이트 부분(80b)을 포함할 수 있다. 상기 패턴 부분들(70b) 및 상기 배리어 층(64)은 도 9a에서 설명한 것과 같은 상기 패턴 부분들(70a) 및 상기 배리어 층(64)과 동일할 수 있다.
상기 플레이트 부분(80b)은 제1 플레이트 층(80b1) 및 상기 제1 플레이트 층(80b1) 상의 제2 플레이트 층(80b2)을 포함할 수 있다.
상기 제2 플레이트 층(80b2)은 반도체 층일 수 있다. 예를 들어, 상기 제2 플레이트 층(80b2)은 도우프트 폴리 실리콘 층으로 형성될 수 있다. 예를 들어, 상기 제2 플레이트 층(80b2)은 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
상기 제1 플레이트 층(80b1)은 상기 제2 플레이트 층(80b2)과 상기 패턴 부분들(70b) 사이의 접착력을 증가시키거나, 또는 상기 제2 플레이트 층(80b2)과 상기 패턴 부분들(70b) 사이의 저항을 낮추어 전기적 특성을 개선할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 제1 플레이트 층(80b1)은 WSi 또는 TiSi 등과 같은 금속 실리사이드 및/또는 TiN 또는 TiSiN 등과 같은 금속 질화물을 포함할 수 있다.
변형 예에서, 도 9c를 참조하면, 제2 기판(60c)은 패턴 부분들(70c) 및 상기 패턴 부분들(70c) 상의 플레이트 부분(80c)을 포함할 수 있고, 상기 패턴 부분들(70c) 및 상기 플레이트 부분(80c)은 일체형 구조일 수 있다. 예를 들어, 상기 패턴 부분들(70c) 및 상기 플레이트 부분(80c)은 반도체 층으로 형성될 수 있다. 예를 들어, 상기 패턴 부분들(70c) 및 상기 플레이트 부분(80c)은 N형의 도전형 또는 P형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
변형 예에서, 도 10a를 참조하면, 제2 기판(60d)은 패턴 부분들(70d) 및 상기 패턴 부분들(70d) 상의 플레이트 부분(80d)을 포함할 수 있다. 상기 플레이트 부분(80d)은 제1 플레이트 층(80d1) 및 상기 제1 플레이트 층(80d1) 상의 제2 플레이트 층(80d2)을 포함할 수 있다.
상기 제1 플레이트 층(80d1)은 상기 패턴 부분들(70d)과 일체형 구조로 형성될 수 있다. 따라서, 상기 제1 플레이트 층(80d1)과 상기 패턴 부분들(70d)은 경계 없이 연속적으로 이어질 수 있으며, 서로 동일한 물질로 형성될 수 있다.
예시적인 예에서, 상기 제1 플레이트 층(80d1) 및 상기 패턴 부분들(70d)은 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
다른 예에서, 상기 제1 플레이트 층(80d1) 및 상기 패턴 부분들(70d)은 도전성 물질, 예를 들어 도우프트 실리콘 또는 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
상기 제2 플레이트 층(80d2)은 반도체 층으로 형성될 수 있다. 예를 들어, 상기 제2 플레이트 층(80d2)은 N형의 도전형 또는 P형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
변형 예에서, 도 10b를 참조하면, 제2 기판(60e)은 패턴 부분들(70e) 및 상기 패턴 부분들(70e) 상의 플레이트 부분(80e)을 포함할 수 있다. 상기 플레이트 부분(80e)은 제1 플레이트 층(80e1) 및 상기 제1 플레이트 층(80e1) 상의 제2 플레이트 층(80e2)을 포함할 수 있다.
상기 제1 플레이트 층(80e1)은 상기 패턴 부분들(70e)과 일체형 구조로 형성될 수 있다. 예를 들어, 상기 제1 플레이트 층(80e1) 및 상기 패턴 부분들(70e)은 도전성 물질로 형성될 수 있다.
상기 제2 플레이트 층(80e2)은 반도체 층으로 형성될 수 있다. 예를 들어, 상기 제2 플레이트 층(80e2)은 N형의 도전형을 갖는 반도체 층, 예를 들어 폴리 실리콘으로 형성될 수 있다.
상기 제2 기판(60e)은 상기 패턴 부분들(70e)의 측면 및 바닥면을 덮으며 상기 제1 플레이트 층(80e1)과 상기 하부 구조물(50) 사이로 연장되는 도전성 배리어 층(65)을 더 포함할 수 있다. 상기 도전성 배리어 층(65)은 Ti/TiN 등과 같은 도전성 물질로 형성될 수 있다.
변형 예에서, 도 10c를 참조하면, 제2 기판(60f)은 패턴 부분들(70f), 상기 패턴 부분들(70f) 상의 플레이트 부분(80f), 및 상기 패턴 부분들(70f)의 측면 및 바닥면을 덮으며 상기 플레이트 부분(80f)과 상기 하부 구조물(50) 사이로 연장되는 배리어 층(65)을 포함할 수 있다.
상기 플레이트 부분(80f)은 제1 플레이트 층(80f1), 상기 제1 플레이트 층(80f1) 상의 제2 플레이트 층(80f2), 상기 제1 및 제2 플레이트 층들(80f1, 80f2) 사이의 추가 도전 층(81)을 포함할 수 있다.
상기 제1 플레이트 층(80f1) 및 상기 패턴 부분들(70f)은 일체형 구조일 수 있다. 예를 들어, 상기 제1 플레이트 층(80f1) 및 상기 패턴 부분들(70f)은 텅스텐 등과 같은 도전성 물질로 형성될 수 있다. 상기 제2 플레이트 층(80f2)은 반도체 층으로 형성될 수 있다. 상기 추가 도전 층(81)은 상기 제1 플레이트 층(80f1)과 상기 제2 플레이트 층(80f2) 사이의 접착력을 증가시키거나, 또는 상기 제1 플레이트 층(80f1)과 상기 제2 플레이트 층(80f2) 사이의 저항을 낮추어 전기적 특성을 개선할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 추가 도전 층(81)은 WSi 또는 TiSi 등과 같은 금속 실리사이드, WN, TiN 또는 TiSiN 등과 같은 금속 질화물, 및 Ti 등과 같은 금속 중 어느 하나 또는 둘 이상을 포함할수 있다.
변형 예에서, 도 11a를 참조하면, 제2 기판(60g)은 패턴 부분들(70g) 및 상기 패턴 부분들(70g) 상의 플레이트 부분(80g)을 포함할 수 있다. 상기 패턴 부분들(70g)의 각각은 제1 패턴 부분(70g1) 및 상기 제1 패턴 부분(70g1) 상의 제2 패턴 부분(70g2)을 포함할 수 있다.
상기 플레이트 부분(80g)은 상기 제2 패턴 부분(70g2)과 경계면 없이 연속적으로 이어지는 일체형 구조로 형성될 수 있다. 따라서, 상기 플레이트 부분(80g) 및 상기 제2 패턴 부분(70g2)은 서로 동일한 물질, 예를 들어 반도체 층으로 형성될 수 있다. 상기 플레이트 부분(80g)은 N형의 도전형 또는 P형의 도전형을 갖는 반도체 층으로 형성될 수 있다.
예시적인 예에서, 상기 제1 패턴 부분(70g1)은 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
다른 예에서, 상기 제1 패턴 부분(70g1)은 도전성 물질, 예를 들어 TiN 등과 같은 금속 질화물 및/또는 W 등과 같은 금속으로 형성될 수 있다.
변형 예에서, 도 11b를 참조하면, 제2 기판(60h)은 패턴 부분들(70h) 및 상기 패턴 부분들(70h) 상의 플레이트 부분(80h)을 포함할 수 있다. 상기 패턴 부분들(70h)의 각각은 제1 패턴 부분(70h1) 및 상기 제1 패턴 부분(70h1) 상의 제2 패턴 부분(70h2)을 포함할 수 있다.
상기 제2 기판(60h)은 상기 제1 패턴 부분(70h1)의 측면 및 바닥면을 덮는 배리어 층(64)을 더 포함할 수 있다.
상기 플레이트 부분(80h)은 상기 제2 패턴 부분(70h2)과 경계면 없이 연속적으로 이어지는 일체형 구조로 형성될 수 있다. 상기 플레이트 부분(80g)은 N형의 도전형 또는 P형의 도전형을 갖는 반도체 층으로 형성될 수 있다.
상기 제1 패턴 부분(70h1)은 W 등과 같은 금속으로 형성될 수 있고, 상기 배리어 층(64)은 Ti/TiN 등과 같은 도전성 물질로 형성될 수 있다.
변형 예에서, 도 11c를 참조하면, 제2 기판(60i)은 패턴 부분들(70i) 및 상기 패턴 부분들(70i) 상의 플레이트 부분(80i)을 포함할 수 있다. 상기 패턴 부분들(70i)의 각각은 제1 패턴 부분(70i1) 및 상기 제1 패턴 부분(70i1) 상의 제2 패턴 부분(70i2)을 포함할 수 있다.
상기 플레이트 부분(80i)은 상기 제2 패턴 부분(70i2)과 경계면 없이 연속적으로 이어지는 일체형 구조로 형성될 수 있다. 상기 플레이트 부분(80i)은 N형의 도전형 또는 P형의 도전형을 갖는 반도체 층으로 형성될 수 있다.
상기 제2 기판(60i)은 상기 제1 패턴 부분(70i1)의 측면 및 바닥면을 덮는 배리어 층(64)을 더 포함할 수 있다. 상기 배리어 층(64)은 Ti/TiN 등과 같은 도전성 물질로 형성될 수 있다.
상기 제2 기판(60i)은 상기 제2 패턴 부분(70i2)의 측면 및 바닥면을 덮으며, 상기 플레이트 부분(80i)과 상기 하부 구조물(50) 사이로 연장되는 추가 도전 층(75)을 더 포함할 수 있다. 상기 추가 도전 층(75)은 WSi 또는 TiSi 등과 같은 금속 실리사이드, WN, TiN 또는 TiSiN 등과 같은 금속 질화물, 및 Ti 등과 같은 금속 중 어느 하나 또는 둘 이상을 포함할수 있다.
변형 예에서, 도 12a를 참조하면, 앞에서 상술한 바와 같이, 상기 제2 기판(60)은 상기 패턴 부분들(70) 및 상기 패턴 부분들(70) 상의 상기 플레이트 부분(80)을 포함할 수 있다.
상기 하부 구조물(50)의 상기 제3 층간 절연 층(45)은 하부 절연 부분(45a) 및 상부 절연 부분(45b)을 포함할 수 있다. 상기 하부 절연 부분(45a)은 상기 패턴 부분들(70)의 하부면 아래 배치될 수 있고, 상기 상부 절연 부분(45b)은 상기 패턴 부분들(70)의 측면들 사이에 배치될 수 있다.
변형 예에서, 도 12b를 참조하면, 제2 기판(60j)은 패턴 부분들(70), 상기 패턴 부분들(70) 상의 상기 플레이트 부분(80), 및 상기 패턴 부분들(70)의 하부면을 덮는 배리어 층들(64')을 포함할 수 있다.
상기 하부 구조물(50)의 상기 제3 층간 절연 층(45)은 하부 절연 부분(45a) 및 상부 절연 부분(45b)을 포함할 수 있다. 상기 상부 절연 부분(45b)은 차례로 적층되는 상기 배리어 층들(64') 및 상기 패턴 부분들(70)의 측면들을 덮을 수 있고, 상기 하부 절연 부분(45a)은 상기 배리어 층들(64') 하부에 배치될 수 있다.
다음으로, 도 13을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기로 한다.
도 13을 참조하면, 앞에서 설명한 것과 마찬가지로, 제1 기판(10) 상에 하부 구조물(50)이 배치될 수 있고, 상기 하부 구조물(50) 상에 제2 기판(60k)이 배치될 수 있다. 상기 제1 기판(10)은 반도체 기판일 수 있고, 상기 하부 구조물(50)은 앞에서 설명한 것과 같은 상기 주변 트랜지스터(PTR), 상기 주변 배선들(30, 40), 및 상기 제1 내지 제3 하부 절연 층들(25, 35, 45)을 포함할 수 있다. 상기 제2 기판(60k) 상에 도 3a 내지 도 5를 참조하여 설명한 것과 같은 상기 적층 구조물(170), 상기 수직 구조물들(120) 및 상기 비트라인들(195)이 배치될 수 있다.
상기 제2 기판(60k)은 패턴 부분들(70k) 및 플레이트 부분(80k)을 포함할 수 있다.
예시적인 예에서, 상기 플레이트 부분(80k)은 상기 패턴 부분들(70k)의 상부면 및 측면을 덮을 수 있다.
예시적인 예에서, 상기 플레이트 부분(80k)은 다결정 반도체 층을 포함할 수 있다. 예를 들어, 상기 플레이트 부분(80k)은 N형의 도전형 또는 P형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
예시적인 예에서, 상기 패턴 부분들(70k)은 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 다른 예에서, 상기 패턴 부분들(70k)은 도전성 물질, 예를 들어 TiN 등과 같은 금속 질화물 또는 W 등과 같은 금속을 포함할 수 있다.
이와 같이, 상기 패턴 부분들(70k) 및 상기 패턴 부분들(70k)의 상부면 및 측면을 덮는 상기 플레이트 부분(80k)의 다양한 변형 예들에 대하여 도 14a 및 도 14b를 각각 참조하여 설명하기로 한다. 도 14a 및 도 14b는 도 13의 'A'로 표시된 부분을 확대한 부분 확대 단면도이다.
변형 예에서, 도 14a를 참조하면, 제2 기판(60l)은 패턴 부분들(70l) 및 플레이트 부분(80l)을 포함할 수 있다. 상기 제2 기판(60l)은 상기 패턴 부분들(70l)의 아래에 배치되는 배리어 층들(66)을 더 포함할 수 있다. 상기 플레이트 부분(80l)은 차례로 적층되는 상기 배리어 층들(66) 및 상기 패턴 부분들(70ol)의 측면들을 덮으며 상기 패턴 부분들(70l)의 상부면을 덮을 수 있다. 상기 배리어 층들(66)은 Ti/TiN 등과 같은 도전성 물질로 형성될 수 있다.
변형 예에서, 도 14b를 참조하면, 제2 기판(60m)은 패턴 부분들(70m) 및 플레이트 부분(80m)을 포함할 수 있다. 상기 제2 기판(60m)은 상기 패턴 부분들(70m)의 아래에 배치되는 배리어 층들(66) 및 상기 패턴 부분들(70m)과 상기 플레이트 부분(80m) 사이에 개재되며 상기 플레이트 부분(80m)과 상기 하부 구조물(50) 사이로 연장되는 추가 도전 층(76)을 더 포함할 수 있다. 상기 추가 도전 층(76)은 WSi 또는 TiSi 등과 같은 금속 실리사이드, WN, TiN 또는 TiSiN 등과 같은 금속 질화물, 및 Ti 등과 같은 금속 중 어느 하나 또는 둘 이상을 포함할수 있다.
다음으로, 도 15 및 도 16을 각각 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예들을 설명하기로 한다. 도 15 및 도 16은 도 3a 및 도 3b의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
변형 예에서, 도 15를 참조하면, 앞에서 설명한 것과 같은 상기 제1 기판(10) 상에 상기 하부 구조물(50)이 배치될 수 있다. 상기 하부 구조물(50) 상에 패턴 부분들(270a) 및 상기 패턴 부분들(270a)의 상부면을 덮으며 상기 패턴 부분들(270a)과 연결되는 플레이트 부분(280a)을 포함하는 제2 기판(260a)이 배치될 수 있다.
상기 제2 기판(260a)은 도 3a 내지 도 5를 참조하여 설명한 상기 제2 기판(60)과 동일할 수 있다. 더 나아가, 상기 제2 기판(260a)은 도 9a 내지 도 12b에서 설명한 다양한 변형 예들의 제2 기판들(60a ~ 60j)과 같이 변형될 수 있다. 따라서, 상기 제2 기판(260a)은 도 3a 내지 도 12b를 참조하여 설명한 내용으로 이해될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 제2 기판(260a) 상에 적층 구조물(270)이 배치될 수 있다. 상기 적층 구조물(270)은 교대로 반복적으로 적층되는 층간 절연 층들(210) 및 게이트 패턴들(260)을 포함할 수 있다.
상기 적층 구조물(270) 상에 차례로 적층된 제1 및 제2 캐핑 절연 층들(250, 285)이 배치될 수 있다. 상기 제1 캐핑 절연 층(250) 및 상기 적층 구조물(270)을 관통하는 분리 트렌치(255) 내에 분리 구조물(275)이 배치될 수 있다. 상기 분리 구조물(275)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조물(270)을 관통하는 수직 채널 구조물들(220v)이 배치될 수 있다.
상기 수직 채널 구조물들(220v)의 각각은 상기 적층 구조물(270)을 관통하는 절연성 코어 패턴(245), 상기 절연성 코어 패턴(245)의 외측면을 둘러싸는 채널 반도체 층(240), 상기 채널 반도체 층(240)의 외측면을 둘러싸는 게이트 유전체 구조물(230), 및 상기 채널 반도체 층(240) 및 상기 절연성 코어 패턴(245) 상의 패드 패턴(247)을 포함할 수 있다. 상기 채널 반도체 층(240), 상기 절연성 코어 패턴(245) 및 상기 패드 패턴(247)은 도 7에서 설명한 상기 채널 반도체 층(140), 상기 절연성 코어 패턴(145) 및 상기 패드 패턴(147)과 동일한 물질로 형성될 수 있다. 예시적인 예에서, 상기 게이트 유전체 구조물(230)은 도 7에서 설명한 상기 게이트 유전체 구조물(130)과 동일한 물질 및 동일한 구조로 형성될 수 있다.
상기 수직 채널 구조물들(220v)은 상기 분리 구조물(275) 양 옆에 위치하는 제1 수직 채널 구조물(220v1) 및 제2 수직 채널 구조물(220v2)을 포함할 수 있다.
상기 제1 및 제2 수직 채널 구조물들(220v1, 220v2)로부터 연장되어 상기 분리 구조물(275) 아래의 상기 제2 기판(260a)의 상기 플레이트 부분(280a) 내에 배치되는 수평 연결 구조물(220h)이 배치될 수 있다. 상기 수평 연결 구조물(220h)은 상기 제1 및 제2 수직 채널 구조물들(220v1, 220v2)의 상기 게이트 유전체 구조물(230), 상기 채널 반도체 층(240) 및 상기 절연성 코어 패턴(245)이 상기 제1 및 제2 수직 채널 구조물들(220v1, 220v2)로부터 상기 분리 구조물(275) 아래로 연장되어 형성될 수 있다.
상기 플레이트 부분(280a)은 N형의 도전형을 갖는 반도체 층, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 플레이트 부분(280a)은 백 게이트 전극일 수 있다.
상기 제1 캐핑 절연 층(250) 상에 소스 라인(284)이 배치될 수 있다. 상기 소스라인(284)과 상기 제2 수직 채널 구조물(220v2) 사이에 상기 소스라인(284)과 상기 제2 수직 채널 구조물(220v2)을 전기적으로 연결하는 소스 콘택 플러그(282)가 배치될 수 있다.
상기 제2 캐핑 절연 층(285) 상에 비트라인(295)이 배치될 수 있다. 상기 비트라인(295)과 상기 제1 수직 채널 구조물(220v1) 사이에 상기 비트라인(295)과 상기 제1 수직 채널 구조물(220v1)을 전기적으로 연결하는 비트라인 콘택 플러그(290)가 배치될 수 있다.
변형 예에서, 도 16을 참조하면, 앞에서 설명한 것과 같은 상기 제1 기판(10) 상에 상기 하부 구조물(50)이 배치될 수 있다. 상기 하부 구조물(50) 상에 패턴 부분들(270b) 및 상기 패턴 부분들(270b)의 상부면 및 측면을 덮으며 상기 패턴 부분들(270b)과 연결되는 플레이트 부분(280b)을 포함하는 제2 기판(260b)이 배치될 수 있다.
상기 제2 기판(260b)은 도 13을 참조하여 설명한 상기 제2 기판(60k)과 동일할 수 있다. 더 나아가, 상기 제2 기판(260b)은 도 14a 및 도 14b에서 설명한 다양한 변형 예들의 제2 기판들(60l, 60m)과 같이 변형될 수 있다. 따라서, 상기 제2 기판(260b)은 도 13 내지 도 14b를 참조하여 설명한 내용으로 이해될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 제2 기판(260b) 상에, 도 15에서 설명한 것과 같은, 상기 적층 구조물(270), 상기 분리 구조물(275), 상기 수직 채널 구조물들(220v), 상기 소스 라인(284) 및 상기 비트라인(295)이 배치될 수 있다.
다시, 도 3a 내지 도 5를 참조하면, 앞에서 상술한 바와 같이, 예시적인 예에서 상기 제2 기판(60)은 제1 방향(X)으로 연장되는 패턴 부분들(70), 상기 패턴 부분들(70)을 연결하며 상기 패턴 부분들(70)과 일체형 구조로 형성되는 상기 연결 부분(62), 상기 패턴 부분들(70) 및 상기 연결 부분(62)과 중첩하는 상기 플레이트 부분(80)을 포함할 수 있다.
예시적인 예에서, 상기 패턴 부분들(70) 및 상기 분리 구조물들(175)은 서로 동일한 방향, 예를 들어 제1 방향(X)으로 연장되는 라인 모양들일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 도 17 내지 도 21을 각각 참조하여 상기 제2 기판(60)의 다양한 변형 예들에 대하여 설명하기로 한다. 이하에서, 도 17 내지 도 21을 참조하여 설명하는 경우에, 상기 제2 기판 상에 배치되는 구조물은 도 3a 내지 도 5를 참조하여 설명한 내용과 동일할 수 있다. 따라서, 도 17 내지 도 21은 도 3a의 제2 기판의 변형 예들을 설명하기 위하여 참조될 수 있고, 도 3b 내지 도 5는 변형될 수 있는 제2 기판 상에 배치되는 구조물을 설명하기 위하여 참조될 수 있다.
변형 예에서, 도 3b 내지 도 5와 함께, 도 17을 참조하면, 제2 기판(360a)은 라인 모양의 패턴 부분들(370a), 상기 패턴 부분들(370a)을 연결하며 상기 패턴 부분들(370a)과 일체로 형성되는 연결 부분(362a), 상기 패턴 부분들(370a) 및 상기 연결 부분(362a)을 덮는 플레이트 부분(380a)을 포함할 수 있다.
상기 패턴 부분들(370a) 및 상기 분리 구조물들(도 3b의 175)은 서로 수직한 방향으로 연장되는 라인 모양들일 수 있다. 예를 들어, 상기 분리 구조물(175)은 제1 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 패턴 부분들(70)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다.
변형 예에서, 도 3b 내지 도 5와 함께, 도 18을 참조하면, 제2 기판(360b)은 라인 모양의 패턴 부분들(370b), 상기 패턴 부분들(370b)을 연결하며 상기 패턴 부분들(370b)과 일체로 형성되는 연결 부분(362b), 상기 패턴 부분들(370b) 및 상기 연결 부분(362b)을 덮는 플레이트 부분(380b)을 포함할 수 있다.
상기 패턴 부분들(370a) 및 상기 분리 구조물들(도 3b의 175)은 서로 사선으로 교차하는 라인 모양일 수 있다.
변형 예에서, 도 3b 내지 도 5와 함께, 도 19를 참조하면, 제2 기판(360c)은 라인 모양의 패턴 부분들(370c), 상기 패턴 부분들(370c)을 연결하며 상기 패턴 부분들(370c)과 일체로 형성되는 연결 부분(362c), 상기 패턴 부분들(370c) 및 상기 연결 부분(362c)을 덮는 플레이트 부분(380c)을 포함할 수 있다.
앞에서 설명한 연결 부분(도 17의 362a)은 어느 한 방향으로 연속적으로 이어지는 라인 모양일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 19에서와 같이 상기 연결 부분(362c)은 상기 패턴 부분들(370c)과 수직한 방향으로 연장되는 바 모양일 수 있다. 이와 같은 바 모양의 상기 연결 부분(362c)은 복수개가 배치될 수 있으며, 복수개의 상기 연결 부분(362c)은 상기 제1 방향(X)으로 서로 이격될 수 있고, 상기 제2 방향(Y)으로 서로 이격될 수 있다.
변형 예에서, 도 3b 내지 도 5와 함께, 도 20를 참조하면, 제2 기판(360d)은 라인 모양의 패턴 부분들(370d), 상기 패턴 부분들(370d)을 연결하며 상기 패턴 부분들(370d)과 일체로 형성되는 연결 부분(362d), 상기 패턴 부분들(370d) 및 상기 연결 부분(362d)을 덮는 플레이트 부분(380d)을 포함할 수 있다. 상기 패턴 부분들(370d) 및 상기 연결 부분(362d)은 메쉬(mesh) 모양으로 배치될 수 있다.
변형 예에서, 도 3b 내지 도 5와 함께, 도 21를 참조하면, 제2 기판(360e)은 패턴 부분들(370e), 상기 패턴 부분들(370e)을 연결하며 상기 패턴 부분들(370e)과 일체로 형성되는 연결 부분(362e), 상기 패턴 부분들(370e) 및 상기 연결 부분(362e)을 덮는 플레이트 부분(380e)을 포함할 수 있다.
앞에서 설명한 상기 패턴 부분들(370a~370c)은 직선(straight line) 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 21과 같이, 상기 패턴 부분들(370e)은 휘어진 모양 또는 곡선 모양을 포함할 수 있다.
다음으로, 도 22를 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기로 한다. 도 22는 도 3a 및 도 3b의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3a, 도 3b 및 도 4와 함께, 도 22를 참조하면, 도 3a 내지 도 5를 참조하여 설명한 것과 같이, 상기 제1 기판(10) 상에 상기 하부 구조물(50)이 배치될 수 있고, 상기 하부 구조물(50) 상에 상기 제2 기판(60)이 배치될 수 있다. 도 3a 내지 도 5를 참조하여 설명한 것과 같이, 상기 하부 구조물(50)은 상기 주변 트랜지스터(PTR), 상기 주변 배선들(30, 40), 및 상기 제1 내지 제3 하부 절연 층들(25, 35, 45)을 포함할 수 있다. 또한, 상기 제2 기판(60) 상에 도 3a 내지 도 5를 참조하여 설명한 것과 같은 상기 적층 구조물(170), 상기 상부 절연 층(115), 상기 제1 및 제2 캐핑 절연 층들(150, 185), 상기 수직 구조물들(120), 상기 게이트 콘택 구조물들(180), 상기 비트라인 콘택 플러그들(190), 상기 게이트 콘택 플럭그들(192), 상기 주변 콘택 플러그(194), 상기 게이트 연결 배선들(196) 및 상기 비트라인들(195)이 배치될 수 있다.
예시적인 예에서, 상기 플레이트 부분(80)은 N형의 도전형을 갖는 반도체 층을 포함할 수 있다. 따라서, 상기 플레이트 부분(80)은 도 1a 및 도 1b에서 설명한 상기 공통 소스 라인(CSL) 역할을 할 수 있다. 이와 같은 공통 소스 라인(도 1a 및 도 1b의 CSL)일 수 있는 상기 플레이트 부분(80) 상에 소스 콘택 구조물(183)이 배치될 수 있다. 상기 소스 콘택 구조물(183) 상에 소스 콘택 플러그(193)이 배치될 수 있다. 상기 제2 캐핑 절연 층(185) 상에 상기 소스 콘택 플러그(193) 및 상기 주변 콘택 플러그(194)와 동시에 전기적으로 연결될 수 있는 주변 연결 배선(198')이 배치될 수 있다.
따라서, 상기 플레이트 부분(80)은 상기 주변 연결 배선(198')을 통하여 상기 제2 기판(60) 하부의 상기 하부 구조물(50) 내의 주변 회로를 구성할 수 있는 상기 주변 배선들(40)과 전기적으로 연결될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 플레이트 부분(80)과 상기 하부 구조물(50) 내의 주변 회로를 구성할 수 있는 상기 주변 배선들(40)을 전기적으로 연결하는 변형 예에 대하여 도 23 및 도 24를 각각 참조하여 설명하기로 한다. 도 23 및 도 24는 도 3a 및 도 3b의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 23을 참조하면, 앞에서 상술한 제2 기판(60)의 상기 플레이트 부분(80)은 N형의 도전형을 갖는 반도체 층일 수 있고, 상기 패턴 부분들(70)은 도전성 물질(e.g., TiN, W 또는 도우프트 폴리 실리콘 등)로 형성될 수 있다. 상기 제2 기판(60)의 상기 패턴 부분들(70)과 상기 주변 배선들(30, 40)의 주변 패드 영역(40P') 사이에 개재되며, 상기 패턴 부분들(70)과 상기 주변 배선들(30, 40)의 주변 패드 영역(40P')을 전기적으로 연결하는 콘택 플러그(55)가 배치될 수 있다. 따라서, 제2 기판(60)의 상기 플레이트 부분(80)은 N형의 도전형을 갖는 반도체 층을 포함할 수 있으며, 이러한 상기 플레이트 부분(80)는 도 1a 및 도 1b에서 설명한 상기 공통 소스 라인(CSL) 역할을 할 수 있다. 상기 플레이트 부분(80)는 상기 콘택 플러그(55)를 통하여 상기 제2 기판(60) 하부의 상기 하부 구조물(50) 내의 주변 회로를 구성할 수 있는 상기 주변 배선들(40)과 전기적으로 연결될 수 있다.
변형 예에서, 도 24를 참조하면, 앞에서 상술한 제2 기판(60)의 상기 플레이트 부분(80)은 N형의 도전형 또는 P형의 도전형을 갖거나, 또는 N 형의 도전형을 갖는 부분 및 P형의 도전형을 갖는 부분을 포함하는 반도체 층일 수 있고, 상기 패턴 부분들(70)은 도전성 물질(e.g., TiN, W 또는 도우프트 폴리 실리콘 등) 또는 절연성 물질(e.g., SiN 등)로 형성될 수 있다. 이와 같은 경우에, 상기 분리 구조물(175)은 도전성 물질로 형성되는 분리 코어 패턴(178) 및 상기 분리 코어 패턴(178)의 측면 상에 배치되며 상기 분리 코어 패턴(178)과 상기 적층 구조물(170)을 이격시키는 분리 스페이서(176)를 포함할 수 있다. 상기 분리 스페이서(176)는 절연성 물질로 형성될 수 있다. 상기 분리 구조물(175) 내의 상기 분리 코어 패턴(178)은 도 1a 및 도 1b에서 설명한 상기 공통 소스 라인(CSL)일 수 있는 상기 플레이트 부분(80)의 N형의 반도체 층과 전기적으로 연결될 수 있다.
다음으로, 도 25 내지 도 29를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다.
도 25를 참조하면, 제1 기판(10) 상에 주변 트랜지스터(PTR)를 형성할 수 있다. 상기 제1 기판(10)은 단결정의 반도체 기판일 수 있다. 상기 주변 트랜지스터(PTR)을 형성하는 것은 상기 제1 기판(10) 상에 주변 활성 영역(15a)을 한정하는 아이솔레이션 영역(15i)을 형성하고, 상기 주변 활성 영역(15a) 상에 주변 게이트(PG)를 형성하고, 상기 주변 게이트(PG) 양 옆의 상기 주변 활성 영역(15a) 내에 주변 소스/드레인 영역(S/D)을 형성하는 것을 포함할 수 있다.
상기 제1 기판(10) 상에 상기 주변 트랜지스터(PTR)을 덮는 제1 하부 절연 층(25)을 형성할 수 있다. 상기 제1 하부 절연 층(25) 내에 상기 주변 트랜지스터(PTR)와 전기적으로 연결되는 제1 주변 배선(30)을 형성할 수 있다. 상기 제1 하부 절연 층(25) 및 상기 제1 주변 배선(30) 상에 제2 하부 절연 층(35)을 형성할 수 있다. 상기 제2 하부 절연 층(35) 내에 상기 제1 주변 배선(30)과 전기적으로 연결될 수 있는 제2 주변 배선(40)을 형성할 수 있다. 상기 제2 하부 절연 층(35) 상에 제3 하부 절연 층(45)을 형성할 수 있다. 상기 주변 트랜지스터(PTR), 상기 제1 및 제2 주변 배선들(30, 40), 및 상기 제1 내지 제3 하부 절연 층들(25, 35, 45)은 하부 구조물(50)을 형성할 수 있다. 상기 제3 하부 절연 층(45)을 패터닝하여 리세스 영역들(45r)을 형성할 수 있다.
도 27을 참조하면, 상기 리세스 영역들(45r) 내에 패턴 부분들(70)을 형성할 수 있다. 상기 패턴 부분들(70) 및 상기 제3 하부 절연 층(45) 상에 플레이트 부분(80)을 형성할 수 있다. 상기 패턴 부분들(70) 및 상기 플레이트 부분(80)은 제2 기판(60)을 구성할 수 있다.
상기 제2 기판(60)을 형성하는 것은 상기 리세스 영역들(45r)을 채우며 상기 제3 하부 절연 층(45)을 덮는 제1 물질 층을 형성하고, 상기 제1 물질 층을 평탄화하여 상기 제3 하부 절연 층(45)을 노출시키고, 이어서, 증착 공정을 진행하여 상기 제3 절연 층(45) 상에 상기 플레이트 부분(80)을 형성하는 것을 포함할 수 있다.
일 예에서, 상기 제1 물질 층은 절연성 물질로 형성될 수 있다.
다른 예에서, 상기 제1 물질 층은 금속성 물질로 형성될 수 있다.
또 다른 예에서, 상기 제1 물질 층은 도우프트 반도체 층으로 형성될 수 있다.
또 다른 예에서, 상기 제1 물질 층을 형성하기 전에, Ti/TiN 등과 같은 도전성의 배리어 층(도 9a의 64)을 형성하는 것을 더 포함할 수 있다.
일 예에서, 상기 플레이트 부분(80)은 반도체 층을 포함할 수 있다. 예를 들어, 상기 플레이트 부분(80)은 N형의 반도체 층 또는 P형의 반도체 층을 포함할 수 있다.
다른 예에서, 상기 플레이트 부분(80)은 차례로 적층되는 제1 플레이트 층(도 9b의 80b1) 및 제2 플레이트 층(도 9b의 80b2)으로 형성될 수 있다.
또 다른 예에서, 상기 플레이트 부분(80) 및 상기 패턴 부분들(70)은 일체형 구조로 형성될 수 있다.
또 다른 예에서, 상기 제2 기판(60)을 형성하는 것은 상기 리세스 영역들(45r)을 채우며 상기 제3 하부 절연 층(45)을 덮는 제1 물질 층을 형성하고, 상기 제3 하부 절연 층(45) 상에 일정한 두께를 갖도록 상기 제1 물질 층을 평탄화하고, 상기 제1 물질 층 상에 제2 물질 층을 형성하는 것을 포함할 수 있다. 따라서, 상기 제1 물질 층은 상기 리세스 영역들(45r)을 채우며 상기 제3 하부 절연 층(45) 상에 잔존할 수 있다. 따라서, 상기 리세스 영역들(45r) 내에 잔존하는 제1 물질 층은 패턴 부분들(도 10a의 70d)을 구성할 수 있고, 상기 제3 하부 절연 층(45) 상에 잔존하는 제1 물질 층은 상기 플레이트 부분(80)의 제1 플레이트 층(도 10a의 80d1)을 구성할 수 있고, 상기 제2 물질 층은 상기 플레이트 부분(80)의 제2 플레이트 층(10a의 80d2)을 구성할 수 있다.
또 다른 예에서, 상술한 상기 제2 기판(60)을 형성하는 경우에, 상기 리세스 영역들(45r)을 채우며 상기 제3 하부 절연 층(45)을 덮는 제1 물질 층을 형성하기 전에, 배리어 층(도 10b의 65)을 형성하는 것을 더 포함할 수 있고, 상기 제3 하부 절연 층(45) 상에 잔존하는 제1 물질 층 상에 상기 제2 물질 층을 형성하기 전에, 추가 도전 층(도 10c의 81)을 형성하는 것을 더 포함할 수 있다.
또 다른 예에서, 상기 제2 기판(60)을 형성하는 것은 상기 리세스 영역들(45r)을 부분적으로 채우는 제1 물질 층을 형성한 후에, 상기 리세스 영역들(45r)의 나머지 영역을 채우며 상기 제3 하부 절연 층(45)을 덮는 제2 물질 층을 형성하는 것을 포함할 수도 있다.
또 다른 예에서, 상기 제2 기판(60)을 형성하는 것은 상기 하부 구조물(50) 상에 증착 및 식각 공정으로 패턴 부분들(도 13의 70k)을 형성하고, 상기 패턴 부분들(도 13의 70k)의 측면 및 상부면을 덮는 상기 플레이트 부분(도 13의 80k)을 형성하는 것을 포함할 수 있다.
도 28을 참조하면, 상기 제2 기판(60) 상에 몰드 구조물(105)을 형성할 수 있다. 상기 몰드 구조물(105)은 교대로 반복적으로 적층되는 층간 절연 층들(110) 및 몰드 층들(115)을 포함할 수 있다. 상기 층간 절연 층들(110)은 실리콘 산화물로 형성될 수 있고, 상기 몰드 층들(115)은 상기 층간 절연 층들(110)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰드 층들(115)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 구조물(105)을 관통하는 수직 채널 구조물들(120)을 형성할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물들(120)은 도 7에서 설명한 것과 같은 수직 채널 구조물일 수 있다. 예를 들어, 상기 수직 채널 구조물들(120)을 형성하는 것은 상기 몰드 구조물(105)을 관통하며 상기 제2 기판(60)의 상기 플레이트 부분(80)을 노출시키는 홀을 형성하고, 상기 홀에 의해 노출되는 상기 플레이트 부분(80)으로터 에피택시얼 성장된 반도체 패턴(도 7의 125)을 형성하고, 상기 반도체 패턴(도 7의 12) 상에 상기 홀의 측벽 상에 게이트 유전체 구조물(도 7의 130)을 형성하고, 상기 게이트 유전체 구조물(130)을 덮으며 상기 반도체 패턴(도 7의 125)과 접촉하는 채널 반도체 층(도 7의 140)을 형성하고, 상기 채널 반도체 층(140) 상에 상기 홀을 부분적으로 채우는 코어 패턴(도 7의 145)을 형성하고, 상기 채널 반도체 층(140) 및 상기 코어 패턴(도 7의 145) 상에 패드 패턴(147)을 형성하는 것을 포함할 수 있다.
상기 몰드 구조물(105) 상에 상기 수직 채널 구조물들(120)을 덮는 제1 캐핑 절연 층(150)을 형성할 수 있다. 상기 제1 캐핑 절연 층(150) 및 상기 몰드 구조물(105)을 관통하는 분리 트렌치(155)를 형성할 수 있다.
도 29를 참조하면, 상기 분리 트렌치(155)에 의해 노출되는 상기 몰드 층들(도 28의 115)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 게이트 패턴들(160)을 형성할 수 있다. 이어서, 상기 분리 트렌치(155)를 채우는 분리 구조물(175)을 형성할 수 있다.
다시, 도 3a 내지 도 5를 참조하면, 상기 게이트 패턴들(160)의 패드 영역들(P)의 게이트 콘택 구조물들(180) 및 상기 제2 주변 배선들(40)의 주변 콘택 영역(40P) 상의 주변 콘택 구조물(182)을 형성할 수 있다. 이어서, 제2 캐핑 절연 층(185)을 형성한 후에, 콘택 플러그들(190, 192, 194)을 형성하고, 상기 콘택 플러그들(190, 192, 194) 상에 비트라인들(195), 게이트 연결 배선들(196) 및 주변 연결 배선(198)을 형성할 수 있다.
실시 예들에서, 상기 제2 기판(60)은 상기 패턴 부분들(70) 및 상기 플레이트 부분(80)을 포함할 수 있다. 상기 플레이트 부분(80)은 반도체 층을 포함할 수 있고, 상기 패턴 부분들(70)은 상기 플레이트 부분(80)의 상기 반도체 층 보다 전기 저항이 낮은 도전체로 형성될 수 있다. 따라서, 상기 패턴 부분들(70)은 상기 제2 기판(60)의 전기적 특성을 향상시킬 수 있다. 예를 들어, 상기 플레이트 부분(80)은 공통 소스 라인(CSL)의 역할을 할 수 있는 N형의 도전형을 갖는 폴리 실리콘 층을 포함하는 경우에, 상기 폴리 실리콘 층 보다 전기 저항이 낮은 텅스텐 등으로 형성될 수 있는 상기 패턴 부분들(70)은 상기 공통 소스 라인(CSL)의 전기적 특성을 향상시키는 역할을 할 수 있다.
실시 예들에서, 상기 제2 기판(60)은 상기 패턴 부분들(70) 및 상기 플레이트 부분(80)을 포함할 수 있다. 상기 패턴 부분들(70)은 본 발명의 일 실시예에 따른 3차원 반도체 소자가 반도체 칩 형태로 형성되는 경우에, 또는 반도체 웨이퍼 형태로 반도체 공정을 진행하는 경우에 상기 제2 기판(60)을 포함하는 3차원 반도체 소자의 휨 등을 방지하는 역할을 할 수 있다. 예를 들어, 도 2에서와 같은 3차원 반도체 소자에서, 상기 제2 기판(60) 상부에 배치되는 상기 상부 구조물(도 2의 100)에 의해 어느 한 방향 또는 3차원적으로 응력이 발생되는 경우에, 상기 제2 기판(60)의 상기 패턴 부분들(70)은 상기 상부 구조물(100)에 의해 3차원 반도체 소자가 휘어지는 것을 방지하는 역할을 할 수 있다. 상기 패턴 부분들(70) 상기 상부 구조물(100)에 의해 발생되는 휨(warpage)의 형태에 따라, 도 3a, 도 17 내지 도 21에 도시된 바와 같은 다양한 평면 모양 중 어느 하나로 선택되어 형성될 수 있다.
따라서, 앞에서 상술한 바와 같은 상기 패턴 부분들(70) 및 변형될 수 있는 다양한 패턴 부분들(70a-70m, 270a-270b, 370a-370e)은 '휨 방지 패턴', '응력 패턴'또는 '지지 패턴'으로 지칭될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 제1 기판 25, 35, 45 : 하부 절연 층
50 : 하부 구조물 PTR : 주변 트랜지스터
30, 40 : 주변 배선 40P : 주변 패드 영역
60 : 제2 기판 62 : 연결 부분
70 : 패턴 부분들 80 : 플레이트 부분
110 : 층간 절연 층 160 : 게이트 패턴
170 : 적층 구조물

Claims (10)

  1. 제1 기판;
    상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮는 플레이트 부분을 포함하는 제2 기판, 상기 플레이트 부분은 각각의 상기 패턴 부분들의 폭 보다 큰 폭을 가지며 상기 패턴 부분들과 연결되고;
    상기 제1 기판과 상기 제2 기판 사이의 하부 구조물;
    상기 제2 기판 상에 배치되고, 상기 제2 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트 패턴들; 및
    상기 제2 기판 상에 배치되며 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물을 포함하는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 플레이트 부분은 반도체 층을 포함하는 3차원 반도체 소자.
  3. 제 2 항에 있어서,
    상기 패턴 부분들은 상기 플레이트 부분의 상기 반도체 층과 다른 물질을 포함하는 3차원 반도체 소자.
  4. 제 1 항에 있어서,
    상기 플레이트 부분 상의 소스 콘택 구조물;
    상기 하부 구조물의 주변 배선의 주변 콘택 영역 상의 주변 콘택 구조물; 및
    상기 소스 콘택 구조물과 상기 주변 콘택 구조물을 전기적으로 연결하는 주변 연결 배선을 더 포함하는 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 하부 구조물의 주변 배선과 상기 패턴 부분들 사이의 콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 주변 배선과 상기 패턴 부분들을 전기적으로 연결하는 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    상기 하부 구조물의 하부 절연 층은 상기 패턴 부분들의 하부면 및 측면을 덮고,
    상기 플레이트 부분은 상기 패턴 부분들의 상부면과 연결되는 3차원 반도체 소자.
  7. 제 1 항에 있어서,
    상기 플레이트 부분은 상기 패턴 부분들의 상부면 및 측면을 덮으며 상기 패턴 부분들과 연결되고,
    상기 하부 구조물의 하부 절연 층은 상기 패턴 부분들의 하부면을 덮는 3차원 반도체 소자.
  8. 제 1 항에 있어서,
    상기 플레이트 부분은 제1 플레이트 층 및 상기 제1 플레이트 층 상의 제2 플레이트 층을 포함하되,
    상기 제2 플레이트 층은 반도체 층을 포함하고,
    상기 제1 플레이트 층은 상기 제2 플레이트 층과 다른 물질을 포함하는 3차원 반도체 소자.
  9. 제1 기판;
    상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮으며 상기 패턴 부분들과 접촉하는 플레이트 부분을 포함하는 제2 기판;
    상기 제1 기판과 상기 제2 기판 사이의 하부 구조물; 및
    상기 제2 기판 상에 배치되는 상부 구조물을 포함하되,
    상기 하부 구조물은 주변 배선을 포함하고,
    상기 플레이트 부분은 반도체 층을 포함하고,
    상기 플레이트 부분은 각각의 상기 패턴 부분들의 폭 보다 큰 폭을 갖는 3차원 반도체 소자
  10. 제1 기판;
    상기 제1 기판 상에 배치되고, 패턴 부분들 및 상기 패턴 부분들을 덮으며 상기 패턴 부분들과 연결되는 플레이트 부분을 포함하는 제2 기판;
    상기 제1 기판과 상기 제2 기판 사이에 배치되며, 주변 배선을 포함하는 하부 구조물;
    상기 제2 기판 상에 배치되고, 상기 제2 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트 패턴들; 및
    상기 제2 기판 상에 배치되며 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물을 포함하되,
    상기 패턴 부분들은 라인 모양을 포함하고,
    상기 플레이트 부분은 반도체 층을 포함하는 3차원 반도체 소자.
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