KR101109316B1 - 비휘발성 반도체 메모리 장치 - Google Patents

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Abstract

비휘발성 반도체 메모리 장치는 비트선; 소스선; 직렬 접속된 전기적으로 데이터-재기입가능한 복수의 메모리 트랜지스터를 갖는 메모리 스트링; 메모리 스트링의 일 단과 비트선 간에 제공된 제1 선택 트랜지스터; 메모리 스트링의 다른 단과 소스선 간에 제공된 제2 선택 트랜지스터 및 판독 동작을 제어하도록 구성된 제어 회로를 포함한다. 복수의 메모리 스트링은 복수의 제1 선택 트랜지스터를 통해 하나의 비트선에 연결된다. 메모리 스트링들 중 선택된 스트링으로부터 데이터를 판독하는 동안, 제어 회로는 메모리 스트링들 중 비선택된 스트링에 연결된 제1 선택 트랜지스터를 도통 상태가 되게 하고, 메모리 스트링들 중 비선택된 스트링에 연결된 제2 선택 트랜지스터를 비도통 상태가 되게 한다.
Figure R1020090133740
비휘발성 반도체 메모리 장치, 메모리 스트링, 선택 트랜지스터

Description

비휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
이 출원은 2009년 9월 25일자로 출원된 일본 특허원 제2009-220985호에 기초한 우선권의 이익을 주장하며, 이 특허원 전체 내용은 본원에서 원용된다.
본 발명은 전기적으로 데이터-재기입가능한 비휘발성 반도체 메모리 장치에 관한 것이다.
리소그래피에 의존하지 않고 메모리에서 지속적으로 증가하는 고밀도 수준을 실현하기 위한 종래 기술의 일례로서, 다층 배선 간에 하나의 시간-프로그래밍가능한 소자들을 개재시킨 구조가 있다. 또한, 실리콘막의 에피택셜 성장을 반복함으로써 다수의 층들에 종래의 NAND 플래시 메모리를 형성하는 등의 구조가 있다. 그러나, 이들 종래의 구조에서는, 적층(stacking) 층들의 수가 증가함에 따라 리소그래피 실행의 횟수도 증가한다는 문제가 있다.
상기와 같은 문제를 해결하기 위한 구조로서, 메모리 셀들을 3차원으로 배열시킨 3차원 반도체 메모리 장치가 개시되어 있다(일본 특허 공개 공보 제2007-266143호 및 일본 특허 공개 공보 제2009-146954호를 참조하기 바람). 이러한 반도체 메모리의 특징들은 후술하는 그 제조 방법에 있다. 즉, 우선, 단일 공정으로 적층된 전극들을 관통하는 홀을 형성하고, 그 홀의 내벽 상에 메모리 막을 형성한다. 다음에, 그 홀의 내부를 다결정 막으로 채운다. 이런 제조 방법으로, 적층된 메모리 소자들로 구성된 메모리 스트링을 한 번에 형성할 수 있다. 또한, 이 제조 방법에 의하면, 적층되는 층들의 수가 증가하더라도 리소그래피 공정 횟수를 거의 증가시키지 않는 메모리를 실현할 수 있다.
그러나, 상술한 3차원 반도체 메모리 장치의 경우, 수천 회 이상 1비트 라인에 연결되는 메모리 스트링의 수는 일반적으로 종래의 2차원 반도체 메모리 장치(플래너형 장치)에 비해 매우 많다. 결과적으로, 수천 개의 비선택된 스트링으로부터의 누설 전류를 최대한으로 줄이지 않으면, 선택된 셀을 정확하게 판독하는 것은 곤란하다. 구체적으로 기술하자면, 선택 트랜지스터의 게이트 전압이 0V일 경우, 허용가능한 누설 전류의 값은 스트링당 약 0.1㎀의 극히 낮은 수준으로 억제시킬 필요가 있다.
대조적으로, 상술한 3차원 반도체 메모리 장치의 소거 동작 시에는, 선택 트랜지스터 부근에서 강한 전계가 발생되므로, 정공들이 생성되게 된다. 그리고, 소거를 위해서는, 이들 정공들을 메모리 셀의 바디 내로 유입시킬 필요가 있다. 예를 들어, 선택 트랜지스터의 게이트 전압이 그 드레인 전압보다 5V만큼 낮을 경우, 정공에 의한 전류는 스트링당 적어도 약 100㎀가 될 것임에 틀림없는 것으로 추정된다.
누설 전류는 선택 트랜지스터의 바디 중의 불순물 농도를 낮게 함으로써 줄어든다. 대조적으로, 정공 전류는 선택 트랜지스터의 바디 중의 불순물 농도를 증가시킴에 의해 충분히 발생된다. 즉, 선택 트랜지스터의 바디 중의 불순물 농도의 설정과 관련해서는, 누설 전류의 제거와 정공 전류의 생성 간에는 이율배반(trade-off)의 관계가 존재한다.
본 발명의 제1 양태에 따르면, 비휘발성 반도체 메모리 장치는 비트선, 소스선, 전기적으로 재기입가능한 복수의 메모리 트랜지스터가 직렬로 접속된 메모리 스트링, 메모리 스트링의 일 단과 비트선 사이에 형성된 제1 선택 트랜지스터, 메모리 스트링의 다른 단과 소스선 사이에 형성된 제2 선택 트랜지스터 및 판독 동작을 제어하는 제어 회로를 포함하며,
1개의 비트선에는, 복수의 제1 선택 트랜지스터를 통해 복수의 메모리 스트링이 접속되며,
메모리 스트링은 기판 상에 적층 방향으로 연장되는 기둥 형상부를 포함하고, 메모리 트랜지스터의 바디로서 기능하는 제1 반도체층; 기둥 형상부를 둘러싸도록 형성되고, 전하를 축적하여 메모리 트랜지스터의 데이터를 유지하기 위한 제1 전하 축적층; 및 제1 전하 축적층을 둘러싸도록 기판 상에 적층되고, 메모리 트랜지스터의 게이트로서 기능하는 복수의 제1 도전층을 포함하며,
제1 선택 트랜지스터는 기둥 형상부의 단부에 접하여 적층 방향으로 연장되고, 제1 선택 트랜지스터의 바디로서 기능하는 제2 반도체층; 제2 반도체층을 둘러싸도록 형성된 제1 게이트 절연층; 및 제1 게이트 절연층을 둘러싸도록 형성되고, 제1 선택 트랜지스터의 게이트로서 기능하는 제2 도전층을 포함하며,
제2 선택 트랜지스터는 기둥 형상부의 단부에 접하여 적층 방향으로 연장되고, 제2 선택 트랜지스터의 바디로서 기능하는 제3 반도체층; 제3 반도체층을 둘러싸도록 형성된 제2 게이트 절연층; 및 제2 게이트 절연층을 둘러싸도록 형성되고, 제2 선택 트랜지스터의 게이트로서 기능하는 제3 도전층을 포함하며,
제어 회로는, 선택 메모리 스트링으로부터 데이터를 판독할 때, 비선택 메모리 스트링에 접속된 제1 선택 트랜지스터를 도통 상태로 하고, 또한 비선택 메모리 스트링에 접속된 제2 선택 트랜지스터를 비도통 상태로 하여, 비선택 메모리 스트링에 포함되는 메모리 트랜지스터의 바디의 전위를 상승시키도록 구성된다.
본 발명의 제2 양태에 따르면, 비휘발성 반도체 메모리 장치는 비트선, 소스선, 전기적으로 재기입가능한 복수의 메모리 트랜지스터가 직렬로 접속된 메모리 스트링, 메모리 스트링의 일 단과 비트선 사이에 형성된 제1 선택 트랜지스터, 메모리 스트링의 다른 단과 소스선 사이에 형성된 제2 선택 트랜지스터 및 판독 동작을 제어하는 제어 회로를 포함하며,
1개의 비트선에는, 복수의 제1 선택 트랜지스터를 통해 복수의 메모리 스트링이 접속되며,
메모리 스트링은 기판 상에 적층 방향으로 연장되는 기둥 형상부를 포함하고, 메모리 트랜지스터의 바디로서 기능하는 제1 반도체층; 기둥 형상부를 둘러싸도록 형성되고, 전하를 축적하여 메모리 트랜지스터의 데이터를 유지하기 위한 제1 전하 축적층; 및 제1 전하 축적층을 둘러싸도록 기판 상에 적층되고, 메모리 트랜지스터의 게이트로서 기능하는 복수의 제1 도전층을 포함하며,
제1 선택 트랜지스터는 기둥 형상부의 단부에 접하여 적층 방향으로 연장되고, 제1 선택 트랜지스터의 바디로서 기능하는 제2 반도체층; 제2 반도체층을 둘러싸도록 형성된 제1 게이트 절연층; 및 제1 게이트 절연층을 둘러싸도록 형성되고, 제1 선택 트랜지스터의 게이트로서 기능하는 제2 도전층을 포함하며,
제2 선택 트랜지스터는 기둥 형상부의 단부에 접하여 적층 방향으로 연장되고, 제2 선택 트랜지스터의 바디로서 기능하는 제3 반도체층; 제3 반도체층을 둘러싸도록 형성된 제2 게이트 절연층; 및 제2 게이트 절연층을 둘러싸도록 형성되고, 제2 선택 트랜지스터의 게이트로서 기능하는 제3 도전층을 포함하며,
제어 회로는, 선택 메모리 스트링으로부터 데이터를 판독할 때, 비선택 메모리 스트링에 접속된 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 비도통 상태로 한 후, 비선택 메모리 스트링에 포함되는 메모리 트랜지스터의 게이트에 인가되는 전압을 변화시킴으로써, 비선택 메모리 스트링에 포함되는 메모리 트랜지스터의 바디의 전위를 용량성 결합에 의해 상승시키도록 구성된다.
이하에서는, 본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예들에 대해 도면을 참조하면서 기술하기로 한다.
[제1 실시예]
[구성]
우선, 도 1을 참조하면서 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 전반적인 구성에 대해 기술하기로 한다. 도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 블록도이다.
도 1에 도시된 바와 같이, 제1 실시예에 따른 비휘발성 반도체 메모리 장치는 메모리 셀 어레이(11), 행(row) 디코더(12), 감지 증폭기(13), 열(column) 디코더(14) 및 제어 회로(15)를 포함한다. 도 1에 도시된 예에는, 두 개의 메모리 셀 어레이(11)가 존재하지만, 둘 이상이 더 제공될 수 있다. 행 디코더(12), 감지 증폭기(13) 및 열 디코더(14) 각각이 메모리 셀 어레이(11) 각각에 하나씩 제공된다.
도 1에 도시된 바와 같이, 메모리 셀 어레이(11)는 복수의 비트선 BL, 비트선 BL과 교차하도록 구성되는 복수의 소스선 SL 및 직렬 접속된 전기적으로 재기입가능한 복수의 메모리 트랜지스터 MTr을 각각 갖는 복수의 메모리 스트링 MS를 포함한다. 도 2에 도시된 바와 같이, 3차원 행렬로 배열된 전기적 데이터-저장 메모리 트랜지스터 MTr을 갖는 메모리 셀 어레이(11)가 구성된다. 즉, 또한 수평 방향의 행렬로도 배열되는 메모리 트랜지스터 MTr은 또한 적층 방향으로 배열된다. 적층 방향으로 배열된 복수의 메모리 트랜지스터 MTr은 직렬로 접속되어 메모리 스트링 MS를 구성한다. 메모리 스트링 MS의 두 단에는 각각 드레인측 선택 트랜지스터 SDTr 및 소스측 선택 트랜지스터 SSTr이 연결되며, 이들 모두는 선택될 때 도통 상태가 된다. 메모리 스트링 MS는 적층 방향을 장방향으로 하여 배열된다. 드레인측 선택 트랜지스터 SDTr의 일 단은 비트선 BL에 연결된다. 소스측 선택 트랜지스 터 SSTr의 일 단은 소스선 SL에 연결된다.
도 1에 도시된 바와 같이, 행 디코더(12)는 다운로드된 블록 어드레스 신호 등을 디코드하고, 메모리 셀 어레이(11)를 제어한다. 감지 증폭기(13)는 메모리 셀 어레이(11)로부터 데이터를 판독한다. 열 디코더(14)는 열 어드레스 신호를 디코드하고 감지 증폭기(13)를 제어한다. 제어 회로(15)는 전원 전압을 승압시켜(boost) 기입 및 소거 동안 필요로 되는 고전압을 발생시키며, 또한 행 디코더(12), 감지 증폭기(13) 및 열 디코더(14)를 제어하는 제어 신호를 발생시킨다.
다음으로, 도 3을 참조하면서 메모리 셀 어레이(11)의 회로 구성에 대해 설명하기로 한다. 도 3은 메모리 셀 어레이(11)의; 열 방향으로 단면을 따라 형성된, 메모리 트랜지스터 MTr, 드레인측 선택 트랜지스터 SDTr, 소스측 선택 트랜지스터 SSTr 및 그 주변 회로의 등가 회로도이다.
도 3에 도시된 바와 같이, 메모리 셀 어레이(11)는 복수의 비트선 BL 및 복수의 메모리 블록 MB을 포함한다. 비트선 BL은 열 방향으로 연장되며 행 방향으로 소정의 피치를 갖는 스트라이프로 형성된다. 메모리 블록 MB는 소정의 피치를 갖고 열 방향으로 반복적으로 제공된다.
도 3에 도시된 바와 같이, 메모리 블록 MB는 행 방향 및 열 방향으로 행렬로 배열되는 복수의 메모리 유닛 MU을 포함한다. 복수의 메모리 유닛 MU는, 이들 메모리 유닛 MU가 하나의 비트선 BL에 공통으로 연결되도록 제공된다. 메모리 유닛 MU는 메모리 스트링 MS, 소스측 선택 트랜지스터 SSTr 및 드레인측 선택 트랜지스터 SDTr을 포함한다. 열 방향으로 인접한 메모리 유닛 MU는 그 구성이 열 방향으 로 상호 대칭이 되도록 형성된다. 메모리 유닛 MU는 행 방향 및 열 방향으로 행렬로 배열된다.
메모리 스트링 MS는 직렬 접속된 메모리 트랜지스터 MTr1-MTr8 및 백 게이트 트랜지스터 BTr로 구성된다. 메모리 트랜지스터 MTr1-MTr4는 적층 방향으로 직렬로 접속된다. 메모리 트랜지스터 MTr5-MTr8은 또한 마찬가지로 적층 방향으로 직렬 접속된다. 메모리 트랜지스터 MTr1-MTr8은 전하 축적층 내의 전하를 포획함에 의해 정보를 저장한다. 백 게이트 트랜지스터 BTr은 최저층 메모리 트랜지스터 MTr4와 MTr5 사이에 연결된다. 메모리 트랜지스터 MTr1-MTr8 및 백 게이트 트랜지스터 BTr은 따라서 열 방향으로 단면으로 U자 형상으로 연결된다. 드레인측 선택 트랜지스터 SDTr의 소스는 메모리 스트링 MS의 일 단(메모리 트랜지스터 MTr1의 드레인)에 연결된다. 소스측 선택 트랜지스터 SSTr의 드레인은 메모리 스트링 MS의 다른 단(메모리 트랜지스터 MTr8의 소스)에 연결된다.
하나의 메모리 블록 MB 내의 메모리 유닛 MU 중의 메모리 트랜지스터 MTr1의 게이트는 워드선 WL1에 공통으로 연결된다. 마찬가지로, 하나의 메모리 블록 MB 내의 메모리 트랜지스터 MTr2-MTr8의 게이트는 워드선 WL2-WL8 각각에 공통으로 연결된다. 또한, 행 방향 및 열 방향으로 행렬로 배열된 백 게이트 트랜지스터 BTr의 게이트는 백 게이트선 BG에 공통으로 연결된다.
행 방향으로 한 라인으로 배열된 메모리 유닛 MU 중의 드레인측 선택 트랜지스터 SDTr 각각의 게이트는 행 방향으로 연장되는 드레인측 선택 게이트선 SGD에 공통으로 연결된다. 또한, 열 방향으로 한 라인으로 배열된 드레인측 선택 트랜지 스터 SDTr의 드레인은 비트선 BL에 공통으로 연결된다.
행 방향으로 한 라인으로 배열된 메모리 유닛 MU 중의 소스측 선택 트랜지스터 SSTr 각각의 게이트는 행 방향으로 연장되는 소스측 선택 게이트선 SGS에 공통으로 연결된다. 또한, 열 방향으로 인접한 메모리 유닛 MU의 쌍들에서, 행 방향으로 한 라인으로 배열된 소스측 선택 트랜지스터 SSTr의 소스는 행 방향으로 연장되는 소스선 SL에 공통으로 연결된다.
다음으로, 도 3에 도시된 회로 구성을 실현하도록 구성된 메모리 셀 어레이(11)의 적층 구조에 대해 도 4 및 도 5를 참조하면서 설명하기로 한다. 도 4는 제1 실시예에 따른 메모리 셀 어레이(11)의 단면도이고, 도 5는 도 4의 확대도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(11)는 기판(20)을 포함하며, 순차적으로 하부층, 백 게이트층(30), 메모리 트랜지스터층(40), 선택 트랜지스터층(50) 및 배선층(60)을 포함한다. 백 게이트층(30)은 백 게이트 트랜지스터 BTr로서 기능한다. 메모리 트랜지스터층(40)은 메모리 트랜지스터 MTr1-MTr8로서 기능한다. 선택 트랜지스터층(50)은 드레인측 선택 트랜지스터 SDTr 및 소스측 선택 트랜지스터 SSTr로서 기능한다. 배선층(60)은 소스선 SL 및 비트선 BL로서 기능한다.
백 게이트층(30)은 도 4에 도시된 바와 같이, 절연층(21)을 개재시킨 채 기판 상에 형성된 백 게이트 도전층(31)을 포함한다. 백 게이트 도전층(31)은 백 게이트선 BG 및 백 게이트 트랜지스터 BTr의 게이트로서 기능한다. 백 게이트 도전 층(31)은 행 방향 및 열 방향으로 연장되는 플래너 형상으로 형성된다. 백 게이트 도전층(31)은 이후 설명될 U자형 반도체층(45)의 결합부(45B)의 하면 및 측면을 커버하며, 결합부(45B)의 상면과 동일한 높이로 형성된다. 백 게이트 도전층(31)은 다결정(폴리-Si)으로 구성된다.
또한, 백 게이트층(30)은 도 4에 도시된 바와 같이, 백 게이트 도전층(31)을 파내어 형성된 백 게이트 홀(32)을 포함한다. 백 게이트 홀(32)은 행 방향으로 단측 및 열 방향으로 장측을 갖는 개구부로서 구성된다. 백 게이트 홀(32)은 행 방향 및 열 방향으로 소정의 간격으로 행렬 형상으로 형성된다.
메모리 트랜지스터층(40)은 도 4에 도시된 바와 같이, 절연층(42)을 개재시킨 채 적층 방향으로 형성된 워드선 도전층(41a 내지 41d)을 포함한다. 워드선 도전층(41a 내지 41d)은 워드선 WL1-WL8 및 메모리 트랜지스터 MTr1-MTr8의 게이트로서 기능한다. 워드선 도전층(41a 내지 41d)은 메모리 블록 MB로 분할되고, 행 방향으로 대향하는 한 쌍의 코움-톱니(comb-tooth) 형상으로 형성된다. 워드선 도전층(41a 내지 41d)은 행 방향으로 연장되며 열 방향으로 소정의 피치를 갖는 스트라이프 형상으로 형성되는 일부를 포함한다. 워드선 도전층(41a 내지 41d)은 다결정(폴리-Si)으로 구성된다.
또한, 메모리 트랜지스터층(40)은 도 4에 도시된 바와 같이, 워드선 도전층(41a 내지 41d) 및 절연층(42)을 관통하도록 형성된 메모리 홀(43)을 포함한다.
메모리 홀(43)은 각각의 백 게이트 홀(32)의 열 방향으로 두 단부 부근의 어느 한 위치와 정렬되도록 형성된다. 메모리 홀(43)은 행 빙향 및 열 방향으로 행 렬 형상으로 형성된다.
또한, 상술한 백 게이트층(30) 및 메모리 트랜지스터층(40)은 도 4에 도시된 바와 같이, 메모리 게이트 절연층(44) 및 U자형 반도체층(45)을 포함한다. U자형 반도체층(45)은 메모리 트랜지스터 MTr1-MTr8 및 백 게이트 트랜지스터 BTr의 바디로서 기능한다.
메모리 게이트 절연층(44)은 도 4에 도시된 바와 같이, 메모리 홀(43) 및 백 게이트 홀(32)에 대면하는 측면 상에 형성된다. 메모리 게이트 절연층(44)은 도 5에 도시된 바와 같이, 블록 절연층(44a), 전하 축적층(44b) 및 터널 절연층(44c)으로 구성된다. 블록 절연층(44a)은 메모리 홀(43) 및 백 게이트 홀(32)의 측면을 따라 워드선 도전층(41a 내지 41d) 및 백 게이트 도전층(30)과 접촉하도록 형성된다. 블록 절연층(44a)은 실리콘 산화물(SiO2)로 구성된다. 전하 축적층(44b)은 블록 절연층(44a)의 측면 상에 형성된다. 전하 축적층(44b)은 전하를 저장하여 메모리 트랜지스터 MTr1-MTr8의 데이터를 유지시키는데 이용된다. 전하 축적층(44b)은 실리콘 질화물(SiN)로 구성된다. 터널 절연층(44c)은 전하 축적층(44b)의 측면 상에 형성된다. 터널 절연층(44c)은 실리콘 산화물(SiO2)로 구성된다.
U자형 반도체층(45)은 행 방향에서 보아 U자형으로 형성된다. U자형 반도체층(45)은 터널 절연층(44c)의 측면과 접촉되게 그리고 백 게이트 홀(32) 및 메모리 홀(43)을 채우도록 형성된다. U자형 반도체층(45)은 행 방향에서 보아 기판(20)에 대해 수직 방향으로 연장되는 한 쌍의 기둥 형상부(45A) 및 한 쌍의 기둥 형상 부(45A)의 하단부에 결합하도록 형성된 결합부(45B)를 포함한다. U자형 반도체층(45)은 다결정(폴리-Si)으로 구성된다.
상술한 구성의 메모리 트랜지스터층(40)을 달리 표현하자면, 터널 절연층(44c)은 기둥 형상부(45A)의 측면을 둘러싸도록 형성된다. 전하 축적층(44b)은 터널 절연층(44c)의 측면을 둘러싸도록 형성된다. 블록 절연층(44a)은 전하 축적층(44b)의 측면을 둘러싸도록 형성된다. 워드선 도전층(41a 내지 41d)은 블록 절연층(44a)의 측면을 둘러싸도록 형성된다.
선택 트랜지스터층(50)은 도 4에 도시된 바와 같이, 드레인측 도전층(51) 및 드레인측 도전층(51)과 동일층에 형성된 소스측 도전층(52)을 포함한다. 드레인측 도전층(51)은 드레인측 선택 게이트선 SGD 및 드레인측 선택 트랜지스터 SDTr의 게이트로서 기능한다. 소스측 도전층(52)은 소스측 선택 게이트선 SGS 및 소스측 선택 트랜지스터 SSTr의 게이트로서 기능한다.
드레인측 도전층(51) 및 소스측 도전층(52)은 행 방향으로 연장되며 열 방향으로 소정의 피치를 갖는 스트라이프 형상으로 형성된다. 한 쌍의 드레인측 도전층(51) 및 한 쌍의 소스측 도전층(52)이 열 방향으로 교대로 제공된다. 드레인측 도전층(51) 및 소스측 도전층(52)은 다결정(폴리-Si)으로 구성된다.
또한, 선택 트랜지스터층(50)은 도 4에 도시된 바와 같이, 드레인측 홀(53) 및 소스측 홀(54)을 포함한다. 드레인측 홀(53)은 드레인측 도전층(51)을 관통하도록 형성된다. 소스측 홀(54)은 소스측 도전층(52)을 관통하도록 형성된다. 드레인측 홀(53) 및 소스측 홀(54)은 메모리 홀(43)과 정렬하는 위치에 형성된다.
또한, 선택 트랜지스터층(50)은 도 4에 도시된 바와 같이, 드레인측 게이트 절연층(55), 소스측 게이트 절연층(56), 드레인측 기둥 형상 반도체층(57), 소스측 기둥 형상 반도체층(58)을 포함한다. 드레인측 기둥 형상 반도체층(57)은 드레인측 선택 트랜지스터 SDTr의 바디로서 기능한다. 소스측 기둥 형상 반도체층(58)은 소스측 선택 트랜지스터 SSTr의 바디로서 기능한다.
드레인측 게이트 절연층(55)은 드레인측 홀(53)의 측면 상에 형성된다. 소스측 게이트 절연층(56)은 소스측 홀(54)의 측면 상에 형성된다. 드레인측 게이트 절연층(55) 및 소스측 게이트 절연층(56)은 실리콘 산화물(SiO2)로 구성된다.
드레인측 기둥 형상 반도체층(57)은 적층 방향으로 연장되고 드레인측 게이트 절연층(55)과 접촉하며, 그리고 드레인측 홀(53)을 채우도록 기둥 형상으로 형성된다. 소스측 기둥 형상 반도체층(58)은 적층 방향으로 연장되고 소스측 게이트 절연층(56)과 접촉하며, 그리고 소스측 홀(54)을 채우도록 기둥 형상으로 형성된다. 드레인측 기둥 형상 반도체층(57) 및 소스측 기둥 형상 반도체층(58)은 다결정(폴리-Si)으로 구성된다.
또한, 도 5에 도시된 바와 같이, 드레인측 기둥 형상 반도체층(57)의 상측부(57A) 중의 불순물 농도는 그 하측부(57B)보다 높다. 여기서, 상측부(57A)는 드레인측 도전층(51)의 상측단 위 및 제2 배선(62)(비트선 BL) 근방의 측(side)을 말한다. 하측부(57B)는 드레인측 도전층(51)의 상측부(57A)의 아래 및 기둥 형상부(45A)(U자형 반도체층(45)) 근방의 측을 말한다. 상측부(57A)의 불순물 농도는 1×1019cm-3 이상이며, 바람직하게는 3×1019cm-3 이상이다. 하측부(57B)의 불순물 농도는 상측부(57A)의 농도보다 한 자릿수 또는 그 이상만큼 낮은 3×1018cm-3이다. 소스측 기둥 형상 반도체층(58)의 상측부(58A) 및 하측부(58B) 또한 드레인측 기둥 형상 반도체층(57)의 불순물 농도와 유사한 불순물 농도를 갖는다.
상측부(57A 및 58A)는 상술된 농도로 설정되어 소거 동작 중에 GIDL 전류의 발생을 촉진시킨다. 그러나, 한편으론, 이러한 농도 설정은 드레인측 선택 트랜지스터 SDTr에서의 차단(cut-off) 특성을 저하시킨다. 본 실시예는 후술될 판독 방법을 수행함에 의해 상술된 차단 특성의 문제를 해결한다.
상술한 선택 트랜지스터층(50)의 구성을 달리 표현하자면, 드레인측 게이트 절연층(55)은 드레인측 기둥 형상 반도체층(57)의 측면울 둘러싸도록 형성된다. 드레인측 도전층(51)은 드레인측 게이트 절연층(55)의 측면을 둘러싸도록 형성된다. 소스측 게이트 절연층(56)은 소스측 기둥 형상 반도체층(58)의 측면을 둘러싸도록 형성된다. 소소측 도전층(52)은 소스측 게이트 절연층(56)의 측면을 둘러싸도록 형성된다.
도 4에 도시된 바와 같이, 배선층(60)은 제1 배선층(61), 제2 배선층(62) 및 플러그층(63)을 포함한다. 제1 배선층(61)은 소스선 SL로서 기능한다. 제2 배선층(62)은 비트선 BL로서 기능한다.
도 4에 도시된 바와 같이, 제1 배선층(61)은 인접한 두 소스측 기둥 형상 반도체층(58)의 상부면들에 공통으로 접촉하도록 형성된다. 제1 배선층(61)은 행 방 향으로 연장되고 열 방향으로 소정의 피치를 갖는 스트라이프 형상으로 형성된다. 제1 배선층(61)은 텅스텐(W)과 같은 금속으로 구성된다.
도 4에 도시된 바와 같이, 제2 배선층(62)은 드레인측 기둥 형상 반도체층(57)의 상부면에 플러그층(63)을 통해 연결된다. 제2 배선층(62)은 열 방향으로 연장되고 행 방향으로 소정의 피치를 갖는 스트라이프 형상으로 형성된다. 제2 배선층(62)은 구리(Cu)와 같은 금속으로 구성되고, 플러그층(63)은 텅스텐(W)과 같은 금속으로 구성된다.
[제1 판독 동작]
다음으로, 제1 실시예에 따른 불휘발성 반도체 메모리 장치에서의 제1 판독 동작에 대해 기술하기로 한다. 도 6에 도시된 바와 같이, 제1 판독 동작은 선택된 메모리 블록 MB(sel) 중에서 선택된 메모리 스트링 MS(sel)에 포함된 선택된 메모리 트랜지스터 MTr(sel)에 대해 실행된다. 선택된 메모리 스트링 MS(sel)는 선택된 행 row(sel) 및 선택된 열 col(sel)에 있다. 선택된 메모리 블록 MB(sel) 중에서 비선택된 메모리 스트링 MS(unsel)는 선택된 행 row(sel) 및 선택된 열 col(sel)의 외측에 있다.
제1 판독 동작을 기술하기 전에, 도 6에 도시된 바와 같이, 우선 각 부의 명칭을 특정하기로 한다. 선택된 메모리 스트링 MS(sel) 내의 선택된 메모리 트랜지스터 MTr(sel)의 게이트에 연결된 것은 워드선 WL(sel)이다. 동시에, 선택된 메모리 스트링 MS(sel) 내의 비선택된 메모리 트랜지스터 MTr(unsel)의 게이트에 연결된 것은 워드선 WL(unsel)이다. 주목할 점은, 비선택된 메모리 스트링 MS(unsel) 내의 선택된 메모리 트랜지스터 MTr(sel)과 동일한 위치 관계에 있는 메모리 트랜지스터 MTr(unselA)는 워드선 WL(sel)에 공통으로 연결되는 것이다. 또한, 비선택된 메모리 스트링 MS(unsel) 내의 선택된 메모리 트랜지스터 MTr(sel)과 동일한 위치 관계에 있는 메모리 트랜지스터 MTr(unselB)는 워드선 WL(unsel)에 공통으로 연결된다.
또한, 도 6에 도시된 바와 같이, 비선택된 메모리 블록 MB(unsel) 내의 비선택된 메모리 스트링 MS(unselO)에 포함된 비선택된 메모리 트랜지스터 MTr(unselO)의 게이트에 연결된 것은 워드선 WL(unselO)이다. 주목할 점은, 비선택된 메모리 블록 MB(unsel) 내의 모든 메모리 스트링들은 비선택된 메모리 스트링 MS(unselO)이고, 비선택된 메모리 스트링 MS(unselO) 내의 모든 메모리 트랜지스터는 비선택된 메모리 트랜지스터 MTr(unselO)인 것이다.
또한, 도 6에 도시된 바와 같이, 선택된 메모리 블록 MB(sel) 내의 백 게이트 트랜지스터 BTr(sel)의 게이트에 연결된 것은 백 게이트선 BG(sel)이다. 비선택된 메모리 블록 MB(unsel) 내의 백 게이트 트랜지스터 BTr(unsel)의 게이트에 연결된 것은 백 게이트선 BG(unsel)이다. 주목할 점은, 선택된 메모리 블록 MB(sel) 내의 모든 백 게이트 트랜지스터는 백 게이트 트랜지스터 BTr(sel)이며, 비선택된 메모리 블록 MB(unsel) 내의 모든 백 게이트 트랜지스터는 백 게이트 트랜지스터 BTr(unsel)인 것이다.
또한, 도 6에 도시된 바와 같이, 선택된 행 row(sel)에 놓여 있는 선택된 메모리 스트링 MS(sel)에 연결된 드레인측 선택 트랜지스터 SDTr(sel)의 게이트에 연 결된 것은 드레인측 선택 게이트선 SGD(sel)이다. 동시에, 선택된 메모리 블록 MB(sel) 내의 비선택된 행 row(unsel)에 놓여 있는 비선택된 메모리 스트링 MS(unsel)에 연결된 드레인측 선택 트랜지스터 SDTr(unsel)의 게이트에 연결된 것은 드레인측 선택 게이트선 SGD(unsel)이다. 또한, 비선택된 메모리 블록 MB(unsel) 내의 드레인측 선택 트랜지스터 SDTr(unselMB)의 게이트에 연결된 것은 드레인측 선택 게이트선 SGD(unselMB)이다.
마찬가지로, 도 6에 도시된 바와 같이, 선택된 행 row(sel)에 놓여 있는 선택된 메모리 스트링 MS(sel)에 연결된 소스측 선택 트랜지스터 SSTr(sel)의 게이트에 연결된 것은 소스측 선택 게이트선 SGS(sel)이다. 동시에, 선택된 메모리 블록 MB(sel) 내의 비선택된 행 row(unsel)에 놓여 있는 비선택된 메모리 스트링 MS(unsel)에 연결된 소스측 선택 트랜지스터 SSTr(unsel)의 게이트에 연결된 것은 소스측 선택 게이트선 SGS(unsel)이다. 또한, 바선택된 메모리 블록 MB(unsel) 내의 소스측 선택 트랜지스터 SSTr(unselMB)의 게이트에 연결된 것은 소스측 선택 게이트선 SGS(unselMB)이다.
우선, 도 7에 도시된 바와 같이, 제1 판독 동작에 앞서, 제어 회로(15)는 모든 선 SGD, SGS, WL, BG, BL 및 SL을 접지 전압 Vss로 설정한다.
다음에, 시각 t11에서, 제어 회로(15)는 드레인측 선택 게이트선 SGD(sel), SGD(unsel) 및 SGD(unselMB)를 전압 Von으로 상승시킨다. 드레인측 선택 트랜지스터 SDTr(sel), SDTr(unsel) 및 SDTr(unselMB)은 이로써 도통 상태가 되게 된다.
또한, 시각 t11에서, 제어 회로(15)는 워드선 WL(unselO)을 전압 Vread로 상 승시킨다. 결과적으로, 비선택된 메모리 트랜지스터 MTr(unselO)은 도통 상태로 되고, 비선택된 메모리 트랜지스터 MTr(unselO)의 바디는 비트선 BL과 동일한 전위를 얻는다. 반면, 시각 t11에서, 소스측 선택 트랜지스터 SSTr(unsel) 및 SSTr(unselMB)는 비도통 상태로 유지된다. 주목할 점은, 시각 t11에서, 제어 회로(15)가 백 게이트선 BG(unsel)을 전압 Vread로 상승시킴으로써, 백 게이트 트랜지스터 BTr(unsel)이 도통 상태로 되게 되는 것이다.
이어서, 시각 t12에서, 제어 회로(15)는 워드선 WL(unsel)을 전압 Vread로 상승시킨다. 비선택된 메모리 트랜지스터 MTr(unsel) 및 MTr(unselB)는 이로써 도통 상태로 되게 된다. 주목할 점은, 시각 t12에서, 제어 회로(15)가 백 게이트선 BG(sel)을 전압 Vread(도시 안 됨)으로 상승시킴으로써, 백 게이트 트랜지스터 BTr(sel)가 도통 상태로 되게 되는 것이다.
다음에, 시각 t13에서, 제어 회로(15)는 선택된 열 col(sel)에 놓여 있는 비트선 BL을 전압 Vb1로 상승시킨다.
결과적으로, 비선택된 메모리 트랜지스터 MTr(unselO)의 바디가 비트선 BL과 동일한 전위로 충전되면, 드레인측 선택 트랜지스터 SDTr(unselMB)의 소스와 드레인 간의 전위차는 작아짐으로써, 드레인측 선택 트랜지스터 SDTr(unselMB)의 누설 전류를 억제시킬 수 있다.
반면, 비선택된 메모리 트랜지스터 MTr(unselO)의 바디가 비트선 BL과 동일한 전위로 충전되면, 소스측 선택 트랜지스터 SSTr(unselMB)의 소스와 드레인 간의 전위차는 커진다. 그러나, 소스측 기둥 형상 반도체층(58)의 하측부(58B)(U자형 반도체층(5) 근방 측)의 불순물 농도는 그 상측부(소스선 SL 근방 측)의 불순물 농도보다 한 자릿수 또는 그 이상만큼 낮은 3×1018cm-3이다. 따라서, 소스측 선택 트랜지스터 SSTr는 드레인측 선택 트랜지스터 SDTr에 비해 우수한 차단(cut-off) 특성을 가져, 누설 전류를 억제시킬 수 있다.
후속하여, 시각 t14에서, 제어 회로(15)는 소스측 선택 게이트선 SGS(sel)을 전압 Von으로 상승시킨다. 소스측 선택 트랜지스터 SSTr(sel)은 이로써 도통 상태로 되게 된다.
다음에, 시각 t15에서, 제어 회로(15)는 감지 증폭기(13)로 하여금 선택된 메모리 스트링 MS(sel)으로부터 소스선 SL으로 흐르는 전류를 검출하게 한다. 판독 동작은 이로써 완료된다.
도 7에 도시된 바와 같이, 선택된 메모리 스트링 MS(sel)로부터 데이터를 판독하는 동안, 비선택된 메모리 스트링 MS(unselO)에 포함된 메모리 트랜지스터 MTr(unselO), 및 비선택된 메모리 스트링 MS(unsel) 및 MS(unselO)에 연결된 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unselMB) 모두 제어 회로(15)에 의해 도통 상태로 되게 된다. 반면, 비선택된 메모리 스트링 MS(unsel) 및 MS(unselO)에 연결된 소스측 선택 트랜지스터 SSTr(unsel) 및 SSTr(unselMB)은 제어 회로(15)에 의해 비도통 상태로 되게 된다. 따라서, 상술된 바와 같이, 누설 전류가 억제될 수 있다.
[제2 판독 동작]
다음에는, 도 8을 참조하면서 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 제2 판독 동작에 대해 기술하기로 한다. 도 7에 도시된 제1 판독 동작에서, 제어 회로(15)는 시각 t11에서 워드선 WL(unselO)을 전압 Vread으로 상승시킨다. 이와는 대조적으로, 제2 판독 동작에서, 제어 회로(15)는, 도 8에 도시된 바와 같이, 시각 t11 및 그 이후에 워드선 WL(unselO)을 접지 전압 Vss로 유지시킨다. 주목할 점은, 시각 t11 및 그 이후에, 제어 회로(15)는 백 게이트선 BG(unsel)을 접지 전압 Vss으로 유지시키는 것이다(도시 안 됨).
즉, 도 8에 도시된 바와 같이, 선택된 메모리 스트링 MS(sel)로부터 데이터를 판독하는 동안, 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unselMB)는 제어 회로(15)에 의해 도통 상태로 되게 된다. 반면, 소스측 선택 트랜지스터 SSTr(unsel) 및 SSTr(unselMB)는 제어 회로(15)에 의해 비도통 상태로 되게 된다. 그러나, 비선택된 메모리 트랜지스터 MTr(unselO) 및 백 게이트 트랜지스터 BTr(unsel)은 제어 회로(15)에 의해 비도통 상태로 되게 된다. 제2 판독 동작은 이런 점에서 제1 판독 동작과 다르다.
또한, 상술한 제1 및 제2 판독 동작에서, 워드선 WL 및 드레인측 선택 게이트선 SGD의 전압이 상승하고, 이어서 비트선 BL의 전압이 상승한다. 그러나, 이런 경우에는, 비선택된 메모리 블록 MB(unsel)에 일시적으로 전압 Vread-Vss가 인가되어 "1" 데이터의 열화가 발생하는 위험이 존재한다. 따라서, 선들의 전압을 이어지는 제1 시퀀스 또는 제2 시퀀스에 의해 제어하면, 때로는 유용한 이점을 얻을 수 있다. 즉, 제1 시퀀스에서, 비트선 BL의 전압을 상승시킨 후에, 워드선 WL 및 드 레인측 선택 게이트선 SGD의 전압을 상승시킨다. 제2 시퀀스에서, 드레인측 선택 게이트선 SGD, 비트선 BL 및 워드선 WL의 순서로 전압을 상승시킨다. 비선택된 메모리 블록 MB(unsel)에 인가되는 전압을 이로써 전압 Vread-Vss로 줄일 수 있으므로, 데이터 저장 특성에서 높은 신뢰성을 얻을 수 있다.
[소거 동작]
다음으로, 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 소거 동작에 대해 기술하기로 한다. 제어 회로(15)는 선택된 메모리 블록 MB(sel) 내의 워드선 WL(sel)을 전압 Vss로 고정시키고, 비선택된 블록 MB(unsel) 내의 워드선 WL을 부유 상태로 설정한다. 다음에는, 제어 회로(15)는 소스선 SL에 전압 Verase를 인가하고, 드레인측 선택 게이트선 SGD 및 소스측 선택 게이트선 SGS에 전압 VeraseG를 인가한다(Verase>VeraseG>Vss). 이로써 생성된 소스측 게이트선 SGS와 소스선 SL 간의 전위차를 이용하여 소거 동작을 실행한다. 구체적으로, 도 5에 도시된 소스측 기둥 형상 반도체층(58)의 상측부(58A)에서 집중 전계가 발생하게 됨으로써, 그 안에서 정공들이 생성된다. 제어 회로(15)는 이들 정공들을 메모리 트랜지스터 MTr의 전하 축적층 내로 주입시켜 데이터를 소거시킨다.
[이점]
제1 실시예에 따른 비휘발성 반도체 메모리 장치의 제1 및 제2 판독 동작 중에, 도 6 내지 도 8에 도시된 바와 같이, 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unselMB)는 도통 상태로 되게 되고, 소스측 선택 트랜지스터 SSTr(unsel) 및 SSTr(unselMB)는 비도통 상태로 되게 된다.
여기서, 드레인측 기둥 형상 반도체층(57)의 상측부(57A)(비트선 BL 근방 측)의 불순물 농도는 그 하측부(57B)의 불순물 농도보다 높은 1×1019cm-3 이상이다. 결과적으로, 드레인측 선택 트랜지스터 SDTr의 차단 특성은 불량이다. 따라서, 제1 실시예의 판독 동작 동안, 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unselMB)는 도통 상태로 되게 되고, 그 바디들은 일정한 전위로 충전된다. 한편, 소스측 기둥 형상 반도체층(58)의 하측부(58B)(U자형 반도체층(5) 근방 측)의 불순물 농도는 그 상측부(58A)(비트선 BL 근방 측)의 불순물 농도보다 한 자릿수 또는 그 이상만큼 낮은 3×1018cm-3 이하이다. 결과적으로, 소스측 선택 트랜지스터 SSTr의 차단 특성은 우수하다. 따라서, 제1 실시예의 판독 동작 동안, 소스측 선택 트랜지스터 SSTr(unsel) 및 SSTr(unselMB)는 비도통 상태로 되게 되어, 누설 전류를 억제시킬 수 있다.
또한, 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 제2 판독 동작 동안, 드레인측 선택 트랜지스터 SDTr는 도통 상태로 되게 된다. 결과적으로, 드레인측 기둥 형상 반도체층(57)의 불순물 농도는 소거 동작 중에 정공들을 생성하도록 높게 설정될 수 있으며, 드레인측 선택 트랜지스터 SDTr의 차단 특성을 고려하여 제한시킬 필요는 없다.
또한, 상술한 제1 실시예에서, 소거 동작에 필요한 정공들은 소스측 기둥 형상 반도체층(58)의 상측부(58A)(고 불순물 농도층), 또는 드레인측 기둥 형상 반도체층(57)의 상측부(57A)(고 불순물 농도층)으로 인해 쉽게 생성될 수 있다.
[제2 실시예]
[구성]
다음으로, 제2 실시예에 따른 비휘발성 반도체 메모리 장치에 대해 기술하기로 한다. 제2 실시예에 따른 비휘발성 반도체 메모리 장치는 제1 실시예와 유사한 적층 구조 및 회로 구성을 가지며, 단지 판독 동작에서 제1 실시예와 다르다. 제2 실시예에서 주목할 점은, 제1 실시예와 유사한 구성에 대해서는 동일한 기호들을 부여하므로, 그에 대한 설명은 생략하기로 한다는 것이다.
[판독 동작]
도 9를 참조하면서 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 판독 동작에 대해 기술하기로 한다.
우선, 도 9에 도시된 바와 같이, 시각 t21에서, 제어 회로(15)는 드레인측 선택 게이트선 SGD(sel)만을 전압 Von으로 상승시킨다. 드레인측 선택 트랜지스터 SDTr(sel)은 이로써 도통 상태로 되게 된다. 주목할 점은, 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unseMB)이 비도통 상태로 유지된다는 것이다.
다음에, 시각 t22에서, 제어 회로(15)는 제1 실시예에서의 시각 t12에서와 마찬가지로, 워드선 WL(unsel)을 전압 Vread으로 상승시킨다. 비선택된 메모리 트랜지스터 MTr(unsel) 및 MTr(unselB)는 이로써 도통 상태로 되게 된다. 주목할 점은, 시각 t22에서, 제어 회로(15)는 백 게이트선 BG(sel)을 전압 Vread으로 상승시킴으로써, 백 게이트 트랜지스터 BTr(sel)이 도통 상태로 되게 되는 것이다.
그 후, 시각 t23에서, 제어 회로(15)는 워드선 WL(unselO)을 전압 Vb1으로 상승시킨다. 비선택된 메모리 트랜지스터 MTr(unselO)의 바디들은 이로써 워드선 WL(unselO)과의 용량성 결합으로 인해 전압 Vb1 근방의 전압까지 승압된다. 주목할 점은, 워드선 WL(unselO)이 각각 비선택된 메모리 트랜지스터 MTr(unselO)의 게이트들에 연결된다는 것이다. 추가로 시각 t23에서, 제어 회로(15)는 백 게이트선 BG(unsel)을 전압 Vread으로 상승시킴으로써(도시 안 됨), 백 게이트 트랜지스터 BTr(unsel)의 바디는 백 게이트선 BG(unsel)과의 용량성 결합으로 인해 전압 Vb1 근방의 전압까지 승압된다.
다음에, 시각 t24에서, 제어 회로(15)는 제1 실시예의 시각 t13에서와 마찬가지로, 선택된 열 col(sel)에 놓여 있는 비트선 BL을 전압 Vb1로 상승시킨다.
이어서, 시각 t25 및 t26에서, 제어 회로(15)는 제1 실시예의 시각 t14 및 t15에서와 마찬가지의 동작을 실행한다.
[이점]
지금부터, 이하의 비교예와 상기 제2 실시예를 비교하기로 한다. 비교예의 판독 동작 동안, 비선택된 메모리 스트링 MS(unselO)에 연결된 드레인측 선택 트랜지스터 SDTr(unselMB) 및 소스측 선택 트랜지스터 SSTr(unselMB)는 비도통 상태로 되게 된다. 또한, 비선택된 메모리 스트링 MS(unselO)에 포함된 비선택된 메모리 트랜지스터 MTr(unselO)는 비도통 상태로 되게 된다.
이 비교예와는 대조적으로, 제2 실시예에서는, 비선택된 메모리 스트링 MS(unselO)에 포함된 비선택된 메모리 트랜지스터 MTr(unselO)의 바디들은 워드선 WL(unselO)과의 용량성 결합으로 인해 전압 Vb1까지 승압된다. 결과적으로, 비선 택된 메모리 트랜지스터 MTr(unselO)의 바디들과 비트선 BL 간의 전위차는 작아진다. 따라서, 드레인측 선택 트랜지스터 SDTr(unselMB)의 소스와 드레인 간의 전위차 또한 작아지게 됨으로써, 비교예에서보다 제2 실시예에서 누설 전류를 더 억제시킬 수 있다.
또한, 제2 실시예에서는, 소거 동작 시에 필요한 정공들을 제1 실시예와 마찬가지로, 소스측 기둥 형상 반도체층(58)의 상측부(58A)(고 불순물 농도층), 또는 드레인측 기둥 형상 반도체층(57)의 상측부(57A)(고 불순물 농도층)로 인해 쉽게 생성할 수 있다.
[기타 실시예]
이것으로 본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예들에 대한 설명을 마치지만, 본 발명은 상기한 실시예에만 한정되는 것은 아니며, 본 발명의 범주 및 사상을 벗어나지 않는 한 각종 대체, 추가, 변형 실시예들이 가능하다는 것에 주목해야 한다.
예를 들어, 상기한 실시예들은 U자형 반도체층(45)을 포함하지만, 본 발명은 U자형 반도체층(45) 대신 단면으로 보아 적층 방향으로 연장하는 I자형 반도체층을 포함할 수 있다(일본 공개 특허 공보 제2007-266143호 참조).
예를 들어, 제1 실시예의 도 7의 시각 t15에 이어서, 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unselMB)는 비도통 상태로 되게 될 수 있다. 상술한 동작에 의해 때때로 누설 전류를 더욱 억제시킬 수 있다. 드레인측 선택 트랜지스터 SDTr(unsel) 및 SDTr(unselMB)을 비도통 상태로 둘 지의 여부에 대한 선택은 드레 인측 선택 게이트선 SGD과 비트선 BL 간의 용량성 결합의 크기에 따라 행해져야 한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 블록도.
도 2는 메모리 셀 어레이(11)의 개략적인 투시도.
도 3은 메모리 셀 어레이(11)의 등가 회로도.
도 4는 메모리 셀 어레이(11)의 단면도.
도 5는 도 4의 확대도.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제1 판독 동작 동안 메모리 셀 어레이(11)를 도시하는 등가 회로도.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제1 판독 동작을 보여주는 타이밍 챠트.
도 8은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제2 판독 동작을 보여주는 타이밍 챠트.
도 9는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 판독 동작을 보여주는 타이밍 챠트.
<도면의 주요 부분에 대한 부호의 설명>
11: 메모리 셀 어레이
12: 행 디코더
13: 감지 증폭기
14: 열 디코더
15: 제어 회로

Claims (20)

  1. 비트선, 소스선, 전기적으로 재기입가능한 복수의 메모리 트랜지스터가 직렬로 접속된 메모리 스트링, 상기 메모리 스트링의 일 단과 상기 비트선 사이에 형성된 제1 선택 트랜지스터, 상기 메모리 스트링의 다른 단과 상기 소스선 사이에 형성된 제2 선택 트랜지스터 및 판독 동작을 제어하는 제어 회로를 포함하며, 1개의 상기 비트선에는, 복수의 상기 제1 선택 트랜지스터를 통해 복수의 상기 메모리 스트링이 접속된 불휘발성 반도체 메모리 장치로서,
    상기 메모리 스트링은
    기판 상에 적층 방향으로 연장되는 기둥 형상부를 포함하고, 상기 메모리 트랜지스터의 바디로서 기능하는 제1 반도체층,
    상기 기둥 형상부를 둘러싸도록 형성되고, 전하를 축적하여 상기 메모리 트랜지스터의 데이터를 유지하기 위한 제1 전하 축적층 및
    상기 제1 전하 축적층을 둘러싸도록 상기 기판 상에 적층되고, 상기 메모리 트랜지스터의 게이트로서 기능하는 복수의 제1 도전층
    을 포함하며,
    상기 제1 선택 트랜지스터는
    상기 기둥 형상부의 단부에 접하여 적층 방향으로 연장되고, 상기 제1 선택 트랜지스터의 바디로서 기능하는 제2 반도체층,
    상기 제2 반도체층을 둘러싸도록 형성된 제1 게이트 절연층 및
    상기 제1 게이트 절연층을 둘러싸도록 형성되고, 상기 제1 선택 트랜지스터의 게이트로서 기능하는 제2 도전층
    을 포함하며,
    상기 제2 선택 트랜지스터는
    상기 기둥 형상부의 단부에 접하여 적층 방향으로 연장되고, 상기 제2 선택 트랜지스터의 바디로서 기능하는 제3 반도체층,
    상기 제3 반도체층을 둘러싸도록 형성된 제2 게이트 절연층 및
    상기 제2 게이트 절연층을 둘러싸도록 형성되고, 상기 제2 선택 트랜지스터의 게이트로서 기능하는 제3 도전층
    을 포함하며,
    상기 제어 회로는, 선택 메모리 스트링으로부터 데이터를 판독할 때, 비선택 메모리 스트링에 접속된 상기 제1 선택 트랜지스터를 도통 상태로 하고, 또한 상기 비선택 메모리 스트링에 접속된 상기 제2 선택 트랜지스터를 비도통 상태로 하여, 상기 비선택 메모리 스트링에 포함되는 상기 메모리 트랜지스터의 바디의 전위를 상승시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높고,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 회로는, 상기 선택 메모리 스트링으로부터 데이터를 판독할 때, 상기 비선택 메모리 스트링에 포함되는 상기 메모리 트랜지스터를 도통 상태로 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높고,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제어 회로는, 상기 선택 메모리 스트링으로부터 데이터를 판독할 때, 상기 비선택 메모리 스트링에 포함되는 상기 메모리 트랜지스터를 비도통 상태로 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 메모리 스트링은 상기 메모리 트랜지스터 사이에 형성된 백 게이트 트랜지스터를 포함하며,
    상기 백 게이트 트랜지스터는
    한 쌍의 상기 기둥 형상부의 하단부를 연결하고, 상기 백 게이트 트랜지스터의 바디로서 기능하는 결합부 및
    상기 결합부를 둘러싸도록 형성되고, 상기 백 게이트 트랜지스터의 게이트로서 기능하는 제4 도전층
    을 포함하는, 비휘발성 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 회로는, 상기 선택 메모리 스트링으로부터 데이터를 판독할 때, 상기 비선택 메모리 스트링에 포함되는 상기 백 게이트 트랜지스터를 도통 상태로 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제어 회로는, 상기 선택 메모리 스트링으로부터 데이터를 판독할 때, 상기 비선택 메모리 스트링에 포함되는 상기 백 게이트 트랜지스터를 비도통 상태로 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 비트선, 소스선, 전기적으로 재기입가능한 복수의 메모리 트랜지스터가 직렬로 접속된 메모리 스트링, 상기 메모리 스트링의 일 단과 상기 비트선 사이에 형성된 제1 선택 트랜지스터, 상기 메모리 스트링의 다른 단과 상기 소스선 사이에 형성된 제2 선택 트랜지스터 및 판독 동작을 제어하는 제어 회로를 포함하며, 1개의 상기 비트선에는, 복수의 상기 제1 선택 트랜지스터를 통해 복수의 상기 메모리 스트링이 접속된 불휘발성 반도체 메모리 장치로서,
    상기 메모리 스트링은
    기판 상에 적층 방향으로 연장되는 기둥 형상부를 포함하고, 상기 메모리 트랜지스터의 바디로서 기능하는 제1 반도체층,
    상기 기둥 형상부를 둘러싸도록 형성되고, 전하를 축적하여 상기 메모리 트랜지스터의 데이터를 유지하기 위한 제1 전하 축적층 및
    상기 제1 전하 축적층을 둘러싸도록 상기 기판 상에 적층되고, 상기 메모리 트랜지스터의 게이트로서 기능하는 복수의 제1 도전층
    을 포함하며,
    상기 제1 선택 트랜지스터는
    상기 기둥 형상부의 단부에 접하여 상기 적층 방향으로 연장되고, 상기 제1 선택 트랜지스터의 바디로서 기능하는 제2 반도체층,
    상기 제2 반도체층을 둘러싸도록 형성된 제1 게이트 절연층 및
    상기 제1 게이트 절연층을 둘러싸도록 형성되고, 상기 제1 선택 트랜지스터의 게이트로서 기능하는 제2 도전층
    을 포함하며,
    상기 제2 선택 트랜지스터는
    상기 기둥 형상부의 단부에 접하여 상기 적층 방향으로 연장되고, 상기 제2 선택 트랜지스터의 바디로서 기능하는 제3 반도체층,
    상기 제3 반도체층을 둘러싸도록 형성된 제2 게이트 절연층 및
    상기 제2 게이트 절연층을 둘러싸도록 형성되고, 상기 제2 선택 트랜지스터의 게이트로서 기능하는 제3 도전층
    을 포함하며,
    상기 제어 회로는, 선택 메모리 스트링으로부터 데이터를 판독할 때, 비선택 메모리 스트링에 접속된 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터를 비도통 상태로 한 후, 상기 비선택 메모리 스트링에 포함되는 상기 메모리 트랜지스터의 게이트에 인가되는 전압을 변화시킴으로써, 상기 비선택 메모리 스트링에 포함되는 상기 메모리 트랜지스터의 바디의 전위를 용량성 결합에 의해 상승시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 제2 반도체층의 상기 비트선측의 제1 부분의 불순물 농도는 상기 제2 반도체층의 상기 제1 반도체층측의 제2 부분의 불순물 농도보다 높고,
    상기 제3 반도체층의 상기 소스선측의 제3 부분의 불순물 농도는 상기 제3 반도체층의 상기 제1 반도체층측의 제4 부분의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  19. 제15항에 있어서,
    상기 메모리 스트링은 상기 메모리 트랜지스터 사이에 형성된 백 게이트 트랜지스터를 포함하며,
    상기 백 게이트 트랜지스터는
    한 쌍의 상기 기둥 형상부의 하단부를 연결하고, 상기 백 게이트 트랜지스터의 바디로서 기능하는 결합부 및
    상기 결합부를 둘러싸도록 형성되고, 상기 백 게이트 트랜지스터의 게이트로서 기능하는 제4 도전층
    을 포함하는, 비휘발성 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 제어 회로는, 상기 선택 메모리 스트링으로부터 데이터를 판독할 때, 상기 비선택 메모리 스트링에 포함되는 상기 백 게이트 트랜지스터의 게이트에 상기 제1 전압을 인가함으로써, 상기 비선택 메모리 스트링에 포함되는 상기 백 게이트 트랜지스터의 바디를 용량성 결합에 의해 승압시키는 비휘발성 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101206506B1 (ko) 2011-03-04 2012-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11062783B2 (en) 2019-07-23 2021-07-13 SK Hynix Inc. Memory device

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
JP5248541B2 (ja) * 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法
JP2013004128A (ja) * 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
US8742481B2 (en) * 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
JP5514172B2 (ja) * 2011-09-02 2014-06-04 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US8907392B2 (en) * 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
JP5385435B1 (ja) * 2012-07-18 2014-01-08 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその読み出し方法
US8908444B2 (en) 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
JP2014063552A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR102015906B1 (ko) 2012-11-12 2019-08-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 읽기 방법
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US9007834B2 (en) 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
US9025382B2 (en) 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
US9202931B2 (en) 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
US9214235B2 (en) 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
JP6139370B2 (ja) * 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
WO2015066794A1 (en) 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. A three-dimensional nonvolatile memory cell structure with upper body connection
KR102200493B1 (ko) 2014-05-13 2021-01-11 삼성전자주식회사 3차원 메모리 장치 및 그것을 포함하는 저장 장치
US9230982B1 (en) 2014-08-04 2016-01-05 Sandisk Technologies Inc. Protective structure to prevent short circuits in a three-dimensional memory device
US9236131B1 (en) 2014-08-04 2016-01-12 Sandisk Technologies Inc. Bias to detect and prevent short circuits in three-dimensional memory device
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2018116755A (ja) 2017-01-19 2018-07-26 東芝メモリ株式会社 半導体記憶装置
JP7074583B2 (ja) * 2018-06-26 2022-05-24 キオクシア株式会社 半導体記憶装置
CN116193862B (zh) * 2022-10-18 2024-03-08 北京超弦存储器研究院 存储单元、存储器和电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060215477A1 (en) * 2004-11-30 2006-09-28 Masaru Yano Semiconductor device and method of controlling said semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3786513B2 (ja) * 1997-12-11 2006-06-14 株式会社東芝 不揮発性半導体記憶装置
US6175522B1 (en) * 1999-09-30 2001-01-16 Advanced Micro Devices, Inc. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR100578141B1 (ko) * 2004-11-22 2006-05-10 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치
KR100948200B1 (ko) * 2005-12-06 2010-03-17 샌디스크 코포레이션 비휘발성 저장 장치에서 판독 장애 저감
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7606075B2 (en) * 2006-04-19 2009-10-20 Micron Technology, Inc. Read operation for NAND memory
US20080160680A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5112201B2 (ja) 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060215477A1 (en) * 2004-11-30 2006-09-28 Masaru Yano Semiconductor device and method of controlling said semiconductor device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ryoto Katsumata et al.,'Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices', 2009 Symposium on VLSI Technology, 16-18 June 2009.*
Takashi Maeda et al.,'Multi-stacked 1G cell/layer Pipe-shaped BiCS Flash Memory', 2009 Symposium on VLSI Circuits, pages 22-23, 16-18 June 2009.*

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101206506B1 (ko) 2011-03-04 2012-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8648409B2 (en) 2011-03-04 2014-02-11 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US11062783B2 (en) 2019-07-23 2021-07-13 SK Hynix Inc. Memory device
US11621044B2 (en) 2019-07-23 2023-04-04 SK Hynix Inc. Memory device

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Publication number Publication date
KR20110033755A (ko) 2011-03-31
TW201112250A (en) 2011-04-01
JP5044624B2 (ja) 2012-10-10
JP2011070730A (ja) 2011-04-07
TWI450270B (zh) 2014-08-21
US20110075481A1 (en) 2011-03-31
US8199573B2 (en) 2012-06-12

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