JP3786513B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、EEPROMやフラッシュメモリとして用いられる、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
フラッシュメモリのメモリセルとして、半導体基板上に電荷蓄積層(浮遊ゲート)と制御ゲートとが積層形成されたFETMOS構造を有するものが知られている。このメモリセルは、浮遊ゲートに蓄えられた電荷量によって、データ“0”,“1”を記憶する。また、この様なメモリセルを複数個直列接続してNAND型セルを構成するものが知られている。NAND型セルは、一端が第1の選択ゲートトランジスタを介してビット線に接続され、他端が第2の選択ゲートトランジスタを介して共通ソース線に接続される。NAND型セル内の各メモリセルの制御ゲートは別々のワード線につながる。通常、ビット線と交差する方向に並ぶ複数個のNAND型セルについて、同じ行の制御ゲートが連続的に共通に配設され、これがワード線とされる。
【0003】
NAND型セルでのデータ書き込み及び消去は、メモリセルの浮遊ゲートに電子を注入し、あるいは浮遊ゲートの電子を放出する動作を利用する。データ書き込みは、選択されたワード線に20V程度の書き込み電圧を印加し、非選択ワード線に中間電圧を与え、“0”,“1”データに応じて選択メモリセルのチャネル電位をコントロールする。“1”データ書き込みのときは、ビット線の0Vが選択メモリセルのチャネルまで転送されて、浮遊ゲートにトンネル電流により電子が注入されるようにする。これにより、選択メモリセルは、しきい値が正の状態となる。“0”データ書き込みのときは、ビット線を例えばVCCとして、選択メモリセルのチャネル電位がトンネル注入が起こらない程度の中間電位となるように設定する。これにより、しきい値の低い負の状態に保たれる。
【0004】
データ消去は、例えばメモリセルアレイ全体について、全てのワード線を0V、基板あるいはウェルに20V程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“0”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、ブロック毎にウェルを形成して、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングとすればよい。
【0005】
データ読み出しは、選択されたワード線に0V、残りのワード線にはデータ“0”,“1”に拘わらずメモリセルがオンする中間電圧を与えて、NAND型セルが導通するか否かをビット線で検出することにより行われる。
【0006】
この様なNAND型フラッシュメモリにおいて、“0”データ書き込み方式として、選択メモリセルのチャネル電位のみを容量結合を利用して十分に電位上昇させて、誤書き込みを防止する手法が知られている。
【0007】
図21は、この“0”データ書き込み方式での電位関係を、8個のメモリセルをNAND型セルとした例について示している。選択ワード線WL4には20V、その両隣のワード線WL3及びWL5には0V、残りのワード線には中間電圧10Vを与え、またビット線BL、第1の選択ゲート線SG1及び共通ソース線SRCにはVCC(例えば、3V)を与え、第2の選択ゲート線SG2には0Vを与える。
【0008】
このとき、第1の選択ゲートトランジスタを介してNAND型セルのチャネルに転送される電位は、VCCより第1の選択ゲートトランジスタのしきい値分だけ下がった値であるが、ワード線WL1に中間電位が与えられて容量結合によりその直下のチャネル電位が僅かに上昇すると、第1の選択ゲートトランジスタはオフになる。例えば、制御ゲートからチャネルへの容量結合比が50%とすれば、ワード線WL1,WL2の直下のチャネル電位は約5Vとなる。第2の選択ゲートトランジスタはオフであるから、ワード線WL6〜WL8の直下のメモリセルもチャネル電位約5Vとなる。これにより、0Vが与えられた二つのワード線WL3,WL5の直下のメモリセルは、データ“0”であってもそのしきい値が−5V以上であればオフになり、選択ワード線WL4の直下のチャネル電位は容量結合により約10Vまで上昇する。この結果、選択ワード線WL4に接続されたメモリセルで電子注入が生じることなく、“0”データが書き込まれる。
【0009】
この“0”データ書き込み方式では、上述の動作説明から明らかなように、消去状態のメモリセルのしきい値が−5V以上であることが必要である。過消去により、メモリセルのしきい値が−5V以下の深いDタイプになると、“0”データ書き込み時に選択ワード線の両隣のワード線を0Vにしても、両隣のメモリセルをオフにできず、選択ワード線に接続されたメモリセルのチャネル電位を十分に上昇させることができなくなる。これは、誤書き込みの原因、具体的には浮遊ゲートに誤って電子注入が生じる原因となる。過消去は、データ消去を何回も行った場合や、消去電圧が高すぎる場合に生じる。
【0010】
この様な過消去を防止するために、一括消去を行った後に、通常の書き込み条件より弱い書き込み条件で事前書き込み(soft-write)を行い、消去状態のメモリセルのしきい値を一定範囲に追い込む方式が考えられている。具体的には、消去状態のしきい値範囲を、0Vより低い浅いDタイプとなる第1のしきい値Vth1 と、これより更に低い深いDタイプとなる第2のしきい値Vth2 の間の範囲と定める。第2のしきい値Vth2 より更に負のしきい値状態は過消去である。但しこの事前書き込みにより、書き込みすぎると、消去データ“0”が“1”に化けてしまう。従って事前書き込みでの誤書き込みを防止することが必要である。
【0011】
事前書き込みでの誤書き込みを防止するためには、図22に示すように、事前書き込みを短い書き込みパルスで繰り返し行い(S21)、各書き込みパルス毎に確認読み出しを行って(S22)、消去ブロック内で1ビットでも規定のしきい値Vth1 に達したことを判定して(S23)、事前書き込みを終了する、というアルゴリズムが用いられる。これは、消去ブロック内のしきい値の分布を考慮して、1ビットでもVth1 を超えれば、残りのメモリセルのしきい値は、Vth2 より高くなっているという仮定に基づいている。
【0012】
一方、高密度のフラッシュメモリを実現する手法として、多値記憶方式がある。これは、メモリセルの浮遊ゲートの電荷蓄積量をコントロールして、ひとつのメモリセルに例えばデータ“0”,“1”,“2”,“3”の4値データを記憶しようというものである。この方式では例えば、メモリセルの浮遊ゲートの電荷蓄積量がゼロの状態を中性状態として、この中性状態より正の電荷を蓄積した状態を消去状態(データ“0”)とし、これより負の電荷量を蓄積した状態を、電荷量に応じて段階的に分けて、データ“1”,“2”,“3”とする。これらの多値データの書き込みは、例えば、通常の二値データ書き込みの場合と同様の電圧関係で書き込み時間をコントロールすることにより可能である。
【0013】
【発明が解決しようとする課題】
上述した事前書き込みでの誤書き込み防止の手法では、消去ブロック内に1ビットだけ書き込みがなされ易い特異的なビットがあった場合、この特異ビットが規定のしきい値Vth1 に達して、他の多くのビットが未だ過消去の状態にあるにもかかわらず、事前書き込みが終了してしまうといった難点がある。これは特に、NAND型セルで上述した選択メモリセルの両隣のメモリセルのワード線を0Vとして、“0”書き込みを行う方式の場合には不都合である。
【0014】
また、多値データ記憶を行うには、メモリセルの蓄積電荷量を多段階に制御しなければならず、この場合消去状態のメモリセルのしきい値を確実に一定範囲に追い込むことが重要であるが、上述した従来の事前書き込みアルゴリズムでは消去状態のしきい値追い込みが難しい。
【0015】
この発明は、この様な事情を考慮してなされたもので、一括消去後に過消去状態を残さず、メモリセルを所望のしきい値範囲の消去状態に追い込んで誤動作を防止するようにした不揮発性半導体記憶装置を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、それぞれ制御ゲートを有する電気的書き換え可能な不揮発性半導体メモリセルをマトリクス配列して構成されるメモリセルアレイと、このメモリセルアレイ内の選択されたメモリセルの制御ゲートに書き込み電圧を印加してデータ書き込みを行う書き込み手段と、前記メモリセルアレイ内の複数のメモリセルに前記書き込み電圧と逆極性の消去電圧を印加してデータ一括消去を行う消去手段と、前記一括消去後に通常のデータ書き込み動作に先立ち前記メモリセルのしきい値が負の第1のしきい値と前記第1のしきい値よりも低い第2のしきい値の間の値となるように前記メモリセルのしきい値を調整する事前書き込み手段と、前記事前書き込み手段による事前書き込み動作を終了した後に最終的な消去状態を確認する最終消去確認手段とを備え、前記メモリセルアレイ内の不揮発性メモリセルは複数個ずつ直列接続されてNAND型セルを構成し、前記事前書き込み手段は、前記データ一括消去によりデータが消去された前記複数のメモリセルに事前書き込み電圧を印加して前記メモリセルのしきい値を前記データ一括消去直後のしきい値よりも高くする事前書き込みを行う事前書き込み電圧印加手段と、この事前書き込み電圧印加手段による事前書き込み後に前記複数のメモリセルの制御ゲートに前記第1のしきい値に対応する制御電圧を与えて前記複数のメモリセルからデータを読み出す読み出し動作を実行する確認読み出し手段と、前記読み出し動作で前記メモリセルから読み出されたデータから2以上の一部のメモリセルのしきい値が前記第1のしきい値に達したことを判定して前記事前書き込み手段による事前書き込み動作を終了する消去状態判定手段とを備え、前記最終消去確認手段は、前記メモリセルからデータを読み出して前記読み出されたデータから全ての前記メモリセルのしきい値が前記第1のしきい値より高い規定のしきい値以下の消去状態にあることを検出して前記最終的な消去状態を確認するものであることを特徴としている。
【0017】
具体的に消去状態判定手段は、例えば、メモリセルアレイの複数のデータ入出力線をm個のユニット(但し、m≧2)に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うもので、各ユニット毎にそれぞれひとつのメモリセルのしきい値が第1のしきい値に達したことを判定して前記事前書き込み手段による事前書込動作を終了するものとする。
【0018】
あるいはまた、消去状態判定手段は、メモリセルアレイの複数のワード線をn個のユニット(但し、n≧2)に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うもので、各ユニット毎にそれぞれひとつのメモリセルのしきい値が前記第1のしきい値に達したことを判定して前記事前書き込み手段による事前書込動作を終了するものとする。
この発明において好ましくは、前記書き込み手段が、前記NAND型セル内の選択されたメモリセルの両隣のメモリセルの制御ゲートに前記書き込み電圧より低い第1の電圧を印加し、残りのメモリセルの制御ゲートに前記書き込み電圧と第1の電圧の中間の第2の電圧を印加してデータ書き込みを行うものとする。
【0020】
この発明においてはまた、前記確認読み出し手段による読み出し結果を記憶するデータ記憶手段を備え、前記消去状態判定手段は、前記データ記憶手段の記憶データをスキャンしながら前記第1のしきい値に達したメモリセルの数をカウントするスキャン判定手段を有するものとし、更に前記事前書き込み手段による事前書き込み動作と、前記確認読み出し手段による確認読み出し動作と、前記スキャン判定手段によるメモリセル数のカウント動作を繰り返し、前記第1のしきい値に達したメモリセル数が2以上であることを検出して事前書き込み動作を終了する制御手段を更に備える。
【0021】
更に好ましくは、前記制御手段は、事前書き込み動作を終了した後、更に、NAND型セルのワード線に確認読み出しのマージン電圧を与えた確認読み出し動作と、前記スキャン判定によるメモリセル数のカウント動作を行って、全てのメモリセルが前記しきい値より高い規定のしきい値以下の消去状態にあることを検出して事前書込動作を終了するようにする。
【0022】
この発明においては、一括消去後の事前書き込みにおいて、複数のメモリセルが規定のしきい値に達したことを判定するまで、事前書き込みを続ける。従って、書き込まれ易い特異のメモリセルがひとつだけあって、他の多くのメモリセルが過消去の状態のまま事前書き込みが終了することはなくなる。即ち、しきい値分布がある範囲に固まっている特異でないメモリセル群の少なくとも先頭が規定のしきい値に達したことを判定して事前書き込みを終了することになるから、特異な書き込まれ易いメモリセルを除けば、消去ブロック内のメモリセルを一定のしきい値範囲の消去状態に追い込むことが可能になる。これにより、多くのメモリセルが過消去のまま取り残されて、その後の誤動作の原因となるといった事態を防止することができる。
【0023】
この発明は特に、NAND型セルを用いたフラッシュメモリにおいて、NAND型セル内の選択されたメモリセルの両隣のメモリセルの制御ゲートに低い電圧例えば0Vを印加し、残りのメモリセルの制御ゲートに中間電圧を印加して“0”データ書き込みを行う方式を用いる場合に、有効である。この書き込み方式では、もし選択メモリセルの両隣のメモリセルが過消去状態にあると、選択メモリセルのチャネルのみをフローティングにして選択ワード線との容量結合により電位制御することができず、誤書き込みが生じるおそれがあるからである。
【0024】
【発明の実施の形態】
以下、図面を参照してこの発明の実施例を説明する。
図1は、この発明の一実施例における4値記憶式NAND型フラッシュメモリの構成を示している。メモリセルアレイ1は、詳細は後述するが、複数のビット線と複数のワード線と共通ソース線を含み、電気的にデータの書き換えが可能なNAND型セルがマトリクス状に配置されている。ここでメモリセルアレイ1は通常、複数ブロックのメモリセルアレイの集合である。メモリセルアレイ1に対して、ビット線を制御するためのビット線制御回路2とワード線制御回路6が設けられる。
【0025】
ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路2は、後述するように複数のデータ記憶回路を含み、カラムデコーダ3によって選択されたデータ記憶回路によって読み出されたメモリセルのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、カラムデコーダ3によって選択されたデータ記憶回路によって読み出されたメモリセルのデータは、カラムアドレスをスキャンしていくことにより、カラムスキャン判定回路9にフェイルビット数としてカウントされる。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に初期的な制御データとして入力される。
【0026】
ワード線制御回路6は、メモリセルアレイ1中のワード線を選択し、読み出し,書き込みあるいは消去に必要な電圧を与える。
メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、およびワード線制御回路6は、制御信号および制御電圧発生回路7によって制御される。制御信号および制御電圧発生回路7は、外部から制御信号入力端子8に入力される制御信号によって制御されて、メモリセルアレイ1の一括消去後のメモリセルの消去状態を一定のしきい値範囲に追い込むための事前書き込み動作制御等を行うために用いられる。
【0027】
図1の各部の詳細な説明を行う前に、実施例における一括消去後の事前書き込みと確認読み出し動作の概略を説明する。
図2は、ブロック消去後の事前書き込みのフローを、従来の図22と対応させて示している。この実施例では、短パルスの事前書き込みパルスを用いて弱い事前書き込みを行い(S11)、確認読み出しを行ってしきい値が規定値に達しているか否かをモニターし(S12)、複数ビットN(≧2)が規定のしきい値に達しているか否かを判定して(S13)、Nビットに達していない場合にはステップアップして(S14)、同様の事前書き込みと確認読み出しを繰り返す。しきい値が規定値に達したものがNビット以上であることが判定されたときに、事前書き込みを終了する。
【0028】
例えば、一括消去後のメモリセルアレイ内のしきい値分布が、図3(a)の様なものであったとする。負であるが浅いDタイプである第1のしきい値Vth1 は、確認読み出しでの判定に用いられるものであり、これより深いDタイプとなる第2のしきい値Vth2 は、これ以上が過消去であることを示す。図3(b)は、事前書き込みによって、しきい値分布の固まりから外れた特異ビットが第1のしきい値Vth1 を超えた状態を示している。従来方式では、この状態で事前読み出しを終了することになる。これでは未だ多くのビットが第2のしきい値Vth2 より低い過消去の状態にある。この実施例では、この様な特異な1ビットがあっても事前読み出しを終了せず、少なくとも2個のメモリセルが第1のしきい値Vth1 に達したことを検出して、初めて事前書き込みを終了する。
【0029】
これによって、図3(c)に示すように、しきい値分布の固まりを第1のしきい値Vth1 と第2のしきい値Vth2 の間に追い込むことが可能になる。
このとき特異ビットは、図3(c)に示すように、許容されるしきい値範囲から外れて例えば正の状態、即ち“1”データに化ける可能性がある。しかし、この様な特異ビットの誤書き込みは、読み出し時にエラー・コード訂正(ECC)回路で容易に補正することができるので、問題はない。
【0030】
N個のメモリセルが規定のしきい値に達していることをモニターする具体的な手法としては、メモリセルアレイ1をビット線によって(実際にはビット線がつながる入出力線によって)n(≧2)ユニットに分割して、各ユニット毎に確認読み出し出力の判定を行う方法と、ワード線によってm(≧2)ユニットに分割して同様に各ユニット毎に確認読み出し出力の判定を行う方法とが考えられる。
【0031】
前者の方法では例えば、図4(a),(b)に示すように、偶数番目のビット線BL0,BL2,…により選ばれる第1ユニットと、奇数番目のビット線BL1,BL3,…により選ばれる第2ユニットに分割する。後者の方法では例えば、図5に示すように、4NANDの場合を例にとると、4本のワード線WL1〜WL4で決まるNAND型セルブロック毎に第1ユニット、第2ユニットというように分ける。
【0032】
そして、図4あるいは図5いずれの分割の場合も、一括消去後、事前書き込みと確認読み出しを行って、第1ユニットについて消去状態判定を行い、1ビットでも規定のしきい値Vth1 に達したら、フラグを立てる。次に第2ユニットに同様の消去状態判定を行って、1ビットでも規定のしきい値Vth1 に達したら、フラグを立てる。2回のフラグが立ったことを判定して、事前書き込みを終了する。
【0033】
以下には、図1の各部を更に具体的に説明しながら、データ入出力線のスキャン(カラムスキャン)によって消去状態のメモリセルのしきい値を所定範囲に追い込む実施例を説明する。
【0034】
図6は、メモリセルアレイ1及びビット線制御回路2の構成を示している。この例では、メモリセルMが4個直列接続されてNAND型セルを構成し、NAND型セルの一端は選択ゲートトランジスタS1を介してビット線BLに接続され、他端が選択ゲートトランジスタS2を介して共通ソース線SRCに接続される。メモリセルMの制御ゲート電極はワード線WLに接続され、2つの選択トランジスタS1,S2はそれぞれ選択ゲート線SG1、SG2に接続される。1本のワード線WLを共有するメモリセルMはページと言う単位を形成し、4ページで1ブロックを構成する。ここでは、2ブロック分が示されているが、任意の整数、例えば1024ブロックなどでもよい。ビット線BLはBL0〜BL2047の2048本が示されているが、他の任意の整数、例えば4096本などでもよい。データ入出力線I/Oの構成は、1例としてI/O0〜7の場合を示している。
【0035】
ビット線制御回路2は、複数のデータ記憶回路21を含む。ここでは、2本のビット線BLに対して1つのデータ記憶回路21が設けられているが、任意の整数本、例えば1本や4本や6本や9本などでもよい。カラム選択信号CSLはカラムデコーダ3の出力信号で、例えば、ビット線BL0とBL1に接続されるデータ記憶回路21はCSL0とCSL1によって選択され、読み出され記憶されているメモリセルのデータはデータ入出力バッファ4に出力される。また、例えばCSL2とCSL3によって選択された、ビット線BL2とBL3に接続されるデータ記憶回路21に、データ入出力バッファ4から、制御データが初期的に転送される。データ記憶回路21は、読み出しの際、どちらか一方のビット線に接続されるメモリセルのデータを読み出す。また、書き込みの際、どちらか一方のビット線に接続されるメモリセルに、記憶している制御データに従って書き込み制御電圧を印加する。また、書き込み状態検出の際、どちらか一方のビット線に接続されるメモリセルの書き込み状態を検出する。
【0036】
図7(a)(b)は、メモリセルMと選択ゲートトランジスタSの構成を示している。p型の半導体基板71(あるいはp型ウェル)の表面にソース、ドレインとなるn型拡散層72が形成される。メモリセルMでは、半導体基板71(あるいはp型ウェル)上に絶縁膜73を介して浮遊ゲート74、さらにその上に絶縁膜75を介してワード線WLとなる制御ゲート76が形成される。選択トランジスタSでは、半導体基板71(あるいはp型ウェル)上に絶縁膜77を介して選択ゲート線SGとなるゲート電極78が形成される。
【0037】
メモリセルMの制御ゲート76にしきい値以上の電圧を印加すると、浮遊ゲート73下にチャネルが形成される。例えば、制御ゲート76と浮遊ゲート75間の容量が1fF、浮遊ゲート75とチャネルの容量が1fF、チャネルと基板71間の容量が0.25fF、n型拡散層72と基板71間の容量が計0.25fFとする。このとき、制御ゲート76とチャネル/n型拡散層72の容量結合比は50%である。チャネルとn型拡散層72が浮遊状態の時、制御ゲート76が1V上昇すると、チャネルあるいはn型拡散層72の電位は0.5V上昇する。
【0038】
図8は、ひとつのNAND型セルの構造を示している。メモリセルMは、隣接するもの同士でソース,ドレインを共有する形で4つが直列接続され、一端は選択ゲートトランジスタS2を介して共通ソース線SRCに接続される。他端はゲート選択トランジスタS1を介してビット線BLに接続される。
【0039】
データ消去時は、基板(p型ウェル)71の電圧Vsubを消去電圧Vera =20Vにする。また、選択ゲート線SG1とSG2、ソース線SRC、ビット線BLも20Vにする。消去するブロックのワード線WL1〜WL4を0Vにすると、電子が浮遊ゲートから放出されしきい値が負になる(データ”0”の状態)。消去しないブロックのワード線WL1〜WL4を20Vにすると、電子は浮遊ゲートから放出されない。
【0040】
データ書き込み時は、選択されたブロックの選択されたワード線、例えばWL2に書き込み電圧Vpgm =20Vが印加される。選択されたワード線WL2の両隣の非選択ワード線WL1、WL3には0Vが与えられる。残りの非選択ワード線WL4には11Vが与えられる。また、一方の選択ゲート線SG1には電源電圧VCCが与えられ、他方の選択ゲート線SG2は0Vとする。非選択ブロックについては、全ワード線WLと全選択ゲートSGを0Vとする。データ書き込みは、ワード線WL4に繋がるメモリセルからワード線WL1に繋がるメモリセルへと順に行われる。
【0041】
図6あるいは図8の例では、4つのメモリセルでNAND型メモリセルユニットを構成しているが、例えば、16個のメモリセルで構成してもよい。この場合、例えばビット線側から4つ目のメモリセルが書き込み時に選択されると、その制御ゲートに繋がるワード線に書き込み電圧20Vが与えられる。ビット線側から3番目と5番目の両隣のメモリセルの制御ゲートに繋がる2本のワード線には0Vが与えられる。残りの13個のメモリセルの制御ゲートに繋がる13本のワード線には11Vが与えられる。
【0042】
ビット線側から2番目のメモリセルが書き込み時に選択されると、その制御ゲートに繋がるワード線に書き込み電圧20Vが与えられる。ビット線側から1番目と3番目の両隣のメモリセルの制御ゲートに繋がる2本のワード線には0Vが与えられる。残りの13個のメモリセルの制御ゲートに繋がる13本のワード線には11Vが与えられる。
【0043】
ビット線側から1つ目のメモリセルが書き込み時に選択されると、その制御ゲートに繋がるワード線に書き込み電圧20Vが与えられる。ビット線側から2番目の隣のメモリセルの制御ゲートに繋がるワード線には0Vが与えられる。残りの14個のメモリセルの制御ゲートに繋がる14本のワード線には11Vが与えられる。
【0044】
データ書き込み時、ビット線にはデータに応じた電圧が与えられる。例えば2値データの“1”又は、4値記憶の場合のデータ”1”、”2”、”3”を書き込むときは、ビット線BLを0Vの書き込み制御電圧にする。ワード線WL4からWL1の順に選択されるので、選択されたメモリセルよりビット線側のメモリセルは消去状態であって、そのワード線が0Vにされていてもビット線の0Vの書き込み制御電圧は選択されたメモリセルに転送される。これによって、選択メモリセルでは浮遊ゲートに電子が注入されしきい値が正になる。
【0045】
データ”0”を書き込む場合は、ビット線BLを電源電圧VCCの書き込み制御電圧にする。選択ゲートSG1がVCCであるので、メモリセルのチャネルに転送される電圧は、VCC−Vth(Vthは選択ゲートトランジスタのしきい値)である。ワード線には正電圧が与えられるから、容量結合によりチャネル電位が上昇すると、ビット線側の選択ゲートトランジスタS1はオフになる。これによりメモリセルのチャネルとn型拡散層72は浮遊状態となる。そして、ワード線に書き込み電圧20Vが与えられた選択メモリセルのチャネルおよびワード線に10Vが与えられた非選択メモリセルのチャネルは上昇して、ワード線に0Vが与えられている選択されたメモリセルの両隣のメモリセルは非導通となる。よって、選択されたメモリセルのチャネル電位は、書き込み電圧20Vによって、容量結合比が50%として、約10Vまで上昇する。この場合、選択されたメモリセルの制御ゲートとチャネルの電位差が小さいので、浮遊ゲートには電子が注入されず、データ”0”書き込みが行える。選択されたメモリセルの両隣のメモリセルのしきい値が過度に負のほうに深いと、書き込み時にその制御ゲートに0Vを与えても非導通にならない。このため、後に詳しく説明するように消去後に事前書き込みを行って、メモリセルのしきい値を制御する。
【0046】
図9は、図6に示すデータ記憶回路21のより具体的な構成例を示している。クロック同期式インバータCI1とCI2、及びNMOSトランジスタQn3、Qn4、Qn5の部分は第1のサブデータ回路91を構成する。クロック同期式インバータCI3とCI4、及びNMOSトランジスタQn10、Qn11、Qn12の部分は、第2のサブデータ回路92を構成する。第1及び第2のサブデータ回路91,92は、ビット線BLi,BLi+1を介して転送される読み出しデータを検出して一時記憶するセンスアンプ兼ラッチ回路であり、またデータ入出力線IOL,IOUからの書き込みデータを一時記憶するラッチ回路である。
第1,第2のサブデータ回路91,92内のノードNai,Nai+1が“H”レベルである状態は、“1”データを記憶している状態であり、“L”レベルの状態は、“0”データを記憶している状態である。
【0047】
PMOSトランジスタQp1およびQp2は、信号PRSTB1およびPRSTB2が”L”のときにオンして、第1および第2のサブデータ回路91,92に”0”データを設定するためのものである。
【0048】
NMOSトランジスタQn1およびQn8は第1および第2のサブデータ回路91,92とデータ入出力線IOL、IOUを電気的に接続するためのものである。それぞれのゲート電極には、カラムデコーダ3からのカラム選択信号CSLiおよびCSLi+1がそれぞれ与えられる。例えば、CSLiが“H”になると、ビット線BLiとBLi+1に設けられたデータ記憶回路21の第1のサブデータ回路91とデータ入出力線IOLが電気的に接続される。データ入出力線IOL、IOUはデータ入出力バッファ4に接続されていて、この第1あるいは第2のサブデータ回路91,92にサブデータを設定することができる。あるいは、この第1あるいは第2のサブデータ回路91,92に保持された読み出しデータをデータ入出力バッファ4に出力することができる。
【0049】
NMOSトランジスタQn2およびQn9は、図6に示す全てのデータ記憶回路21に設けられて、第1のサブデータ回路91および第2のサブデータ回路92のデータが全て”0”か否かを検出する。データ記憶回路21はこの例では2112個あるので、それぞれ2112個の第1及び第2のサブデータ回路91,92でデータが全て”0”であれば、共通信号線PTと接地線が非導通となって検出される。
【0050】
NMOSトランジスタQn6およびQn7は、第1のサブデータ回路91に記憶されているデータに応じて、ビット線BLの電圧を下げるためのものである。同様に、NMOSトランジスタQn13およびQn14は、第2のサブデータ回路92に記憶されているデータに応じて、ビット線BLの電圧を下げるためのものである。NMOSトランジスタQn15は、ビット線BLを充電するためのものである。
【0051】
NMOSトランジスタQn16およびQn18は、第1および第2のサブデータ回路91,92とビット線BLiあるいはBLi+1の電気的接続を制御する。信号BLC1が“H”でBLC2が“L”であれば、第1および第2のサブデータ回路91,92とビット線BLiが電気的に接続される。信号BLC1が“L”でBLC2が“H”であれば、第1および第2のサブデータ回路91,92とビット線BLi+1が電気的に接続される。
【0052】
NMOSトランジスタQn17およびQn19は、それぞれ制御信号PRE1,PRE2により制御されて、ビット線BLi,BLi+1を電圧VBL1,VBL2に充電するためのものである。
【0053】
クロック同期式インバータCIの具体的な構成は、図10に示されている。NMOSトランジスタQn20とPMOSトランジスタQp4で構成されるインバータ回路の入力端子がINで出力端子OUTである。このインバータ回路を信号CKとその反転信号CKBによって活性化したり非活性化するためNMOSトランジスタQn21とPMOSトランジスタQp3が設けられている。信号CKが“H”、CKBが“L”で活性化され、信号CKが“L”、CKBが“H”で非活性化される。
【0054】
信号SEN1、LAT1、SEN2、LAT2、PRO1、PRO2、BLC1、BLC2、PRE1、PRE2、VRFY1、VRFY2、VRFY3、PRO10、PRSTB1、PRSTB2、BIAS、電圧VBL1、VBL2、VREGは、制御信号および制御電圧発生回路7の出力信号で、図6に示す全てのデータ記憶回路21に共通である。信号PTも制御信号および制御電圧発生回路7に入力される。電圧VCCは電源電圧で例えば3Vである。
【0055】
第1及び第2のサブデータ回路91,92では、信号PRO1あるいはPRO2が“H”となってビット線BLの電圧レベルがクロック同期式インバータCI1あるいはCI3でセンスされる。また、確認読み出し動作の場合、保持されているサブデータに応じて、ビット線BLの電圧レベルがNMOSトランジスタQn4、5あるいはQn11、12によって調整される。第1のサブデータ回路91に着目して説明すれば、制御信号VRFT1が確認読み出しのための制御信号であり、保持されているサブデータが“0”であり且つ、制御信号VRFT1が“H”になったとき、NMOSトランジスタQn4,Qn5がオンになって、ビット線BLiに“H”が与えられる。このときビット線BLiが“H”のままであれば、次に信号PRO1を“H”とすることにより、ビット線BLiの”H”レベルがクロック同期式インバータCI1あるいはCI3の入力端子に転送されて、ノードNaiが“L”、即ちもとの“0”が記憶される。ビット線BLiが“L”になると、“0”のサブデータは“1”に変更される。もともと記憶されているサブデータが“1”の場合は、NMOSトランジスタQn5がオフであり、確認読み出し動作でビット線BLiのレベル調整は行われない。第2のサブデータ回路92についても同様の動作が行われる。
【0056】
図11は、ワード線制御回路6の具体的な構成の1部を示している。図6に示されるブロックごとに図11に示される回路が設けられる。
信号Pi(i=0〜Np)、Qi(i=0〜Nq)、Ri(i=0〜Nr)はブロックアドレス信号である。例えば、Np=7、Nq=7、Nr=15で、Np×Nq×Nr=1024ブロックが選択可能である。それぞれ信号Pi,Qi,Riが入る直列接続されたNMOSトランジスタQn25,Qn26,Qn27と、並列接続されたPMOSトランジスタQp5,Qp6,Qp6の部分は、ブロック選択デコーダを構成するNANDゲート110である。アドレス信号Pi、Qi、Riの組み合わせが全て“H”になると、NANDゲート110の出力は“L”となって、このブロックが選択される。フューズF1は、ブロックが不良の場合に切断される。フューズF1が切断されると、NANDゲート110は入力に拘わらず、“H”出力を出す。このとき、インバータI2の出力でPMOSトランジスタQp8がオンとなり、NANDゲート110の出力“H”状態が固定される。
【0057】
このブロックが選択されると、DタイプNMOSトランジスタQnd1を介して、ノードN11に“H”が転送される。このノードN11で駆動されるNMOSトランジスタQn28〜31は、選択ゲート線SG1,SG2及びワード線WL1〜WL4を駆動するための駆動トランジスタであり、これらの駆動トランジスタを介して信号SGD1、WLD1〜4、SGD2がそれぞれ選択ゲート線SG1、ワード線WL1〜4、選択ゲート線SG2に転送される。このブロックが選択されていない場合、信号WLGNDBが”L”であれば、NORゲートG2の出力が”H”となり、NMOSトランジスタQn32〜34が導通して、選択ゲート線SG1とワード線WL1〜4は接地される。
【0058】
NMOSトランジスタQn22〜24、キャパシタC1、C2、インバータI1、NANDゲートG1の部分は、電圧VPPRWをノードN11に転送するためのスイッチ回路113を構成している。VPPRW端子には実際には、図示しない高電圧発生回路とスイッチ回路を介して、高電圧又はVCCが与えられる。ブロックが選択されて、ノードN11に“H”が転送されると、NMOSトランジスタQn22がオンして、電圧VPPRWはこのNMOSトランジスタQn22及びダイオード接続されたNMOSトランジスタQn23を通してノードN11に転送される。このとき、NANDゲートG1から得られる交流信号OSCにより、キャパシタC1とNMOSトランジスタQn22及びQN23によるチャージポンピングが行われる。
【0059】
このチャージポンピング作用の結果、NMOSトランジスタQn22及びQn23のしきい値分の電圧降下を伴うことなく、電圧VPPRWがノードN11に転送される。インバータ111及びキャパシタC2は、上のキャパシタC1によるポンピングと逆相のポンピングを行っている。以上のポンピング作用により、実際にはノードN11には、VPPRWより僅かに高い電圧VPPRW+αが与えられる。
【0060】
NMOSトランジスタQn24は、ノードN11が高くなりすぎるのを防止するために設けられている。即ち、NMOSトランジスタQn24のしきい値をVthとして、ノードN11の電位は、VPPRW+Vth以下に抑えられる。
【0061】
スイッチ回路113によりノードN11に電圧VPPRWを転送する場合、信号BWLHBを0Vにし、DタイプNMOSトランジスタQnd1をオフにする。これにより、ノードN11に与えられる電圧VPPRWがノードN12側には転送されなくなる。
【0062】
信号OSC、BWLHB、WLGNDB、SGD1、WLD1〜4、SGD2、電圧VPPRWは、制御信号および制御電圧発生回路7の出力信号で、各ブロックのワード線制御回路全てに共通である。
【0063】
図12は、消去動作を示している。消去は選択されたブロックの全てのメモリセルに対して同時に行われる。信号BLC1とBLC2は0V、電圧VBL1とVBL2は0Vとして、データ記憶回路21はビット線から切り離された状態に保たれる。タイミングt11で、選択されたブロックアドレス信号Pi、Qi、Riが0VからVCCになって、信号WLGNDBが0VからVCCとなる。信号BWLHBはVCC、信号OSCは0Vであり、スイッチ回路113のチャージポンプ作用は働かない。またこのとき、VPPRW=VCCである。
【0064】
選択されたブロックでは、NANDゲート110の出力によりノードN11が“H”になり、これによりスイッチ回路113からはVPPRW=VCCがノードN11に与えられて、NMOSトランジスタQn28〜31のゲートはVCCになる。また、選択されたブロックのNMOSトランジスタQn32〜34のゲートは0Vで非導通である。
【0065】
非選択ブロックでは、NMOSトランジスタQn28〜31がオン、NMOSトランジスタQn32〜34がオンである。
信号SGD1はVCC、WLD1〜4は0Vである。信号SGD2は0VからVCCとなる。共通ソース線SRCは浮遊状態にされる。信号PRE1とPRE2がVCCから0Vにされて、全ビット線BLも浮遊状態にされる。メモリセルアレイ1が形成されているp型ウェル71は、信号Cell−Wellにより0Vから消去電圧Veraとなる。これにより、共通ソース線SRCとビット線BLの電位もほぼ消去電圧Veraとなる。メモリセルアレイ1中の全選択ゲート線SG1とSG2は、p型ウェル71との容量結合によって消去電圧Veraとなる。また、非選択のブロックのワード線WL1〜4も、p型ウェル71との容量結合によって消去電圧Veraとなる。選択されたブロックのワード線WL1〜4は、0Vであるから、選択されたブロックのメモリセルでは、p型ウェル71と制御ゲート76間に消去電圧がかかり、データ消去される。非選択ブロックのメモリセルでは、p型ウェル71も制御ゲート76も消去電圧となり、消去されない。
【0066】
タイミングt12で消去動作は終了し、共通ソース線SRCが浮遊状態から0Vに、信号PRE1とPRE2が0VからVCCとなってビット線BLが0Vに、信号Cell−Wellが消去電圧Veraから0Vになる。このため、全ワード線WLは0Vにもどり、非選択ブロックの選択ゲート線SG1とSG2も0Vにもどる。選択されたブロックの選択ゲート線SG1とSG2はVCCとなる。
【0067】
その後タイミングt13で信号WLGNDBがVCCから0Vにもどり、信号SGD2がVCCから0Vにもどって、選択されたブロックのSG2は0Vにリセットされる。
【0068】
最後に、タイミングt14で、選択されていたブロックアドレス信号Pi、Qi、RiがVCCから0Vとなって、選択されたブロックのNMOSトランジスタQn28〜31のゲートは0Vにリセットされる。また、選択されたブロックのNMOSトランジスタQn32〜34のゲートはVCCに戻され、導通する。これで非選択状態にもどり、選択ゲート線SG1が0Vにもどる。
【0069】
図13は、消去後に行われる事前書き込み動作を示している。事前書き込みは選択されたブロックの全てのメモリセルに対して同時に行われる。信号BLC1とBLC2、電圧VBL1とVBL2は0Vのままで、信号PRE1とPRE2はVCCKままである。よって、全ビット線BLは0Vとされる。タイミングt21で選択されたブロックアドレス信号Pi、Qi、Riが0VからVCCとなって、信号BWLHBがVCCから0Vになり、信号OSCがスイッチ回路113に供給されて、図示しない高電圧発生回路から得られたVPPRW=Vspgmなる事前書き込み電圧がノードN11に転送される。この事前書き込み電圧がNMOSトランジスタQn28〜31のゲートに与えられる。信号WLGNDBは0Vのままなので、NMOSトランジスタQn32〜34はオフである。選択ブロックではSDG1がVCCであり、NMOSトランジスタQn28を介して選択ゲート線SG1がほぼVCCとなり、ビット線の0Vは各メモリセルのチャネルに転送される。タイミングt22で信号WLD1〜WLD4が事前書き込み電圧Vspgmとなり、これがNMOSトランジスタQn29〜Qn30を介してワード線WL1〜WL4に与えられる。
【0070】
非選択ブロックでは、NMOSトランジスタQn29〜Qn30はオフ、NMOSトランジスタQn32〜34はオンである。
選択されたブロックのワード線WL1〜4に一定時間事前書き込み電圧Vspgmが与えられて事前書き込み(浮遊ゲートへの電子注入)が行われた後、タイミングt23で信号WLD1〜4がVspgmから0Vに戻り、ワード線WL1〜4が0Vにリセットされる。タイミングt24でブロックアドレス信号Pi、Qi、RiがVCCから0Vとなって、信号BWLHBが0VからVCCに、またノードN12がOVとなってスイッチ回路113はNMOSトランジスタQn22がオフになり、動作停止する。これにより、選択ブロックのNMOSトランジスタQn28〜31のゲートは0Vにリセットされ、NMOSトランジスタQn32〜34はオンになり、選択ゲート線SG1が0Vに戻る。
【0071】
図14は、図13で説明した事前書き込み動作後の、メモリセルの消去状態を検出する確認読み出し(消去ベリファイ)動作を示している。ここでは、電圧VREGは0V、信号VRFY1、VRFY2、VRFY3、PRO10、BIASは0Vのままであり、図14には示していない。カラム選択信号CSLi,CSLi+1も0Vのままである。消去ベリファイは、データ記憶回路21につながる二つのビット線BLi,BLi+1について、順次行われる。
【0072】
まず、タイミングt31で選択されたブロックの選択ゲート線SG1がベリファイ読み出し用の電圧Vread=4.5Vに、同時に信号PRE2がVCCからベリファイ読み出し用の電圧Vread7=7Vになり、電圧VBL2が0VからVCCとなって、ビット線BLi+1がVCCに充電される。このとき共通ソース線SRCも0VからVCCとなる。その後信号PRE1がVCCから0Vとなってビット線BLiは浮遊状態にされる。つづいて、タイミングt32で、選択されたブロックの選択ゲート線SG2が0VからVread=4.5Vにされる。ワード線WL1〜4は0Vのままである。
【0073】
ワード線WL1〜WL4により駆動されるメモリセルが全て消去されていれば、共通ソース線SRCの電位がチャネルを通ってビット線BLiに伝わる。但し、メモリセルのしきい値が−0.8V以上とすると、ビット線BLiに転送される電位は0.8V以下である。一定期間経った後、タイミングt33で選択ゲート線SG2が0Vにされる。その後タイミングt34で信号SEN1、LAT1をVCCから0Vにして、第1のサブデータ回路91のクロック同期式インバータCl1,Cl2を非活性化する。そしてタイミングt35で信号PRSTB1をVCCから0Vにすると、PMOSトランジスタQp1がオンして、ノードNbiがVCCに充電される。タイミングt36で信号PRSTB1をVCCに戻して充電動作を停止した後、信号PRO1を0VからVsbe=1.8Vにする。メモリセルのしきい値が−0.8V以上であればビット線BLiは0.8V以下であるので、しきい値1VのNMOSトランジスタQn3はオン、従ってノードNbiは放電されてVCCから下がる。メモリセルのしきい値が−0.8以下であれば、ビット線BLiには0.8V以上が転送され、このときNMOSトランジスタQn3はオフで、ノードNbiはVCCを維持する。これにより、メモリセルのしきい値が−0.8V以上になったか否かが判定できることになる。
【0074】
信号SEN1がVCCに戻り、クロック同期式インバータCl1が活性化されると、ノードNbiの電圧がセンスされ、続いて信号LAT1がVCCに戻るとクロック同期式インバータCl2が活性化され、センスされた信号の論理レベルが第1のサブデータ回路91にラッチされる。
【0075】
信号PRO1が0Vに戻り、ビット線BLiとノードNbiが切り放された後、タイミングt37で信号BLC1がVCCから0Vに、信号PRE1がVCCに戻り、ビット線BLiは0Vにリセットされる。同時に、信号PRE2が7VからVCCに、電圧VBL2がVCCから0Vにそれぞれ戻り、ビット線BLi+1は0Vにリセットされる。共通ソース線SRCもVCCから0Vにもどる。これで、ビット線BLiに繋がる選択されたブロックの4つメモリセルのうち、1つでもそのしきい値が−0.8以上であれば、第1のサブデータ回路91に”1”の読み出しサブデータが記憶される。
【0076】
続いて、ビット線BLi+1について同様に、ベリファイ動作が行われる。即ちタイミングt38で信号PRE1がVCCから7V、電圧VBL1が0VからVCCとなってビット線BLiがVCCに充電される。このとき共通ソース線SRCも0VからVCCとなる。信号PRE2がVCCから0Vとなってビット線BLi+1は浮遊状態にされる。以下、詳細な説明は省くが、ビット線BLi+1に繋がる選択されたブロックの4つのメモリセルのうち、1つでもそのしきい値が−0.8以上であれば、第2のサブデータ回路92に”1”の読み出しサブデータが記憶される。以上により消去ベリファイは終了する。
【0077】
図15は、図14で説明した消去ベリファイ時のワード線制御回路6の動作を示している。選択されたブロックでは、アドレス信号Pi、Qi、Riが0VからVCCとなり、NANDゲート110の出力が“L”、従ってインバータ112の出力ノードN12が“H”になる。信号BWLHBはVCCから0Vになり、スイッチ回路113のポンピング作用が働いて、高電圧発生回路からのVPPRW=VreadがノードN11に転送され、これがNMOSトランジスタQn28〜31のゲートに与えられる。NMOSトランジスタQn32〜34はオフである。
【0078】
また、信号SGD1がVCCからVread=4.5Vになって、これが選択ブロックの選択ゲート線SG1に与えられる。SGD2は、一定期間毎にVreadとなる動作を繰り返し、これにより、図14に示したように選択ゲート線SG2に繰り返しVreadが与えられる。
【0079】
非選択ブロックでは、選択ゲート線SG1とワード線WL1〜4は、オンしているNMOSトランジスタQn32〜34によって0Vに保たれる。選択されたブロックのアドレス信号Pi、Qi、RiがVCCから0Vに、信号BWLHBが0VからVCCになる。これにより、ノードN12が“L”となってスイッチ回路113が停止し、ノードN11は、NMOSトランジスタQnd1を介して放電されて、0Vとなる。この結果NMOSトランジスタQn28〜31はオフになる。また、選択されたブロックのNMOSトランジスタQn32〜34はオンとなり、非選択状態にもどり、選択ゲートSG1が0Vにもどる。
【0080】
図16は、カラムスキャン判定回路9の構成を示している。各データ記憶回路21はカラム選択信号線CSL0〜511により選択され、データ線DL0〜2047にデータを出力する。例えば、CSL0が選択されると、IO0&1はDL0に、IO2&3はDL512に、IO4&5はDL1024に、IO6&7はDL1536に、それぞれデータを出力する。また、CSL1が選択されると、IO0&1はDL1に、IO2&3はDL513に、IO4&5はDL1025に、IO6&7はDL1537に、それぞれデータを出力する。偶数番目のカラム選択線CSLにより選択された4つのデータ線DLの4ビットデータは、4入力NANDゲート161によって一致検出がなされる。同様に奇数番目のカラム選択線CSLにより選択された4つのデータ線DLの4ビットデータは、4入力NANDゲート162によって一致検出がなされる。
【0081】
フェイルの時にデータ線DLに出力されるデータについて述べると、先の消去ベリファイ動作で説明したように、メモリセルのしきい値が−0.8V以上でフェイル(第1のしきい値より高くなっている)であれば、第1,第2のサブデータ回路91,92にはデータ“1”、すなわちノードNbi,Nbi+1に“0”がラッチされる。
【0082】
後に詳細説明するが、最終的な消去ベリファイとして、マージン電圧(例えば0.3V)をNAND型セルユニット内の全てのメモリセルの制御ゲートに印加する消去ベリファイを行う。この場合、ビット線電位0.8Vを固定の判定基準とすれば、メモリセルのしきい値が第1のしきい値−0.8Vよりも高い規定のしきい値−0.5V以下にあるか否かという判定ができる。即ち、しきい値−0.5V以上でフェイルという判定ができる。
【0083】
偶数番目のカラム選択線で選択された4本のデータ線DLのデータが全て“1”(フェイルなし)であれば、NANDゲート161の出力は“0”となる。同様に奇数番目のカラム選択線で選択された4本のデータ線DLのデータが全て“1”(フェイルなし)であれば、NANDゲート162の出力は“0”となる。このとき、カラムアドレスの最下位ビットA0が入るNANDゲート163,164の出力は“1”、従ってANDゲート165の出力であるFailInは“1”である。フェイルが検出されると、NANDゲート161又は162の出力が“1”、従ってアドレスA0が入ったときNANDゲート163又は164の出力が“0”となり、ANDゲート165の出力が、FailIn=“0”となる。
【0084】
カラムスキャン判定の間、モードフラグCOLSCANはRSラッチ173により“1”にラッチされる。COLSCANが“1”の間、オシレータ167によりクロックOSCがトグルする。COLSCANとクロックOSCはNANDゲート175には入り、その出力とFailIn及びNbitFailがNORゲート168に入る。従って、FailIn=“0”になると、クロックOSCに同期してカウンタ169にカウントパルスとして入力される。フェイルビット数をカウントするバイナリカウンタ169は、クロックOSCの立ち上がりエッジで、FailIn=“0”(フェイル)のときに+1インクリメントされる。バイナリカウンタ169の出力は、NORゲート170及びANDゲート171によりデコードされ、0bitFailとNbitFailの信号が作られる。図16では、1例としてNbitFailは4ビットフェイルを検出する接続になっている。即ち、フェイルがなければ、NORゲート170の出力は、0bitFail=“1”であり、フェイルを4カウントすると、ANDゲート171により、NbitFail=“1”となる。
【0085】
ただし、この実施例の場合、4入力NAND161,162により4ビットを1ビットに圧縮しているので、NbitFailが“1”になるのは、4〜16ビットフェイルと幅がある。しかし、後述するように、本実施例のデータ消去シーケンスでは、消去後に少しずつ書き込みを行い、メモリセルのしきい値分布の上限が−0.8V以上になるかどうかをチェックしていて、メモリセルのしきい値分布の上限付近では、しきい値分布の上限から中心に向かって分布度数が急増(>>16)しているので問題ない。
【0086】
図17は、カラムスキャン判定動作において、4ビットフェイルで途中のカラムでスキャンが停止する場合を示している。STARTPULのパルスでカラムアドレスがリセットされ、バイナリカウンタ169がリセットされ、COLSCANが“1”にセットされ、クロックOSCがトグルを始める。クロックOSCの立ち下がりエッジでカラムアドレスがインクリメントされていき、CSL0,1,2,…とカラムが順次選択されていき、選択されたカラム選択線CSLに対応したフェイルデータがFailInに出力され、クロックOSCの立ち上がりエッジでFailIn=“0”にときにバイナリカウンタ169がインクリメントされる。バイナリカウンタ169が4カウントするとNbitFail=“1”となる。このNbitFail=“1”は、立ち上がり検知回路174により検知されて、終了パルスENDPULが発生され、COLSCANのラッチをリセットする。
【0087】
図18は、カラムスキャン判定動作で最終カラムまでスキャンして停止する場合を示している。図17と同様に、カラムアドレスがインクリメントされていき、CSL0,1,2,…,511とカラムが順次選択される。この間、フェイルがないと、FailIn=“1”であり、バイナリカウンタ169はインクリメントされない。最終カラムCSL511になると、アドレス終了を検知するゲート172により、ADDENDが“1”になる。このADDENDの立ち上がりエッジが立ち上がり検知回路174で検知されて、終了パルスENDPULが発生される。最終カラムまでスキャンして0bitFailが“1”を保持しているということは、カラムスキャン判定の結果がパスということを示している。
【0088】
図19は、ここまで説明したデータ消去と事前書き込み、更にその後の消去ベリファイとカラムスキャン判定までを含むデータ消去のアルゴリズムを示している。このアルゴリズムは、制御信号及び制御電圧発生回路7で制御されている。データ消去の命令が入って(S31)、まず変数jとkが1にセットされ、消去電圧Veraに初期値がセットされる(S32)。図20は、事前書き込みによるメモリセルのしきい値の動きを示しているが、書き込みの遅いメモリセルSlowest Cellが深く消去されすぎていると、事前書き込みの繰り返しで書き込みの速いメモリセルFastest Cellが−0.8V以上になる時に、書き込みの遅いメモリセルSlowest Cellはまだ十分しきい値が上がっていない状態になってしまう。
【0089】
そこでそのような状態を避けるために、まずブロック一括で事前書き込みを行う(S33)。ただし、このときの事前書き込み電圧Vspgm2は、後述する事前書き込み電圧Vspgmとは異なり、その目的から通常の書き込み電圧と同程度である。
【0090】
続いて、図12に示したブロック単位での一括消去が行われ(S34)、変数iが1に、事前書き込み電圧Vspgmに初期値がセットされる(S35)。Vspgmは少しずつ書き込みを行う必要があることから通常の書き込み電圧より低い。図13で説明したブロック一括の事前書き込みが行われ(S36)、その後、図14、15で説明したブロック一括の消去ベリファイが行われ(S37)、その後、図16〜18で説明したカラムスキャン判定が行われる(S38)。そして、選択されたブロックでn個以上のメモリセルのしきい値が−0.8V以上であるか判定される(S39)。この判断は信号NbitFailが“1”の場合YESとなる。ここでn個以上(例えば4個)としているのは、1個のメモリセルだけで判断すると、たまたまそのセルが異常に書き込みが速くて、他のメモリセルのしきい値の主分布から離れていると、しきい値の主分布が低い状態でデータ消去のシーケンスが終了してしまうからである。
【0091】
もし、選択されたブロックでn個以上のメモリセルのしきい値が−0.8V以上になっていなければ、変数iがiMAX(例えば32)以下か否かが判断される(S40)。変数iがiMAX以下であれば、iに1を加えて(S42)、事前書き込み電圧Vspgmを例えば0.2V増加させ(S43)、再度事前書き込みする(S36)。変数iがiMAXを越えると、データ消去が失敗したとして、データ消去異常終了となる(S41)。
【0092】
消去ベリファイ(S37)、カラムスキャン判定(S38)の後、選択されたブロックでn個以上のメモリセルのしきい値が−0.8V以上であると判断されると(S39)、変数iがiMIN(例えば5)以上か否かが判断される(S44)。この判定がNOであると、変数jがjMAX(例えば3)以下であるか否かが判定され(S45)、YESであれば変数jに1を加え(S47)、消去電圧Veraを例えば0.5V増加させて(S48)、前回の消去が十分でなかったとして再度、事前書き込み(S33)、消去(S34)からやり直す。変数jがjMAXを越えると、データ消去が失敗したとして、データ消去異常終了となる(S46)。
【0093】
ステップS44で変数iがiMIN以上が判定されると、最終的な確認のために消去ベリファイのマージン電圧0.3VをNAND型セルユニット内の全てのメモリセルに印加してブロック一括の消去ベリファイ(S49)とカラムスキャン判定(S50)を行う。事前書き込み電圧Vspgmを0.2Vずつインクリメントしていくと、5回程度、事前書き込みを繰り返したときのメモリセルのしきい値の変化量は、ほぼ0.2Vに飽和するので、メモリセルのしきい値が−0.8V以上の判定基準で事前書き込みのループを抜けた場合、メモリセルのしきい値の上限が−0.6Vになっているはずである。よって、最終的にメモリセルのしきい値が−0.5V以下であることを保証するために、NAND型セルユニット内の全てのメモリセルに0.3Vのオフセット電圧を印加して消去ベリファイを行うのである。
【0094】
ステップS51で全てのメモリセルのしきい値が−0.5V以下であるか否かが判定され、YESであればデータ消去が成功したとして、データ消去終了(S52)となる。この判断は信号0bitFailが“1”の場合YESとなる。
【0095】
ステップS51で選択されたブロックのメモリセルの内1つでもそのしきい値が−0.5Vを越えていると判断されると、変数kがkMAX(例えば3)以下の場合、データ消去が失敗したとして再度、事前書き込み(S33)、消去(S34)からやり直す。この場合、変数kがkMAXを越えていないか否かの判断が行われ(S53)、超えていない場合に変数kをステップアップして(S55)、ステップS33に戻る。変数kがkMAXを超えたと判定されると、データ消去が失敗したとして、データ消去異常終了となる(S54)。
【0096】
この様なデータ消去によって、過剰消去されたメモリセルを無くし、消去状態のメモリセルのしきい値を一定範囲に追い込んで、書き込み等の誤動作を防止することができる。特に、NAND型セルを用いて、“0”書き込み時に選択メモリセルの両隣のメモリセルのワード線を0Vとし、両隣のメモリセルをオフにすると同時に選択メモリセルのチャネルをフローティングにして、選択ワード線からの容量結合により電位上昇させる方式を採用した場合に、誤書き込みを確実に防止することが可能になる。
【0097】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置は、データ消去後に少しずつ事前書き込みと確認読み出しを行って、規定しきい値に達したメモリセルが複数個あったことを判定して事前書き込みを終了するようにしている。これにより、特に書き込まれ易い異常メモリセルのために過消去状態のメモリセルを残した状態で事前書き込みを終了することがなくなり、消去状態のメモリセルを一定のしきい値範囲に追い込み、誤動作を防止することが可能になる。
【図面の簡単な説明】
【図1】 この発明の一実施例によるNAND型フラッシュメモリの構成を示す。
【図2】 同実施例のフラッシュメモリのデータ消去動作の概略フローを示す。
【図3】 同実施例のデータ消去動作によるメモリセルのしきい値分布の変化を示す。
【図4】 同実施例のフラッシュメモリの事前書込動作におけるユニット分割の一例を示す。
【図5】 同実施例のフラッシュメモリの事前書込動作におけるユニット分割の他の例を示す。
【図6】 同実施例のフラッシュメモリのメモリセルアレイ構成を示す。
【図7】 同実施例のフラッシュメモリのメモリセルトランジスタ及び選択ゲートトランジスタ構造を示す。
【図8】 同実施例のフラッシュメモリのNAND型セルの構造を示す。
【図9】 図6におけるデータ記憶回路の具体的構成を示す。
【図10】 図9におけるクロック同期式インバータの構成を示す。
【図11】 図1におけるワード線制御回路の具体的構成を示す。
【図12】 同実施例のフラッシュメモリのデータ消去動作を説明するための信号波形図である。
【図13】 同実施例のフラッシュメモリのデータ消去後の事前書き込み動作を説明するための信号波形図である。
【図14】 同実施例のフラッシュメモリの事前書き込み後の確認読出動作を説明するための信号波形図である。
【図15】 同じく確認読出動作におけるワード線制御回路の動作を説明するための信号波形図である。
【図16】 図1におけるカラムスキャン判定回路の具体的構成を示す。
【図17】 図16のカラムスキャン判定回路によるカラムスキャン判定動作の信号波形図である。
【図18】 図16のカラムスキャン判定回路によるカラムスキャン判定動作の他の信号波形図である。
【図19】 同実施例のフラッシュメモリのデータ消去の動作フローを示す図である。
【図20】 同実施例のメモリセルの事前書き込みによるしきい値変化の様子を示す。
【図21】 NAND型セルでの“0”書き込み方式を説明するための図である。
【図22】 従来のNAND型フラッシュメモリでのデータ消去動作の概略を説明するための図である。
【符号の説明】
1…メモリセルアレイ、2…ビット線制御回路、3…カラムデコーダ、4…データ入出力バッファ、5…データ入出力端子、6…ワード線制御回路、7…制御信号及び制御電圧発生回路、8…制御信号入力端子。
Claims (6)
- それぞれ制御ゲートを有する電気的書き換え可能な不揮発性半導体メモリセルをマトリクス配列して構成されるメモリセルアレイと、
このメモリセルアレイ内の選択されたメモリセルの制御ゲートに書き込み電圧を印加してデータ書き込みを行う書き込み手段と、
前記メモリセルアレイ内の複数のメモリセルに前記書き込み電圧と逆極性の消去電圧を印加してデータ一括消去を行う消去手段と、
前記一括消去後に通常のデータ書き込み動作に先立ち前記メモリセルのしきい値が負の第1のしきい値と前記第1のしきい値よりも低い第2のしきい値の間の値となるように前記メモリセルのしきい値を調整する事前書き込み手段と、
前記事前書き込み手段による事前書き込み動作を終了した後に最終的な消去状態を確認する最終消去確認手段とを備え、
前記メモリセルアレイ内の不揮発性メモリセルは複数個ずつ直列接続されてNAND型セルを構成し、
前記事前書き込み手段は、
前記データ一括消去によりデータが消去された前記複数のメモリセルに事前書き込み電圧を印加して前記メモリセルのしきい値を前記データ一括消去直後のしきい値よりも高くする事前書き込みを行う事前書き込み電圧印加手段と、
この事前書き込み電圧印加手段による事前書き込み後に前記複数のメモリセルの制御ゲートに前記第1のしきい値に対応する制御電圧を与えて前記複数のメモリセルからデータを読み出す読み出し動作を実行する確認読み出し手段と、
前記読み出し動作で前記メモリセルから読み出されたデータから2以上の一部のメモリセルのしきい値が前記第1のしきい値に達したことを判定して前記事前書き込み手段による事前書き込み動作を終了する消去状態判定手段とを備え、
前記最終消去確認手段は、前記メモリセルからデータを読み出して前記読み出されたデータから全ての前記メモリセルのしきい値が前記第1のしきい値より高い規定のしきい値以下の消去状態にあることを検出して前記最終的な消去状態を確認するものである
ことを特徴とする不揮発性半導体装置。 - 前記消去状態判定手段は、前記メモリセルアレイの複数のデータ入出力線をm個のユニット(但し、m≧2)に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うものであり、各ユニット毎にそれぞれ少なくともひとつのメモリセルが前記第1のしきい値に達したことを判定して前記事前書き込み手段による事前書込動作を終了するものであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記消去状態判定手段は、前記メモリセルアレイの複数のワード線をn個のユニット(但し、n≧2)に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うものであり、各ユニット毎にそれぞれ少なくともひとつのメモリセルが前記第1のしきい値に達したことを判定して前記事前書き込み手段による事前書込動作を終了するものであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記書き込み手段は、前記NAND型セル内の選択されたメモリセルの両隣のメモリセルの制御ゲートに前記書き込み電圧より低い第1の電圧を印加し、残りのメモリセルの制御ゲートに前記書き込み電圧と第1の電圧の中間の第2の電圧を印加してデータ書き込みを行うものであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記確認読み出し手段による読み出し結果を記憶するデータ記憶手段を更に備え、
前記消去状態判定手段は、前記データ記憶手段の記憶データをスキャンしながら前記しきい値に達したメモリセルの数をカウントするスキャン判定手段を備えた
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記事前書き込み手段による事前書き込み動作と、前記確認読み出し手段による確認読み出し動作と、前記スキャン判定手段によるメモリセル数のカウント動作を繰り返し、前記第1のしきい値に達したメモリセル数が2以上であることを検出して事前書き込み動作を終了する制御手段を更に備えたことを特徴とする請求項5記載の不揮発性半導体記憶装置。
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