JPH11176175A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 一括消去後に過消去状態を残さず、メモリセ
ルを所望のしきい値範囲の消去状態に追い込んで誤動作
を防止するようにした不揮発性半導体記憶装置を提供す
る。 【解決手段】 電気的書き換え可能なＮＡＮＤ型セルを
用いたメモリセルアレイ１、カラムデコーダ４、ビット
線制御回路２、ワード線制御回路６、データ入出力バッ
ファ４を有し、データの一括消去後に事前書き込みと確
認読み出しを行って消去されたメモリセルを、所望のし
きい値範囲に追い込むようにした。確認読み出しの出力
による消去状態判定は、確認読み出し出力をスキャンす
るカラムスキャン判定回路９と、制御信号及び制御電圧
発生回路７とにより行い、少なくとも二つのメモリセル
のしきい値が所定のしきい値に達したことを判定して、
事前書き込み動作を終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＥＥＰＲＯＭや
フラッシュメモリとして用いられる、電気的書き換え可
能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】フラッシュメモリのメモリセルとして、
半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲート
とが積層形成されたＦＥＴＭＯＳ構造を有するものが知
られている。このメモリセルは、浮遊ゲートに蓄えられ
た電荷量によって、データ“０”，“１”を記憶する。
また、この様なメモリセルを複数個直列接続してＮＡＮ
Ｄ型セルを構成するものが知られている。ＮＡＮＤ型セ
ルは、一端が第１の選択ゲートトランジスタを介してビ
ット線に接続され、他端が第２の選択ゲートトランジス
タを介して共通ソース線に接続される。ＮＡＮＤ型セル
内の各メモリセルの制御ゲートは別々のワード線につな
がる。通常、ビット線と交差する方向に並ぶ複数個のＮ
ＡＮＤ型セルについて、同じ行の制御ゲートが連続的に
共通に配設され、これがワード線とされる。

【０００３】ＮＡＮＤ型セルでのデータ書き込み及び消
去は、メモリセルの浮遊ゲートに電子を注入し、あるい
は浮遊ゲートの電子を放出する動作を利用する。データ
書き込みは、選択されたワード線に２０Ｖ程度の書き込
み電圧を印加し、非選択ワード線に中間電圧を与え、
“０”，“１”データに応じて選択メモリセルのチャネ
ル電位をコントロールする。“１”データ書き込みのと
きは、ビット線の０Ｖが選択メモリセルのチャネルまで
転送されて、浮遊ゲートにトンネル電流により電子が注
入されるようにする。これにより、選択メモリセルは、
しきい値が正の状態となる。“０”データ書き込みのと
きは、ビット線を例えばＶCCとして、選択メモリセルの
チャネル電位がトンネル注入が起こらない程度の中間電
位となるように設定する。これにより、しきい値の低い
負の状態に保たれる。

【０００４】データ消去は、例えばメモリセルアレイ全
体について、全てのワード線を０Ｖ、基板あるいはウェ
ルに２０Ｖ程度の消去電圧を印加して、全メモリセルで
浮遊ゲートの電荷を基板側に放出させる。これにより、
全メモリセルはしきい値が負のデータ“０”状態に消去
される。メモリセルアレイが複数ブロックある場合に、
ブロック単位でデータ消去を行うこともある。この場合
には、ブロック毎にウェルを形成して、選択ブロックに
ついて上記条件を与え、非選択ブロックについてはワー
ド線を全てフローティングとすればよい。

【０００５】データ読み出しは、選択されたワード線に
０Ｖ、残りのワード線にはデータ“０”，“１”に拘わ
らずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ
型セルが導通するか否かをビット線で検出することによ
り行われる。

【０００６】この様なＮＡＮＤ型フラッシュメモリにお
いて、“０”データ書き込み方式として、選択メモリセ
ルのチャネル電位のみを容量結合を利用して十分に電位
上昇させて、誤書き込みを防止する手法が知られてい
る。

【０００７】図２１は、この“０”データ書き込み方式
での電位関係を、８個のメモリセルをＮＡＮＤ型セルと
した例について示している。選択ワード線ＷＬ４には２
０Ｖ、その両隣のワード線ＷＬ３及びＷＬ５には０Ｖ、
残りのワード線には中間電圧１０Ｖを与え、またビット
線ＢＬ、第１の選択ゲート線ＳＧ１及び共通ソース線Ｓ
ＲＣにはＶCC（例えば、３Ｖ）を与え、第２の選択ゲー
ト線ＳＧ２には０Ｖを与える。

【０００８】このとき、第１の選択ゲートトランジスタ
を介してＮＡＮＤ型セルのチャネルに転送される電位
は、ＶCCより第１の選択ゲートトランジスタのしきい値
分だけ下がった値であるが、ワード線ＷＬ１に中間電位
が与えられて容量結合によりその直下のチャネル電位が
僅かに上昇すると、第１の選択ゲートトランジスタはオ
フになる。例えば、制御ゲートからチャネルへの容量結
合比が５０％とすれば、ワード線ＷＬ１，ＷＬ２の直下
のチャネル電位は約５Ｖとなる。第２の選択ゲートトラ
ンジスタはオフであるから、ワード線ＷＬ６〜ＷＬ８の
直下のメモリセルもチャネル電位約５Ｖとなる。これに
より、０Ｖが与えられた二つのワード線ＷＬ３，ＷＬ５
の直下のメモリセルは、データ“０”であってもそのし
きい値が−５Ｖ以上であればオフになり、選択ワード線
ＷＬ４の直下のチャネル電位は容量結合により約１０Ｖ
まで上昇する。この結果、選択ワード線ＷＬ４に接続さ
れたメモリセルで電子注入が生じることなく、“０”デ
ータが書き込まれる。

【０００９】この“０”データ書き込み方式では、上述
の動作説明から明らかなように、消去状態のメモリセル
のしきい値が−５Ｖ以上であることが必要である。過消
去により、メモリセルのしきい値が−５Ｖ以下の深いＤ
タイプになると、“０”データ書き込み時に選択ワード
線の両隣のワード線を０Ｖにしても、両隣のメモリセル
をオフにできず、選択ワード線に接続されたメモリセル
のチャネル電位を十分に上昇させることができなくな
る。これは、誤書き込みの原因、具体的には浮遊ゲート
に誤って電子注入が生じる原因となる。過消去は、デー
タ消去を何回も行った場合や、消去電圧が高すぎる場合
に生じる。

【００１０】この様な過消去を防止するために、一括消
去を行った後に、通常の書き込み条件より弱い書き込み
条件で事前書き込み（soft-write）を行い、消去状態の
メモリセルのしきい値を一定範囲に追い込む方式が考え
られている。具体的には、消去状態のしきい値範囲を、
０Ｖより低い浅いＤタイプとなる第１のしきい値Ｖth1
と、これより更に低い深いＤタイプとなる第２のしきい
値Ｖth2 の間の範囲と定める。第２のしきい値Ｖth2 よ
り更に負のしきい値状態は過消去である。但しこの事前
書き込みにより、書き込みすぎると、消去データ“０”
が“１”に化けてしまう。従って事前書き込みでの誤書
き込みを防止することが必要である。

【００１１】事前書き込みでの誤書き込みを防止するた
めには、図２２に示すように、事前書き込みを短い書き
込みパルスで繰り返し行い（Ｓ21）、各書き込みパルス
毎に確認読み出しを行って（Ｓ22）、消去ブロック内で
１ビットでも規定のしきい値Ｖth1 に達したことを判定
して（Ｓ23）、事前書き込みを終了する、というアルゴ
リズムが用いられる。これは、消去ブロック内のしきい
値の分布を考慮して、１ビットでもＶth1 を超えれば、
残りのメモリセルのしきい値は、Ｖth2 より高くなって
いるという仮定に基づいている。

【００１２】一方、高密度のフラッシュメモリを実現す
る手法として、多値記憶方式がある。これは、メモリセ
ルの浮遊ゲートの電荷蓄積量をコントロールして、ひと
つのメモリセルに例えばデータ“０”，“１”，
“２”，“３”の４値データを記憶しようというもので
ある。この方式では例えば、メモリセルの浮遊ゲートの
電荷蓄積量がゼロの状態を中性状態として、この中性状
態より正の電荷を蓄積した状態を消去状態（データ
“０”）とし、これより負の電荷量を蓄積した状態を、
電荷量に応じて段階的に分けて、データ“１”，
“２”，“３”とする。これらの多値データの書き込み
は、例えば、通常の二値データ書き込みの場合と同様の
電圧関係で書き込み時間をコントロールすることにより
可能である。

【００１３】

【発明が解決しようとする課題】上述した事前書き込み
での誤書き込み防止の手法では、消去ブロック内に１ビ
ットだけ書き込みがなされ易い特異的なビットがあった
場合、この特異ビットが規定のしきい値Ｖth1 に達し
て、他の多くのビットが未だ過消去の状態にあるにもか
かわらず、事前書き込みが終了してしまうといった難点
がある。これは特に、ＮＡＮＤ型セルで上述した選択メ
モリセルの両隣のメモリセルのワード線を０Ｖとして、
“０”書き込みを行う方式の場合には不都合である。

【００１４】また、多値データ記憶を行うには、メモリ
セルの蓄積電荷量を多段階に制御しなければならず、こ
の場合消去状態のメモリセルのしきい値を確実に一定範
囲に追い込むことが重要であるが、上述した従来の事前
書き込みアルゴリズムでは消去状態のしきい値追い込み
が難しい。

【００１５】この発明は、この様な事情を考慮してなさ
れたもので、一括消去後に過消去状態を残さず、メモリ
セルを所望のしきい値範囲の消去状態に追い込んで誤動
作を防止するようにした不揮発性半導体記憶装置を提供
することを目的とする。

【００１６】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、それぞれ制御ゲートを有する電気的
書き換え可能な不揮発性半導体メモリセルをマトリクス
配列して構成されるメモリセルアレイと、このメモリセ
ルアレイ内の選択されたメモリセルの制御ゲートに書き
込み電圧を印加してデータ書き込みを行う書き込み手段
と、前記メモリセルアレイ内の複数のメモリセルに前記
書き込み電圧と逆極性の消去電圧を印加してデータ一括
消去を行う消去手段と、この消去手段によりデータが消
去された前記複数のメモリセルを所望の消去状態にする
ために事前書き込み電圧を印加して事前書き込みを行う
事前書き込み手段と、この事前書き込み手段による事前
書き込み後に前記複数のメモリセルが前記消去状態に入
っているか否かを確認するための確認読み出し手段と、
この確認読み出し手段の出力に基づいて少なくとも二つ
のメモリセルのしきい値が所定のしきい値に達したこと
を判定して前記事前書き込み手段による事前書き込み動
作を終了する消去状態判定手段を備えたことを特徴とし
ている。

【００１７】具体的に消去状態判定手段は、例えば、メ
モリセルアレイの複数のデータ入出力線をｍ個のユニッ
ト（但し、ｍ≧２）に分けて、各ユニット毎の確認読み
出し出力について消去状態の判定を行うもので、各ユニ
ット毎にそれぞれひとつのメモリセルのしきい値が所定
のしきい値に達したことを判定して前記事前書き込み手
段による事前書込動作を終了するものとする。

【００１８】あるいはまた、消去状態判定手段は、メモ
リセルアレイの複数のワード線をｎ個のユニット（但
し、ｎ≧２）に分けて、各ユニット毎の確認読み出し出
力について消去状態の判定を行うもので、各ユニット毎
にそれぞれひとつのメモリセルのしきい値が前記所定の
しきい値に達したことを判定して前記事前書き込み手段
による事前書込動作を終了するものとする。

【００１９】この発明において好ましくは、前記メモリ
セルアレイ内の不揮発性メモリセルは複数個ずつ直列接
続されてＮＡＮＤ型セルを構成し、前記書き込み手段
は、前記ＮＡＮＤ型セル内の選択されたメモリセルの両
隣のメモリセルの制御ゲートに前記書き込み電圧より低
い第１の電圧を印加し、残りのメモリセルの制御ゲート
に前記書き込み電圧と第１の電圧の中間の第２の電圧を
印加してデータ書き込みを行うものとする。

【００２０】この発明においてはまた、前記確認読み出
し手段による読み出し結果を記憶するデータ記憶手段を
備え、前記消去状態判定手段は、前記データ記憶手段の
記憶データをスキャンしながら前記しきい値に達したメ
モリセルの数をカウントするスキャン判定手段を有する
ものとし、更に前記事前書き込み手段による事前書き込
み動作と、前記確認読み出し手段による確認読み出し動
作と、前記スキャン判定手段によるメモリセル数のカウ
ント動作を繰り返し、前記しきい値に達したメモリセル
数が２以上であることを検出して事前書き込み動作を終
了する制御手段を更に備える。

【００２１】更に好ましくは、前記制御手段は、事前書
き込み動作を終了した後、更に、ＮＡＮＤ型セルのワー
ド線に確認読み出しのマージン電圧を与えた確認読み出
し動作と、前記スキャン判定によるメモリセル数のカウ
ント動作を行って、全てのメモリセルが前記しきい値よ
り高い規定のしきい値以下の消去状態にあることを検出
して事前書込動作を終了するようにする。

【００２２】この発明においては、一括消去後の事前書
き込みにおいて、複数のメモリセルが規定のしきい値に
達したことを判定するまで、事前書き込みを続ける。従
って、書き込まれ易い特異のメモリセルがひとつだけあ
って、他の多くのメモリセルが過消去の状態のまま事前
書き込みが終了することはなくなる。即ち、しきい値分
布がある範囲に固まっている特異でないメモリセル群の
少なくとも先頭が規定のしきい値に達したことを判定し
て事前書き込みを終了することになるから、特異な書き
込まれ易いメモリセルを除けば、消去ブロック内のメモ
リセルを一定のしきい値範囲の消去状態に追い込むこと
が可能になる。これにより、多くのメモリセルが過消去
のまま取り残されて、その後の誤動作の原因となるとい
った事態を防止することができる。

【００２３】この発明は特に、ＮＡＮＤ型セルを用いた
フラッシュメモリにおいて、ＮＡＮＤ型セル内の選択さ
れたメモリセルの両隣のメモリセルの制御ゲートに低い
電圧例えば０Ｖを印加し、残りのメモリセルの制御ゲー
トに中間電圧を印加して“０”データ書き込みを行う方
式を用いる場合に、有効である。この書き込み方式で
は、もし選択メモリセルの両隣のメモリセルが過消去状
態にあると、選択メモリセルのチャネルのみをフローテ
ィングにして選択ワード線との容量結合により電位制御
することができず、誤書き込みが生じるおそれがあるか
らである。

【００２４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施例を説明する。図１は、この発明の一実施例におけ
る４値記憶式ＮＡＮＤ型フラッシュメモリの構成を示し
ている。メモリセルアレイ１は、詳細は後述するが、複
数のビット線と複数のワード線と共通ソース線を含み、
電気的にデータの書き換えが可能なＮＡＮＤ型セルがマ
トリクス状に配置されている。ここでメモリセルアレイ
１は通常、複数ブロックのメモリセルアレイの集合であ
る。メモリセルアレイ１に対して、ビット線を制御する
ためのビット線制御回路２とワード線制御回路６が設け
られる。

【００２５】ビット線制御回路２は、ビット線を介して
メモリセルアレイ１中のメモリセルのデータを読み出し
たり、ビット線を介してメモリセルアレイ１中のメモリ
セルの状態を検出したり、ビット線を介してメモリセル
アレイ１中のメモリセルに書き込み制御電圧を印加して
メモリセルに書き込みを行う。ビット線制御回路２は、
後述するように複数のデータ記憶回路を含み、カラムデ
コーダ３によって選択されたデータ記憶回路によって読
み出されたメモリセルのデータは、データ入出力バッフ
ァ４を介してデータ入出力端子５から外部へ出力され
る。また、カラムデコーダ３によって選択されたデータ
記憶回路によって読み出されたメモリセルのデータは、
カラムアドレスをスキャンしていくことにより、カラム
スキャン判定回路９にフェイルビット数としてカウント
される。また、外部からデータ入出力端子５に入力され
た書き込みデータは、データ入出力バッファ４を介し
て、カラムデコーダ３によって選択されたデータ記憶回
路に初期的な制御データとして入力される。

【００２６】ワード線制御回路６は、メモリセルアレイ
１中のワード線を選択し、読み出し，書き込みあるいは
消去に必要な電圧を与える。メモリセルアレイ１、ビッ
ト線制御回路２、カラムデコーダ３、データ入出力バッ
ファ４、およびワード線制御回路６は、制御信号および
制御電圧発生回路７によって制御される。制御信号およ
び制御電圧発生回路７は、外部から制御信号入力端子８
に入力される制御信号によって制御されて、メモリセル
アレイ１の一括消去後のメモリセルの消去状態を一定の
しきい値範囲に追い込むための事前書き込み動作制御等
を行うために用いられる。

【００２７】図１の各部の詳細な説明を行う前に、実施
例における一括消去後の事前書き込みと確認読み出し動
作の概略を説明する。図２は、ブロック消去後の事前書
き込みのフローを、従来の図２２と対応させて示してい
る。この実施例では、短パルスの事前書き込みパルスを
用いて弱い事前書き込みを行い（Ｓ11）、確認読み出し
を行ってしきい値が規定値に達しているか否かをモニタ
ーし（Ｓ12）、複数ビットＮ（≧２）が規定のしきい値
に達しているか否かを判定して（Ｓ13）、Ｎビットに達
していない場合にはステップアップして（Ｓ14）、同様
の事前書き込みと確認読み出しを繰り返す。しきい値が
規定値に達したものがＮビット以上であることが判定さ
れたときに、事前書き込みを終了する。

【００２８】例えば、一括消去後のメモリセルアレイ内
のしきい値分布が、図３（ａ）の様なものであったとす
る。負であるが浅いＤタイプである第１のしきい値Ｖth
1 は、確認読み出しでの判定に用いられるものであり、
これより深いＤタイプとなる第２のしきい値Ｖth2 は、
これ以上が過消去であることを示す。図３（ｂ）は、事
前書き込みによって、しきい値分布の固まりから外れた
特異ビットが第１のしきい値Ｖth1 を超えた状態を示し
ている。従来方式では、この状態で事前読み出しを終了
することになる。これでは未だ多くのビットが第２のし
きい値Ｖth2 より低い過消去の状態にある。この実施例
では、この様な特異な１ビットがあっても事前読み出し
を終了せず、少なくとも２個のメモリセルが第１のしき
い値Ｖth1 に達したことを検出して、初めて事前書き込
みを終了する。

【００２９】これによって、図３（ｃ）に示すように、
しきい値分布の固まりを第１のしきい値Ｖth1 と第２の
しきい値Ｖth2 の間に追い込むことが可能になる。この
とき特異ビットは、図３（ｃ）に示すように、許容され
るしきい値範囲から外れて例えば正の状態、即ち“１”
データに化ける可能性がある。しかし、この様な特異ビ
ットの誤書き込みは、読み出し時にエラー・コード訂正
（ＥＣＣ）回路で容易に補正することができるので、問
題はない。

【００３０】Ｎ個のメモリセルが規定のしきい値に達し
ていることをモニターする具体的な手法としては、メモ
リセルアレイ１をビット線によって（実際にはビット線
がつながる入出力線によって）ｎ（≧２）ユニットに分
割して、各ユニット毎に確認読み出し出力の判定を行う
方法と、ワード線によってｍ（≧２）ユニットに分割し
て同様に各ユニット毎に確認読み出し出力の判定を行う
方法とが考えられる。

【００３１】前者の方法では例えば、図４（ａ），
（ｂ）に示すように、偶数番目のビット線ＢＬ０，ＢＬ
２，…により選ばれる第１ユニットと、奇数番目のビッ
ト線ＢＬ１，ＢＬ３，…により選ばれる第２ユニットに
分割する。後者の方法では例えば、図５に示すように、
４ＮＡＮＤの場合を例にとると、４本のワード線ＷＬ１
〜ＷＬ４で決まるＮＡＮＤ型セルブロック毎に第１ユニ
ット、第２ユニットというように分ける。

【００３２】そして、図４あるいは図５いずれの分割の
場合も、一括消去後、事前書き込みと確認読み出しを行
って、第１ユニットについて消去状態判定を行い、１ビ
ットでも規定のしきい値Ｖth1 に達したら、フラグを立
てる。次に第２ユニットに同様の消去状態判定を行っ
て、１ビットでも規定のしきい値Ｖth1 に達したら、フ
ラグを立てる。２回のフラグが立ったことを判定して、
事前書き込みを終了する。

【００３３】以下には、図１の各部を更に具体的に説明
しながら、データ入出力線のスキャン（カラムスキャ
ン）によって消去状態のメモリセルのしきい値を所定範
囲に追い込む実施例を説明する。

【００３４】図６は、メモリセルアレイ１及びビット線
制御回路２の構成を示している。この例では、メモリセ
ルＭが４個直列接続されてＮＡＮＤ型セルを構成し、Ｎ
ＡＮＤ型セルの一端は選択ゲートトランジスタＳ１を介
してビット線ＢＬに接続され、他端が選択ゲートトラン
ジスタＳ２を介して共通ソース線ＳＲＣに接続される。
メモリセルＭの制御ゲート電極はワード線ＷＬに接続さ
れ、２つの選択トランジスタＳ１，Ｓ２はそれぞれ選択
ゲート線ＳＧ１、ＳＧ２に接続される。１本のワード線
ＷＬを共有するメモリセルＭはページと言う単位を形成
し、４ページで１ブロックを構成する。ここでは、２ブ
ロック分が示されているが、任意の整数、例えば１０２
４ブロックなどでもよい。ビット線ＢＬはＢＬ０〜ＢＬ
２０４７の２０４８本が示されているが、他の任意の整
数、例えば４０９６本などでもよい。データ入出力線Ｉ
／Ｏの構成は、１例としてＩ／Ｏ０〜７の場合を示して
いる。

【００３５】ビット線制御回路２は、複数のデータ記憶
回路２１を含む。ここでは、２本のビット線ＢＬに対し
て１つのデータ記憶回路２１が設けられているが、任意
の整数本、例えば１本や４本や６本や９本などでもよ
い。カラム選択信号ＣＳＬはカラムデコーダ３の出力信
号で、例えば、ビット線ＢＬ０とＢＬ１に接続されるデ
ータ記憶回路２１はＣＳＬ０とＣＳＬ１によって選択さ
れ、読み出され記憶されているメモリセルのデータはデ
ータ入出力バッファ４に出力される。また、例えばＣＳ
Ｌ２とＣＳＬ３によって選択された、ビット線ＢＬ２と
ＢＬ３に接続されるデータ記憶回路２１に、データ入出
力バッファ４から、制御データが初期的に転送される。
データ記憶回路２１は、読み出しの際、どちらか一方の
ビット線に接続されるメモリセルのデータを読み出す。
また、書き込みの際、どちらか一方のビット線に接続さ
れるメモリセルに、記憶している制御データに従って書
き込み制御電圧を印加する。また、書き込み状態検出の
際、どちらか一方のビット線に接続されるメモリセルの
書き込み状態を検出する。

【００３６】図７（ａ）（ｂ）は、メモリセルＭと選択
ゲートトランジスタＳの構成を示している。ｐ型の半導
体基板７１（あるいはｐ型ウェル）の表面にソース、ド
レインとなるｎ型拡散層７２が形成される。メモリセル
Ｍでは、半導体基板７１（あるいはｐ型ウェル）上に絶
縁膜７３を介して浮遊ゲート７４、さらにその上に絶縁
膜７５を介してワード線ＷＬとなる制御ゲート７６が形
成される。選択トランジスタＳでは、半導体基板７１
（あるいはｐ型ウェル）上に絶縁膜７７を介して選択ゲ
ート線ＳＧとなるゲート電極７８が形成される。

【００３７】メモリセルＭの制御ゲート７６にしきい値
以上の電圧を印加すると、浮遊ゲート７３下にチャネル
が形成される。例えば、制御ゲート７６と浮遊ゲート７
５間の容量が１ｆＦ、浮遊ゲート７５とチャネルの容量
が１ｆＦ、チャネルと基板７１間の容量が０．２５ｆ
Ｆ、ｎ型拡散層７２と基板７１間の容量が計０．２５ｆ
Ｆとする。このとき、制御ゲート７６とチャネル／ｎ型
拡散層７２の容量結合比は５０％である。チャネルとｎ
型拡散層７２が浮遊状態の時、制御ゲート７６が１Ｖ上
昇すると、チャネルあるいはｎ型拡散層７２の電位は
０．５Ｖ上昇する。

【００３８】図８は、ひとつのＮＡＮＤ型セルの構造を
示している。メモリセルＭは、隣接するもの同士でソー
ス，ドレインを共有する形で４つが直列接続され、一端
は選択ゲートトランジスタＳ２を介して共通ソース線Ｓ
ＲＣに接続される。他端はゲート選択トランジスタＳ１
を介してビット線ＢＬに接続される。

【００３９】データ消去時は、基板（ｐ型ウェル）７１
の電圧Ｖｓｕｂを消去電圧Ｖera ＝２０Ｖにする。ま
た、選択ゲート線ＳＧ１とＳＧ２、ソース線ＳＲＣ、ビ
ット線ＢＬも２０Ｖにする。消去するブロックのワード
線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮遊ゲートか
ら放出されしきい値が負になる（データ”０”の状
態）。消去しないブロックのワード線ＷＬ１〜ＷＬ４を
２０Ｖにすると、電子は浮遊ゲートから放出されない。

【００４０】データ書き込み時は、選択されたブロック
の選択されたワード線、例えばＷＬ２に書き込み電圧Ｖ
pgm ＝２０Ｖが印加される。選択されたワード線ＷＬ２
の両隣の非選択ワード線ＷＬ１、ＷＬ３には０Ｖが与え
られる。残りの非選択ワード線ＷＬ４には１１Ｖが与え
られる。また、一方の選択ゲート線ＳＧ１には電源電圧
ＶCCが与えられ、他方の選択ゲート線ＳＧ２は０Ｖとす
る。非選択ブロックについては、全ワード線ＷＬと全選
択ゲートＳＧを０Ｖとする。データ書き込みは、ワード
線ＷＬ４に繋がるメモリセルからワード線ＷＬ１に繋が
るメモリセルへと順に行われる。

【００４１】図６あるいは図８の例では、４つのメモリ
セルでＮＡＮＤ型メモリセルユニットを構成している
が、例えば、１６個のメモリセルで構成してもよい。こ
の場合、例えばビット線側から４つ目のメモリセルが書
き込み時に選択されると、その制御ゲートに繋がるワー
ド線に書き込み電圧２０Ｖが与えられる。ビット線側か
ら３番目と５番目の両隣のメモリセルの制御ゲートに繋
がる２本のワード線には０Ｖが与えられる。残りの１３
個のメモリセルの制御ゲートに繋がる１３本のワード線
には１１Ｖが与えられる。

【００４２】ビット線側から２番目のメモリセルが書き
込み時に選択されると、その制御ゲートに繋がるワード
線に書き込み電圧２０Ｖが与えられる。ビット線側から
１番目と３番目の両隣のメモリセルの制御ゲートに繋が
る２本のワード線には０Ｖが与えられる。残りの１３個
のメモリセルの制御ゲートに繋がる１３本のワード線に
は１１Ｖが与えられる。

【００４３】ビット線側から１つ目のメモリセルが書き
込み時に選択されると、その制御ゲートに繋がるワード
線に書き込み電圧２０Ｖが与えられる。ビット線側から
２番目の隣のメモリセルの制御ゲートに繋がるワード線
には０Ｖが与えられる。残りの１４個のメモリセルの制
御ゲートに繋がる１４本のワード線には１１Ｖが与えら
れる。

【００４４】データ書き込み時、ビット線にはデータに
応じた電圧が与えられる。例えば２値データの“１”又
は、４値記憶の場合のデータ”１”、”２”、”３”を
書き込むときは、ビット線ＢＬを０Ｖの書き込み制御電
圧にする。ワード線ＷＬ４からＷＬ１の順に選択される
ので、選択されたメモリセルよりビット線側のメモリセ
ルは消去状態であって、そのワード線が０Ｖにされてい
てもビット線の０Ｖの書き込み制御電圧は選択されたメ
モリセルに転送される。これによって、選択メモリセル
では浮遊ゲートに電子が注入されしきい値が正になる。

【００４５】データ”０”を書き込む場合は、ビット線
ＢＬを電源電圧ＶCCの書き込み制御電圧にする。選択ゲ
ートＳＧ１がＶCCであるので、メモリセルのチャネルに
転送される電圧は、ＶCC−Ｖth（Ｖthは選択ゲートトラ
ンジスタのしきい値）である。ワード線には正電圧が与
えられるから、容量結合によりチャネル電位が上昇する
と、ビット線側の選択ゲートトランジスタＳ１はオフに
なる。これによりメモリセルのチャネルとｎ型拡散層７
２は浮遊状態となる。そして、ワード線に書き込み電圧
２０Ｖが与えられた選択メモリセルのチャネルおよびワ
ード線に１０Ｖが与えられた非選択メモリセルのチャネ
ルは上昇して、ワード線に０Ｖが与えられている選択さ
れたメモリセルの両隣のメモリセルは非導通となる。よ
って、選択されたメモリセルのチャネル電位は、書き込
み電圧２０Ｖによって、容量結合比が５０％として、約
１０Ｖまで上昇する。この場合、選択されたメモリセル
の制御ゲートとチャネルの電位差が小さいので、浮遊ゲ
ートには電子が注入されず、データ”０”書き込みが行
える。選択されたメモリセルの両隣のメモリセルのしき
い値が過度に負のほうに深いと、書き込み時にその制御
ゲートに０Ｖを与えても非導通にならない。このため、
後に詳しく説明するように消去後に事前書き込みを行っ
て、メモリセルのしきい値を制御する。

【００４６】図９は、図６に示すデータ記憶回路２１の
より具体的な構成例を示している。クロック同期式イン
バータＣＩ１とＣＩ２、及びＮＭＯＳトランジスタＱｎ
３、Ｑｎ４、Ｑｎ５の部分は第１のサブデータ回路９１
を構成する。クロック同期式インバータＣＩ３とＣＩ
４、及びＮＭＯＳトランジスタＱｎ１０、Ｑｎ１１、Ｑ
ｎ１２の部分は、第２のサブデータ回路９２を構成す
る。第１及び第２のサブデータ回路９１，９２は、ビッ
ト線ＢＬｉ，ＢＬｉ＋１を介して転送される読み出しデ
ータを検出して一時記憶するセンスアンプ兼ラッチ回路
であり、またデータ入出力線ＩＯＬ，ＩＯＵからの書き
込みデータを一時記憶するラッチ回路である。第１，第
２のサブデータ回路９１，９２内のノードＮａｉ，Ｎａ
ｉ＋１が“Ｈ”レベルである状態は、“１”データを記
憶している状態であり、“Ｌ”レベルの状態は、“０”
データを記憶している状態である。

【００４７】ＰＭＯＳトランジスタＱｐ１およびＱｐ２
は、信号ＰＲＳＴＢ１およびＰＲＳＴＢ２が”Ｌ”のと
きにオンして、第１および第２のサブデータ回路９１，
９２に”０”データを設定するためのものである。

【００４８】ＮＭＯＳトランジスタＱｎ１およびＱｎ８
は第１および第２のサブデータ回路９１，９２とデータ
入出力線ＩＯＬ、ＩＯＵを電気的に接続するためのもの
である。それぞれのゲート電極には、カラムデコーダ３
からのカラム選択信号ＣＳＬｉおよびＣＳＬｉ＋１がそ
れぞれ与えられる。例えば、ＣＳＬｉが“Ｈ”になる
と、ビット線ＢＬｉとＢＬｉ＋１に設けられたデータ記
憶回路２１の第１のサブデータ回路９１とデータ入出力
線ＩＯＬが電気的に接続される。データ入出力線ＩＯ
Ｌ、ＩＯＵはデータ入出力バッファ４に接続されてい
て、この第１あるいは第２のサブデータ回路９１，９２
にサブデータを設定することができる。あるいは、この
第１あるいは第２のサブデータ回路９１，９２に保持さ
れた読み出しデータをデータ入出力バッファ４に出力す
ることができる。

【００４９】ＮＭＯＳトランジスタＱｎ２およびＱｎ９
は、図６に示す全てのデータ記憶回路２１に設けられ
て、第１のサブデータ回路９１および第２のサブデータ
回路９２のデータが全て”０”か否かを検出する。デー
タ記憶回路２１はこの例では２１１２個あるので、それ
ぞれ２１１２個の第１及び第２のサブデータ回路９１，
９２でデータが全て”０”であれば、共通信号線ＰＴと
接地線が非導通となって検出される。

【００５０】ＮＭＯＳトランジスタＱｎ６およびＱｎ７
は、第１のサブデータ回路９１に記憶されているデータ
に応じて、ビット線ＢＬの電圧を下げるためのものであ
る。同様に、ＮＭＯＳトランジスタＱｎ１３およびＱｎ
１４は、第２のサブデータ回路９２に記憶されているデ
ータに応じて、ビット線ＢＬの電圧を下げるためのもの
である。ＮＭＯＳトランジスタＱｎ１５は、ビット線Ｂ
Ｌを充電するためのものである。

【００５１】ＮＭＯＳトランジスタＱｎ１６およびＱｎ
１８は、第１および第２のサブデータ回路９１，９２と
ビット線ＢＬｉあるいはＢＬｉ＋１の電気的接続を制御
する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”であれ
ば、第１および第２のサブデータ回路９１，９２とビッ
ト線ＢＬｉが電気的に接続される。信号ＢＬＣ１が
“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１および第２の
サブデータ回路９１，９２とビット線ＢＬｉ＋１が電気
的に接続される。

【００５２】ＮＭＯＳトランジスタＱｎ１７およびＱｎ
１９は、それぞれ制御信号ＰＲＥ１，ＰＲＥ２により制
御されて、ビット線ＢＬｉ，ＢＬｉ＋１を電圧ＶＢＬ
１，ＶＢＬ２に充電するためのものである。

【００５３】クロック同期式インバータＣＩの具体的な
構成は、図１０に示されている。ＮＭＯＳトランジスタ
Ｑｎ２０とＰＭＯＳトランジスタＱｐ４で構成されるイ
ンバータ回路の入力端子がＩＮで出力端子ＯＵＴであ
る。このインバータ回路を信号ＣＫとその反転信号ＣＫ
Ｂによって活性化したり非活性化するためＮＭＯＳトラ
ンジスタＱｎ２１とＰＭＯＳトランジスタＱｐ３が設け
られている。信号ＣＫが“Ｈ”、ＣＫＢが“Ｌ”で活性
化され、信号ＣＫが“Ｌ”、ＣＫＢが“Ｈ”で非活性化
される。

【００５４】信号ＳＥＮ１、ＬＡＴ１、ＳＥＮ２、ＬＡ
Ｔ２、ＰＲＯ１、ＰＲＯ２、ＢＬＣ１、ＢＬＣ２、ＰＲ
Ｅ１、ＰＲＥ２、ＶＲＦＹ１、ＶＲＦＹ２、ＶＲＦＹ
３、ＰＲＯ１０、ＰＲＳＴＢ１、ＰＲＳＴＢ２、ＢＩＡ
Ｓ、電圧ＶＢＬ１、ＶＢＬ２、ＶＲＥＧは、制御信号お
よび制御電圧発生回路７の出力信号で、図６に示す全て
のデータ記憶回路２１に共通である。信号ＰＴも制御信
号および制御電圧発生回路７に入力される。電圧ＶCCは
電源電圧で例えば３Ｖである。

【００５５】第１及び第２のサブデータ回路９１，９２
では、信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となって
ビット線ＢＬの電圧レベルがクロック同期式インバータ
ＣＩ１あるいはＣＩ３でセンスされる。また、確認読み
出し動作の場合、保持されているサブデータに応じて、
ビット線ＢＬの電圧レベルがＮＭＯＳトランジスタＱｎ
４、５あるいはＱｎ１１、１２によって調整される。第
１のサブデータ回路９１に着目して説明すれば、制御信
号ＶＲＦＴ１が確認読み出しのための制御信号であり、
保持されているサブデータが“０”であり且つ、制御信
号ＶＲＦＴ１が“Ｈ”になったとき、ＮＭＯＳトランジ
スタＱｎ４，Ｑｎ５がオンになって、ビット線ＢＬｉに
“Ｈ”が与えられる。このときビット線ＢＬｉが“Ｈ”
のままであれば、次に信号ＰＲＯ１を“Ｈ”とすること
により、ビット線ＢＬｉの”Ｈ”レベルがクロック同期
式インバータＣＩ１あるいはＣＩ３の入力端子に転送さ
れて、ノードＮａｉが“Ｌ”、即ちもとの“０”が記憶
される。ビット線ＢＬｉが“Ｌ”になると、“０”のサ
ブデータは“１”に変更される。もともと記憶されてい
るサブデータが“１”の場合は、ＮＭＯＳトランジスタ
Ｑｎ５がオフであり、確認読み出し動作でビット線ＢＬ
ｉのレベル調整は行われない。第２のサブデータ回路９
２についても同様の動作が行われる。

【００５６】図１１は、ワード線制御回路６の具体的な
構成の１部を示している。図６に示されるブロックごと
に図１１に示される回路が設けられる。信号Ｐｉ（ｉ＝
０〜Ｎｐ）、Ｑｉ（ｉ＝０〜Ｎｑ）、Ｒｉ（ｉ＝０〜Ｎ
ｒ）はブロックアドレス信号である。例えば、Ｎｐ＝
７、Ｎｑ＝７、Ｎｒ＝１５で、Ｎｐ×Ｎｑ×Ｎｒ＝１０
２４ブロックが選択可能である。それぞれ信号Ｐｉ，Ｑ
ｉ，Ｒｉが入る直列接続されたＮＭＯＳトランジスタＱ
ｎ２５，Ｑｎ２６，Ｑｎ２７と、並列接続されたＰＭＯ
ＳトランジスタＱｐ５，Ｑｐ６，Ｑｐ６の部分は、ブロ
ック選択デコーダを構成するＮＡＮＤゲート１１０であ
る。アドレス信号Ｐｉ、Ｑｉ、Ｒｉの組み合わせが全て
“Ｈ”になると、ＮＡＮＤゲート１１０の出力は“Ｌ”
となって、このブロックが選択される。フューズＦ１
は、ブロックが不良の場合に切断される。フューズＦ１
が切断されると、ＮＡＮＤゲート１１０は入力に拘わら
ず、“Ｈ”出力を出す。このとき、インバータＩ２の出
力でＰＭＯＳトランジスタＱｐ８がオンとなり、ＮＡＮ
Ｄゲート１１０の出力“Ｈ”状態が固定される。

【００５７】このブロックが選択されると、ＤタイプＮ
ＭＯＳトランジスタＱｎｄ１を介して、ノードＮ１１に
“Ｈ”が転送される。このノードＮ１１で駆動されるＮ
ＭＯＳトランジスタＱｎ２８〜３１は、選択ゲート線Ｓ
Ｇ１，ＳＧ２及びワード線ＷＬ１〜ＷＬ４を駆動するた
めの駆動トランジスタであり、これらの駆動トランジス
タを介して信号ＳＧＤ１、ＷＬＤ１〜４、ＳＧＤ２がそ
れぞれ選択ゲート線ＳＧ１、ワード線ＷＬ１〜４、選択
ゲート線ＳＧ２に転送される。このブロックが選択され
ていない場合、信号ＷＬＧＮＤＢが”Ｌ”であれば、Ｎ
ＯＲゲートＧ２の出力が”Ｈ”となり、ＮＭＯＳトラン
ジスタＱｎ３２〜３４が導通して、選択ゲート線ＳＧ１
とワード線ＷＬ１〜４は接地される。

【００５８】ＮＭＯＳトランジスタＱｎ２２〜２４、キ
ャパシタＣ１、Ｃ２、インバータＩ１、ＮＡＮＤゲート
Ｇ１の部分は、電圧ＶＰＰＲＷをノードＮ１１に転送す
るためのスイッチ回路１１３を構成している。ＶＰＰＲ
Ｗ端子には実際には、図示しない高電圧発生回路とスイ
ッチ回路を介して、高電圧又はＶCCが与えられる。ブロ
ックが選択されて、ノードＮ１１に“Ｈ”が転送される
と、ＮＭＯＳトランジスタＱｎ２２がオンして、電圧Ｖ
ＰＰＲＷはこのＮＭＯＳトランジスタＱｎ２２及びダイ
オード接続されたＮＭＯＳトランジスタＱｎ２３を通し
てノードＮ１１に転送される。このとき、ＮＡＮＤゲー
トＧ１から得られる交流信号ＯＳＣにより、キャパシタ
Ｃ１とＮＭＯＳトランジスタＱｎ２２及びＱＮ２３によ
るチャージポンピングが行われる。

【００５９】このチャージポンピング作用の結果、ＮＭ
ＯＳトランジスタＱｎ２２及びＱｎ２３のしきい値分の
電圧降下を伴うことなく、電圧ＶＰＰＲＷがノードＮ１
１に転送される。インバータ１１１及びキャパシタＣ２
は、上のキャパシタＣ１によるポンピングと逆相のポン
ピングを行っている。以上のポンピング作用により、実
際にはノードＮ１１には、ＶＰＰＲＷより僅かに高い電
圧ＶＰＰＲＷ＋αが与えられる。

【００６０】ＮＭＯＳトランジスタＱｎ２４は、ノード
Ｎ１１が高くなりすぎるのを防止するために設けられて
いる。即ち、ＮＭＯＳトランジスタＱｎ２４のしきい値
をＶthとして、ノードＮ１１の電位は、ＶＰＰＲＷ＋Ｖ
th以下に抑えられる。

【００６１】スイッチ回路１１３によりノードＮ１１に
電圧ＶＰＰＲＷを転送する場合、信号ＢＷＬＨＢを０Ｖ
にし、ＤタイプＮＭＯＳトランジスタＱｎｄ１をオフに
する。これにより、ノードＮ１１に与えられる電圧ＶＰ
ＰＲＷがノードＮ１２側には転送されなくなる。

【００６２】信号ＯＳＣ、ＢＷＬＨＢ、ＷＬＧＮＤＢ、
ＳＧＤ１、ＷＬＤ１〜４、ＳＧＤ２、電圧ＶＰＰＲＷ
は、制御信号および制御電圧発生回路７の出力信号で、
各ブロックのワード線制御回路全てに共通である。

【００６３】図１２は、消去動作を示している。消去は
選択されたブロックの全てのメモリセルに対して同時に
行われる。信号ＢＬＣ１とＢＬＣ２は０Ｖ、電圧ＶＢＬ
１とＶＢＬ２は０Ｖとして、データ記憶回路２１はビッ
ト線から切り離された状態に保たれる。タイミングｔ１
１で、選択されたブロックアドレス信号Ｐｉ、Ｑｉ、Ｒ
ｉが０ＶからＶCCになって、信号ＷＬＧＮＤＢが０Ｖか
らＶCCとなる。信号ＢＷＬＨＢはＶCC、信号ＯＳＣは０
Ｖであり、スイッチ回路１１３のチャージポンプ作用は
働かない。またこのとき、ＶＰＰＲＷ＝ＶCCである。

【００６４】選択されたブロックでは、ＮＡＮＤゲート
１１０の出力によりノードＮ１１が“Ｈ”になり、これ
によりスイッチ回路１１３からはＶＰＰＲＷ＝ＶCCがノ
ードＮ１１に与えられて、ＮＭＯＳトランジスタＱｎ２
８〜３１のゲートはＶCCになる。また、選択されたブロ
ックのＮＭＯＳトランジスタＱｎ３２〜３４のゲートは
０Ｖで非導通である。

【００６５】非選択ブロックでは、ＮＭＯＳトランジス
タＱｎ２８〜３１がオン、ＮＭＯＳトランジスタＱｎ３
２〜３４がオンである。信号ＳＧＤ１はＶCC、ＷＬＤ１
〜４は０Ｖである。信号ＳＧＤ２は０ＶからＶCCとな
る。共通ソース線ＳＲＣは浮遊状態にされる。信号ＰＲ
Ｅ１とＰＲＥ２がＶCCから０Ｖにされて、全ビット線Ｂ
Ｌも浮遊状態にされる。メモリセルアレイ１が形成され
ているｐ型ウェル７１は、信号Ｃｅｌｌ−Ｗｅｌｌによ
り０Ｖから消去電圧Ｖｅｒａとなる。これにより、共通
ソース線ＳＲＣとビット線ＢＬの電位もほぼ消去電圧Ｖ
ｅｒａとなる。メモリセルアレイ１中の全選択ゲート線
ＳＧ１とＳＧ２は、ｐ型ウェル７１との容量結合によっ
て消去電圧Ｖｅｒａとなる。また、非選択のブロックの
ワード線ＷＬ１〜４も、ｐ型ウェル７１との容量結合に
よって消去電圧Ｖｅｒａとなる。選択されたブロックの
ワード線ＷＬ１〜４は、０Ｖであるから、選択されたブ
ロックのメモリセルでは、ｐ型ウェル７１と制御ゲート
７６間に消去電圧がかかり、データ消去される。非選択
ブロックのメモリセルでは、ｐ型ウェル７１も制御ゲー
ト７６も消去電圧となり、消去されない。

【００６６】タイミングｔ１２で消去動作は終了し、共
通ソース線ＳＲＣが浮遊状態から０Ｖに、信号ＰＲＥ１
とＰＲＥ２が０ＶからＶCCとなってビット線ＢＬが０Ｖ
に、信号Ｃｅｌｌ−Ｗｅｌｌが消去電圧Ｖｅｒａから０
Ｖになる。このため、全ワード線ＷＬは０Ｖにもどり、
非選択ブロックの選択ゲート線ＳＧ１とＳＧ２も０Ｖに
もどる。選択されたブロックの選択ゲート線ＳＧ１とＳ
Ｇ２はＶCCとなる。

【００６７】その後タイミングｔ１３で信号ＷＬＧＮＤ
ＢがＶCCから０Ｖにもどり、信号ＳＧＤ２がＶCCから０
Ｖにもどって、選択されたブロックのＳＧ２は０Ｖにリ
セットされる。

【００６８】最後に、タイミングｔ１４で、選択されて
いたブロックアドレス信号Ｐｉ、Ｑｉ、ＲｉがＶCCから
０Ｖとなって、選択されたブロックのＮＭＯＳトランジ
スタＱｎ２８〜３１のゲートは０Ｖにリセットされる。
また、選択されたブロックのＮＭＯＳトランジスタＱｎ
３２〜３４のゲートはＶCCに戻され、導通する。これで
非選択状態にもどり、選択ゲート線ＳＧ１が０Ｖにもど
る。

【００６９】図１３は、消去後に行われる事前書き込み
動作を示している。事前書き込みは選択されたブロック
の全てのメモリセルに対して同時に行われる。信号ＢＬ
Ｃ１とＢＬＣ２、電圧ＶＢＬ１とＶＢＬ２は０Ｖのまま
で、信号ＰＲＥ１とＰＲＥ２はＶCCＫままである。よっ
て、全ビット線ＢＬは０Ｖとされる。タイミングｔ２１
で選択されたブロックアドレス信号Ｐｉ、Ｑｉ、Ｒｉが
０ＶからＶCCとなって、信号ＢＷＬＨＢがＶCCから０Ｖ
になり、信号ＯＳＣがスイッチ回路１１３に供給され
て、図示しない高電圧発生回路から得られたＶＰＰＲＷ
＝Ｖｓｐｇｍなる事前書き込み電圧がノードＮ１１に転
送される。この事前書き込み電圧がＮＭＯＳトランジス
タＱｎ２８〜３１のゲートに与えられる。信号ＷＬＧＮ
ＤＢは０Ｖのままなので、ＮＭＯＳトランジスタＱｎ３
２〜３４はオフである。選択ブロックではＳＤＧ１がＶ
CCであり、ＮＭＯＳトランジスタＱｎ２８を介して選択
ゲート線ＳＧ１がほぼＶCCとなり、ビット線の０Ｖは各
メモリセルのチャネルに転送される。タイミングｔ２２
で信号ＷＬＤ１〜ＷＬＤ４が事前書き込み電圧Ｖｓｐｇ
ｍとなり、これがＮＭＯＳトランジスタＱｎ２９〜Ｑｎ
３０を介してワード線ＷＬ１〜ＷＬ４に与えられる。

【００７０】非選択ブロックでは、ＮＭＯＳトランジス
タＱｎ２９〜Ｑｎ３０はオフ、ＮＭＯＳトランジスタＱ
ｎ３２〜３４はオンである。選択されたブロックのワー
ド線ＷＬ１〜４に一定時間事前書き込み電圧Ｖｓｐｇｍ
が与えられて事前書き込み（浮遊ゲートへの電子注入）
が行われた後、タイミングｔ２３で信号ＷＬＤ１〜４が
Ｖｓｐｇｍから０Ｖに戻り、ワード線ＷＬ１〜４が０Ｖ
にリセットされる。タイミングｔ２４でブロックアドレ
ス信号Ｐｉ、Ｑｉ、ＲｉがＶCCから０Ｖとなって、信号
ＢＷＬＨＢが０ＶからＶCCに、またノードＮ１２がＯＶ
となってスイッチ回路１１３はＮＭＯＳトランジスタＱ
ｎ２２がオフになり、動作停止する。これにより、選択
ブロックのＮＭＯＳトランジスタＱｎ２８〜３１のゲー
トは０Ｖにリセットされ、ＮＭＯＳトランジスタＱｎ３
２〜３４はオンになり、選択ゲート線ＳＧ１が０Ｖに戻
る。

【００７１】図１４は、図１３で説明した事前書き込み
動作後の、メモリセルの消去状態を検出する確認読み出
し（消去ベリファイ）動作を示している。ここでは、電
圧ＶＲＥＧは０Ｖ、信号ＶＲＦＹ１、ＶＲＦＹ２、ＶＲ
ＦＹ３、ＰＲＯ１０、ＢＩＡＳは０Ｖのままであり、図
１４には示していない。カラム選択信号ＣＳＬｉ，ＣＳ
Ｌｉ＋１も０Ｖのままである。消去ベリファイは、デー
タ記憶回路２１につながる二つのビット線ＢＬｉ，ＢＬ
ｉ＋１について、順次行われる。

【００７２】まず、タイミングｔ３１で選択されたブロ
ックの選択ゲート線ＳＧ１がベリファイ読み出し用の電
圧Ｖｒｅａｄ＝４．５Ｖに、同時に信号ＰＲＥ２がＶCC
からベリファイ読み出し用の電圧Ｖｒｅａｄ７＝７Ｖに
なり、電圧ＶＢＬ２が０ＶからＶCCとなって、ビット線
ＢＬｉ＋１がＶCCに充電される。このとき共通ソース線
ＳＲＣも０ＶからＶCCとなる。その後信号ＰＲＥ１がＶ
CCから０Ｖとなってビット線ＢＬｉは浮遊状態にされ
る。つづいて、タイミングｔ３２で、選択されたブロッ
クの選択ゲート線ＳＧ２が０ＶからＶｒｅａｄ＝４．５
Ｖにされる。ワード線ＷＬ１〜４は０Ｖのままである。

【００７３】ワード線ＷＬ１〜ＷＬ４により駆動される
メモリセルが全て消去されていれば、共通ソース線ＳＲ
Ｃの電位がチャネルを通ってビット線ＢＬｉに伝わる。
但し、メモリセルのしきい値が−０．８Ｖ以上とする
と、ビット線ＢＬｉに転送される電位は０．８Ｖ以下で
ある。一定期間経った後、タイミングｔ３３で選択ゲー
ト線ＳＧ２が０Ｖにされる。その後タイミングｔ３４で
信号ＳＥＮ１、ＬＡＴ１をＶCCから０Ｖにして、第１の
サブデータ回路９１のクロック同期式インバータＣｌ
１，Ｃｌ２を非活性化する。そしてタイミングｔ３５で
信号ＰＲＳＴＢ１をＶCCから０Ｖにすると、ＰＭＯＳト
ランジスタＱｐ１がオンして、ノードＮｂｉがＶCCに充
電される。タイミングｔ３６で信号ＰＲＳＴＢ１をＶCC
に戻して充電動作を停止した後、信号ＰＲＯ１を０Ｖか
らＶｓｂｅ＝１．８Ｖにする。メモリセルのしきい値が
−０．８Ｖ以上であればビット線ＢＬｉは０．８Ｖ以下
であるので、しきい値１ＶのＮＭＯＳトランジスタＱｎ
３はオン、従ってノードＮｂｉは放電されてＶCCから下
がる。メモリセルのしきい値が−０．８以下であれば、
ビット線ＢＬｉには０．８Ｖ以上が転送され、このとき
ＮＭＯＳトランジスタＱｎ３はオフで、ノードＮｂｉは
ＶCCを維持する。これにより、メモリセルのしきい値が
−０．８Ｖ以上になったか否かが判定できることにな
る。

【００７４】信号ＳＥＮ１がＶCCに戻り、クロック同期
式インバータＣｌ１が活性化されると、ノードＮｂｉの
電圧がセンスされ、続いて信号ＬＡＴ１がＶCCに戻ると
クロック同期式インバータＣｌ２が活性化され、センス
された信号の論理レベルが第１のサブデータ回路９１に
ラッチされる。

【００７５】信号ＰＲＯ１が０Ｖに戻り、ビット線ＢＬ
ｉとノードＮｂｉが切り放された後、タイミングｔ３７
で信号ＢＬＣ１がＶCCから０Ｖに、信号ＰＲＥ１がＶCC
に戻り、ビット線ＢＬｉは０Ｖにリセットされる。同時
に、信号ＰＲＥ２が７ＶからＶCCに、電圧ＶＢＬ２がＶ
CCから０Ｖにそれぞれ戻り、ビット線ＢＬｉ＋１は０Ｖ
にリセットされる。共通ソース線ＳＲＣもＶCCから０Ｖ
にもどる。これで、ビット線ＢＬｉに繋がる選択された
ブロックの４つメモリセルのうち、１つでもそのしきい
値が−０．８以上であれば、第１のサブデータ回路９１
に”１”の読み出しサブデータが記憶される。

【００７６】続いて、ビット線ＢＬｉ＋１について同様
に、ベリファイ動作が行われる。即ちタイミングｔ３８
で信号ＰＲＥ１がＶCCから７Ｖ、電圧ＶＢＬ１が０Ｖか
らＶCCとなってビット線ＢＬｉがＶCCに充電される。こ
のとき共通ソース線ＳＲＣも０ＶからＶCCとなる。信号
ＰＲＥ２がＶCCから０Ｖとなってビット線ＢＬｉ＋１は
浮遊状態にされる。以下、詳細な説明は省くが、ビット
線ＢＬｉ＋１に繋がる選択されたブロックの４つのメモ
リセルのうち、１つでもそのしきい値が−０．８以上で
あれば、第２のサブデータ回路９２に”１”の読み出し
サブデータが記憶される。以上により消去ベリファイは
終了する。

【００７７】図１５は、図１４で説明した消去ベリファ
イ時のワード線制御回路６の動作を示している。選択さ
れたブロックでは、アドレス信号Ｐｉ、Ｑｉ、Ｒｉが０
ＶからＶCCとなり、ＮＡＮＤゲート１１０の出力が
“Ｌ”、従ってインバータ１１２の出力ノードＮ１２が
“Ｈ”になる。信号ＢＷＬＨＢはＶCCから０Ｖになり、
スイッチ回路１１３のポンピング作用が働いて、高電圧
発生回路からのＶＰＰＲＷ＝ＶｒｅａｄがノードＮ１１
に転送され、これがＮＭＯＳトランジスタＱｎ２８〜３
１のゲートに与えられる。ＮＭＯＳトランジスタＱｎ３
２〜３４はオフである。

【００７８】また、信号ＳＧＤ１がＶCCからＶｒｅａｄ
＝４．５Ｖになって、これが選択ブロックの選択ゲート
線ＳＧ１に与えられる。ＳＧＤ２は、一定期間毎にＶｒ
ｅａｄとなる動作を繰り返し、これにより、図１４に示
したように選択ゲート線ＳＧ２に繰り返しＶｒｅａｄが
与えられる。

【００７９】非選択ブロックでは、選択ゲート線ＳＧ１
とワード線ＷＬ１〜４は、オンしているＮＭＯＳトラン
ジスタＱｎ３２〜３４によって０Ｖに保たれる。選択さ
れたブロックのアドレス信号Ｐｉ、Ｑｉ、ＲｉがＶCCか
ら０Ｖに、信号ＢＷＬＨＢが０ＶからＶCCになる。これ
により、ノードＮ１２が“Ｌ”となってスイッチ回路１
１３が停止し、ノードＮ１１は、ＮＭＯＳトランジスタ
Ｑｎｄ１を介して放電されて、０Ｖとなる。この結果Ｎ
ＭＯＳトランジスタＱｎ２８〜３１はオフになる。ま
た、選択されたブロックのＮＭＯＳトランジスタＱｎ３
２〜３４はオンとなり、非選択状態にもどり、選択ゲー
トＳＧ１が０Ｖにもどる。

【００８０】図１６は、カラムスキャン判定回路９の構
成を示している。各データ記憶回路２１はカラム選択信
号線ＣＳＬ０〜５１１により選択され、データ線ＤＬ０
〜２０４７にデータを出力する。例えば、ＣＳＬ０が選
択されると、ＩＯ０＆１はＤＬ０に、ＩＯ２＆３はＤＬ
５１２に、ＩＯ４＆５はＤＬ１０２４に、ＩＯ６＆７は
ＤＬ１５３６に、それぞれデータを出力する。また、Ｃ
ＳＬ１が選択されると、ＩＯ０＆１はＤＬ１に、ＩＯ２
＆３はＤＬ５１３に、ＩＯ４＆５はＤＬ１０２５に、Ｉ
Ｏ６＆７はＤＬ１５３７に、それぞれデータを出力す
る。偶数番目のカラム選択線ＣＳＬにより選択された４
つのデータ線ＤＬの４ビットデータは、４入力ＮＡＮＤ
ゲート１６１によって一致検出がなされる。同様に奇数
番目のカラム選択線ＣＳＬにより選択された４つのデー
タ線ＤＬの４ビットデータは、４入力ＮＡＮＤゲート１
６２によって一致検出がなされる。

【００８１】フェイルの時にデータ線ＤＬに出力される
データについて述べると、先の消去ベリファイ動作で説
明したように、メモリセルのしきい値が−０．８Ｖ以上
でフェイル（第１のしきい値より高くなっている）であ
れば、第１，第２のサブデータ回路９１，９２にはデー
タ“１”、すなわちノードＮｂｉ，Ｎｂｉ＋１に“０”
がラッチされる。

【００８２】後に詳細説明するが、最終的な消去ベリフ
ァイとして、マージン電圧（例えば０．３Ｖ）をＮＡＮ
Ｄ型セルユニット内の全てのメモリセルの制御ゲートに
印加する消去ベリファイを行う。この場合、ビット線電
位０．８Ｖを固定の判定基準とすれば、メモリセルのし
きい値が第１のしきい値−０．８Ｖよりも高い規定のし
きい値−０．５Ｖ以下にあるか否かという判定ができ
る。即ち、しきい値−０．５Ｖ以上でフェイルという判
定ができる。

【００８３】偶数番目のカラム選択線で選択された４本
のデータ線ＤＬのデータが全て“１”（フェイルなし）
であれば、ＮＡＮＤゲート１６１の出力は“０”とな
る。同様に奇数番目のカラム選択線で選択された４本の
データ線ＤＬのデータが全て“１”（フェイルなし）で
あれば、ＮＡＮＤゲート１６２の出力は“０”となる。
このとき、カラムアドレスの最下位ビットＡ０が入るＮ
ＡＮＤゲート１６３，１６４の出力は“１”、従ってＡ
ＮＤゲート１６５の出力であるＦａｉｌＩｎは“１”で
ある。フェイルが検出されると、ＮＡＮＤゲート１６１
又は１６２の出力が“１”、従ってアドレスＡ０が入っ
たときＮＡＮＤゲート１６３又は１６４の出力が“０”
となり、ＡＮＤゲート１６５の出力が、ＦａｉｌＩｎ＝
“０”となる。

【００８４】カラムスキャン判定の間、モードフラグＣ
ＯＬＳＣＡＮはＲＳラッチ１７３により“１”にラッチ
される。ＣＯＬＳＣＡＮが“１”の間、オシレータ１６
７によりクロックＯＳＣがトグルする。ＣＯＬＳＣＡＮ
とクロックＯＳＣはＮＡＮＤゲート１７５には入り、そ
の出力とＦａｉｌＩｎ及びＮｂｉｔＦａｉｌがＮＯＲゲ
ート１６８に入る。従って、ＦａｉｌＩｎ＝“０”にな
ると、クロックＯＳＣに同期してカウンタ１６９にカウ
ントパルスとして入力される。フェイルビット数をカウ
ントするバイナリカウンタ１６９は、クロックＯＳＣの
立ち上がりエッジで、ＦａｉｌＩｎ＝“０”（フェイ
ル）のときに＋１インクリメントされる。バイナリカウ
ンタ１６９の出力は、ＮＯＲゲート１７０及びＡＮＤゲ
ート１７１によりデコードされ、０ｂｉｔＦａｉｌとＮ
ｂｉｔＦａｉｌの信号が作られる。図１６では、１例と
してＮｂｉｔＦａｉｌは４ビットフェイルを検出する接
続になっている。即ち、フェイルがなければ、ＮＯＲゲ
ート１７０の出力は、０ｂｉｔＦａｉｌ＝“１”であ
り、フェイルを４カウントすると、ＡＮＤゲート１７１
により、ＮｂｉｔＦａｉｌ＝“１”となる。

【００８５】ただし、この実施例の場合、４入力ＮＡＮ
Ｄ１６１，１６２により４ビットを１ビットに圧縮して
いるので、ＮｂｉｔＦａｉｌが“１”になるのは、４〜
１６ビットフェイルと幅がある。しかし、後述するよう
に、本実施例のデータ消去シーケンスでは、消去後に少
しずつ書き込みを行い、メモリセルのしきい値分布の上
限が−０．８Ｖ以上になるかどうかをチェックしてい
て、メモリセルのしきい値分布の上限付近では、しきい
値分布の上限から中心に向かって分布度数が急増（＞＞
１６）しているので問題ない。

【００８６】図１７は、カラムスキャン判定動作におい
て、４ビットフェイルで途中のカラムでスキャンが停止
する場合を示している。ＳＴＡＲＴＰＵＬのパルスでカ
ラムアドレスがリセットされ、バイナリカウンタ１６９
がリセットされ、ＣＯＬＳＣＡＮが“１”にセットさ
れ、クロックＯＳＣがトグルを始める。クロックＯＳＣ
の立ち下がりエッジでカラムアドレスがインクリメント
されていき、ＣＳＬ０，１，２，…とカラムが順次選択
されていき、選択されたカラム選択線ＣＳＬに対応した
フェイルデータがＦａｉｌＩｎに出力され、クロックＯ
ＳＣの立ち上がりエッジでＦａｉｌＩｎ＝“０”にとき
にバイナリカウンタ１６９がインクリメントされる。バ
イナリカウンタ１６９が４カウントするとＮｂｉｔＦａ
ｉｌ＝“１”となる。このＮｂｉｔＦａｉｌ＝“１”
は、立ち上がり検知回路１７４により検知されて、終了
パルスＥＮＤＰＵＬが発生され、ＣＯＬＳＣＡＮのラッ
チをリセットする。

【００８７】図１８は、カラムスキャン判定動作で最終
カラムまでスキャンして停止する場合を示している。図
１７と同様に、カラムアドレスがインクリメントされて
いき、ＣＳＬ０，１，２，…，５１１とカラムが順次選
択される。この間、フェイルがないと、ＦａｉｌＩｎ＝
“１”であり、バイナリカウンタ１６９はインクリメン
トされない。最終カラムＣＳＬ５１１になると、アドレ
ス終了を検知するゲート１７２により、ＡＤＤＥＮＤが
“１”になる。このＡＤＤＥＮＤの立ち上がりエッジが
立ち上がり検知回路１７４で検知されて、終了パルスＥ
ＮＤＰＵＬが発生される。最終カラムまでスキャンして
０ｂｉｔＦａｉｌが“１”を保持しているということ
は、カラムスキャン判定の結果がパスということを示し
ている。

【００８８】図１９は、ここまで説明したデータ消去と
事前書き込み、更にその後の消去ベリファイとカラムス
キャン判定までを含むデータ消去のアルゴリズムを示し
ている。このアルゴリズムは、制御信号及び制御電圧発
生回路７で制御されている。データ消去の命令が入って
（Ｓ３１）、まず変数ｊとｋが１にセットされ、消去電
圧Ｖｅｒａに初期値がセットされる（Ｓ３２）。図２０
は、事前書き込みによるメモリセルのしきい値の動きを
示しているが、書き込みの遅いメモリセルSlowest Cell
が深く消去されすぎていると、事前書き込みの繰り返し
で書き込みの速いメモリセルFastest Cellが−０．８Ｖ
以上になる時に、書き込みの遅いメモリセルSlowest Ce
llはまだ十分しきい値が上がっていない状態になってし
まう。

【００８９】そこでそのような状態を避けるために、ま
ずブロック一括で事前書き込みを行う（Ｓ３３）。ただ
し、このときの事前書き込み電圧Ｖｓｐｇｍ２は、後述
する事前書き込み電圧Ｖｓｐｇｍとは異なり、その目的
から通常の書き込み電圧と同程度である。

【００９０】続いて、図１２に示したブロック単位での
一括消去が行われ（Ｓ３４）、変数ｉが１に、事前書き
込み電圧Ｖｓｐｇｍに初期値がセットされる（Ｓ３
５）。Ｖｓｐｇｍは少しずつ書き込みを行う必要がある
ことから通常の書き込み電圧より低い。図１３で説明し
たブロック一括の事前書き込みが行われ（Ｓ３６）、そ
の後、図１４、１５で説明したブロック一括の消去ベリ
ファイが行われ（Ｓ３７）、その後、図１６〜１８で説
明したカラムスキャン判定が行われる（Ｓ３８）。そし
て、選択されたブロックでｎ個以上のメモリセルのしき
い値が−０．８Ｖ以上であるか判定される（Ｓ３９）。
この判断は信号ＮｂｉｔＦａｉｌが“１”の場合ＹＥＳ
となる。ここでｎ個以上（例えば４個）としているの
は、１個のメモリセルだけで判断すると、たまたまその
セルが異常に書き込みが速くて、他のメモリセルのしき
い値の主分布から離れていると、しきい値の主分布が低
い状態でデータ消去のシーケンスが終了してしまうから
である。

【００９１】もし、選択されたブロックでｎ個以上のメ
モリセルのしきい値が−０．８Ｖ以上になっていなけれ
ば、変数ｉがｉＭＡＸ（例えば３２）以下か否かが判断
される（Ｓ４０）。変数ｉがｉＭＡＸ以下であれば、ｉ
に１を加えて（Ｓ４２）、事前書き込み電圧Ｖｓｐｇｍ
を例えば０．２Ｖ増加させ（Ｓ４３）、再度事前書き込
みする（Ｓ３６）。変数ｉがｉＭＡＸを越えると、デー
タ消去が失敗したとして、データ消去異常終了となる
（Ｓ４１）。

【００９２】消去ベリファイ（Ｓ３７）、カラムスキャ
ン判定（Ｓ３８）の後、選択されたブロックでｎ個以上
のメモリセルのしきい値が−０．８Ｖ以上であると判断
されると（Ｓ３９）、変数ｉがｉＭＩＮ（例えば５）以
上か否かが判断される（Ｓ４４）。この判定がＮＯであ
ると、変数ｊがｊＭＡＸ（例えば３）以下であるか否か
が判定され（Ｓ４５）、ＹＥＳであれば変数ｊに１を加
え（Ｓ４７）、消去電圧Ｖｅｒａを例えば０．５Ｖ増加
させて（Ｓ４８）、前回の消去が十分でなかったとして
再度、事前書き込み（Ｓ３３）、消去（Ｓ３４）からや
り直す。変数ｊがｊＭＡＸを越えると、データ消去が失
敗したとして、データ消去異常終了となる（Ｓ４６）。

【００９３】ステップＳ４４で変数ｉがｉＭＩＮ以上が
判定されると、最終的な確認のために消去ベリファイの
マージン電圧０．３ＶをＮＡＮＤ型セルユニット内の全
てのメモリセルに印加してブロック一括の消去ベリファ
イ（Ｓ４９）とカラムスキャン判定（Ｓ５０）を行う。
事前書き込み電圧Ｖｓｐｇｍを０．２Ｖずつインクリメ
ントしていくと、５回程度、事前書き込みを繰り返した
ときのメモリセルのしきい値の変化量は、ほぼ０．２Ｖ
に飽和するので、メモリセルのしきい値が−０．８Ｖ以
上の判定基準で事前書き込みのループを抜けた場合、メ
モリセルのしきい値の上限が−０．６Ｖになっているは
ずである。よって、最終的にメモリセルのしきい値が−
０．５Ｖ以下であることを保証するために、ＮＡＮＤ型
セルユニット内の全てのメモリセルに０．３Ｖのオフセ
ット電圧を印加して消去ベリファイを行うのである。

【００９４】ステップＳ５１で全てのメモリセルのしき
い値が−０．５Ｖ以下であるか否かが判定され、ＹＥＳ
であればデータ消去が成功したとして、データ消去終了
（Ｓ５２）となる。この判断は信号０ｂｉｔＦａｉｌが
“１”の場合ＹＥＳとなる。

【００９５】ステップＳ５１で選択されたブロックのメ
モリセルの内１つでもそのしきい値が−０．５Ｖを越え
ていると判断されると、変数ｋがｋＭＡＸ（例えば３）
以下の場合、データ消去が失敗したとして再度、事前書
き込み（Ｓ３３）、消去（Ｓ３４）からやり直す。この
場合、変数ｋがｋＭＡＸを越えていないか否かの判断が
行われ（Ｓ５３）、超えていない場合に変数ｋをステッ
プアップして（Ｓ５５）、ステップＳ３３に戻る。変数
ｋがｋＭＡＸを超えたと判定されると、データ消去が失
敗したとして、データ消去異常終了となる（Ｓ５４）。

【００９６】この様なデータ消去によって、過剰消去さ
れたメモリセルを無くし、消去状態のメモリセルのしき
い値を一定範囲に追い込んで、書き込み等の誤動作を防
止することができる。特に、ＮＡＮＤ型セルを用いて、
“０”書き込み時に選択メモリセルの両隣のメモリセル
のワード線を０Ｖとし、両隣のメモリセルをオフにする
と同時に選択メモリセルのチャネルをフローティングに
して、選択ワード線からの容量結合により電位上昇させ
る方式を採用した場合に、誤書き込みを確実に防止する
ことが可能になる。

【００９７】

【発明の効果】以上のように、この発明に係る不揮発性
半導体記憶装置は、データ消去後に少しずつ事前書き込
みと確認読み出しを行って、規定しきい値に達したメモ
リセルが複数個あったことを判定して事前書き込みを終
了するようにしている。これにより、特に書き込まれ易
い異常メモリセルのために過消去状態のメモリセルを残
した状態で事前書き込みを終了することがなくなり、消
去状態のメモリセルを一定のしきい値範囲に追い込み、
誤動作を防止することが可能になる。

【図面の簡単な説明】

【図１】 この発明の一実施例によるＮＡＮＤ型フラッ
シュメモリの構成を示す。

【図２】 同実施例のフラッシュメモリのデータ消去動
作の概略フローを示す。

【図３】 同実施例のデータ消去動作によるメモリセル
のしきい値分布の変化を示す。

【図４】 同実施例のフラッシュメモリの事前書込動作
におけるユニット分割の一例を示す。

【図５】 同実施例のフラッシュメモリの事前書込動作
におけるユニット分割の他の例を示す。

【図６】 同実施例のフラッシュメモリのメモリセルア
レイ構成を示す。

【図７】 同実施例のフラッシュメモリのメモリセルト
ランジスタ及び選択ゲートトランジスタ構造を示す。

【図８】 同実施例のフラッシュメモリのＮＡＮＤ型セ
ルの構造を示す。

【図９】 図６におけるデータ記憶回路の具体的構成を
示す。

【図１０】 図９におけるクロック同期式インバータの
構成を示す。

【図１１】 図１におけるワード線制御回路の具体的構
成を示す。

【図１２】 同実施例のフラッシュメモリのデータ消去
動作を説明するための信号波形図である。

【図１３】 同実施例のフラッシュメモリのデータ消去
後の事前書き込み動作を説明するための信号波形図であ
る。

【図１４】 同実施例のフラッシュメモリの事前書き込
み後の確認読出動作を説明するための信号波形図であ
る。

【図１５】 同じく確認読出動作におけるワード線制御
回路の動作を説明するための信号波形図である。

【図１６】 図１におけるカラムスキャン判定回路の具
体的構成を示す。

【図１７】 図１６のカラムスキャン判定回路によるカ
ラムスキャン判定動作の信号波形図である。

【図１８】 図１６のカラムスキャン判定回路によるカ
ラムスキャン判定動作の他の信号波形図である。

【図１９】 同実施例のフラッシュメモリのデータ消去
の動作フローを示す図である。

【図２０】 同実施例のメモリセルの事前書き込みによ
るしきい値変化の様子を示す。

【図２１】 ＮＡＮＤ型セルでの“０”書き込み方式を
説明するための図である。

【図２２】 従来のＮＡＮＤ型フラッシュメモリでのデ
ータ消去動作の概略を説明するための図である。

【符号の説明】

１…メモリセルアレイ、２…ビット線制御回路、３…カ
ラムデコーダ、４…データ入出力バッファ、５…データ
入出力端子、６…ワード線制御回路、７…制御信号及び
制御電圧発生回路、８…制御信号入力端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれ制御ゲートを有する電気的書き
   換え可能な不揮発性半導体メモリセルをマトリクス配列
   して構成されるメモリセルアレイと、 このメモリセルアレイ内の選択されたメモリセルの制御
   ゲートに書き込み電圧を印加してデータ書き込みを行う
   書き込み手段と、 前記メモリセルアレイ内の複数のメモリセルに前記書き
   込み電圧と逆極性の消去電圧を印加してデータ一括消去
   を行う消去手段と、 この消去手段によりデータが消去された前記複数のメモ
   リセルを所望の消去状態にするために事前書き込み電圧
   を印加して事前書き込みを行う事前書き込み手段と、 この事前書き込み手段による事前書き込み後に前記複数
   のメモリセルが前記消去状態に入っているか否かを確認
   するための確認読み出し手段と、 この確認読み出し手段の出力に基づいて少なくとも二つ
   のメモリセルのしきい値が所定のしきい値に達したこと
   を判定して前記事前書き込み手段による事前書き込み動
   作を終了する消去状態判定手段を備えたことを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】 前記消去状態判定手段は、前記メモリセ
   ルアレイの複数のデータ入出力線をｍ個のユニット（但
   し、ｍ≧２）に分けて、各ユニット毎の確認読み出し出
   力について消去状態の判定を行うものであり、各ユニッ
   ト毎にそれぞれ少なくともひとつのメモリセルが前記し
   きい値に達したことを判定して前記事前書き込み手段に
   よる事前書込動作を終了するものであることを特徴とす
   る請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記消去状態判定手段は、前記メモリセ
   ルアレイの複数のワード線をｎ個のユニット（但し、ｎ
   ≧２）に分けて、各ユニット毎の確認読み出し出力につ
   いて消去状態の判定を行うものであり、各ユニット毎に
   それぞれ少なくともひとつのメモリセルが前記しきい値
   に達したことを判定して前記事前書き込み手段による事
   前書込動作を終了するものであることを特徴とする請求
   項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記メモリセルアレイ内の不揮発性メモ
   リセルは複数個ずつ直列接続されてＮＡＮＤ型セルを構
   成し、 前記書き込み手段は、前記ＮＡＮＤ型セル内の選択され
   たメモリセルの両隣のメモリセルの制御ゲートに前記書
   き込み電圧より低い第１の電圧を印加し、残りのメモリ
   セルの制御ゲートに前記書き込み電圧と第１の電圧の中
   間の第２の電圧を印加してデータ書き込みを行うもので
   あることを特徴とする請求項１記載の不揮発性半導体記
   憶装置。
5. 【請求項５】 前記確認読み出し手段による読み出し結
   果を記憶するデータ記憶手段を更に備え、 前記消去状態判定手段は、前記データ記憶手段の記憶デ
   ータをスキャンしながら前記しきい値に達したメモリセ
   ルの数をカウントするスキャン判定手段を備えたことを
   特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記事前書き込み手段による事前書き込
   み動作と、前記確認読み出し手段による確認読み出し動
   作と、前記スキャン判定手段によるメモリセル数のカウ
   ント動作を繰り返し、前記しきい値に達したメモリセル
   数が２以上であることを検出して事前書き込み動作を終
   了する制御手段を更に備えたことを特徴とする請求項５
   記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記制御手段は、事前書き込み動作を終
   了した後、更に、ＮＡＮＤ型セルのワード線に確認読み
   出しのマージン電圧を与えた確認読み出し動作と、前記
   スキャン判定によるメモリセル数のカウント動作を行っ
   て、全てのメモリセルが前記しきい値より高い規定のし
   きい値以下の消去状態にあることを検出して事前書込動
   作を終了するようにしたことを特徴とする請求項６記載
   の不揮発性半導体記憶装置。