TWI450270B - 非揮發性半導體記憶體裝置 - Google Patents

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Masaru Kidoh
Hiroyasu Tanaka
Tomoko Fujiwara
Megumi Ishiduki
Yosuke Komori
Yoshimasa Mikajiri
Shigeto Oota
Ryouhei Kirisawa
Hideaki Aochi
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Description

非揮發性半導體記憶體裝置
本發明係關於一種電資料可重寫非揮發性半導體記憶體裝置。
本申請案係基於且主張2009年9月25日申請之先前日本專利申請案第2009-220985號之優先權的權利，該案之全文以引用方式併入本文中。
用於實現記憶體中之越來越高之密度級而無需依賴於微影的一習知技術之一實例係其中若干一次性可程式化元件夾於多層佈線之間的一結構。此外，存在一結構，其中重複磊晶生長一矽膜，藉此一習知NAND快閃記憶體係形成為多重層等等。但是，此等習知結構具有一問題，即：隨著堆疊層數量增加，微影執行數量增加。
作為用於解決上述問題之一結構來揭示的係一三維半導體記憶體裝置，其具有三維地安置於其間之若干記憶體單元(參考日本未審查專利申請公開案第2007-266143號及日本未審查專利申請公開案第2009-146954號)。此半導體記憶體裝置之特徵在於其下述製造方法。即，首先以一單一步驟穿過堆疊之電極打開一孔，且在該孔之一內壁上形成一記憶體膜。接著，用一多晶矽膜填充該孔之一內側。此製造方法使由堆疊記憶體元件構成之一記憶體串可一次性形成。此外，此製造方法容許實現一記憶體，其中即使堆疊層數量增加，微影製程之數量幾乎不增加。
但是，在上述三維半導體記憶體裝置之案例中，相較於一習知二維半導體記憶體裝置(平面型裝置)，連接至一位元線之串的數量(達數千或更多)通常極大。結果，若不最大限度地減少來自數千個未經選定串之一洩漏電流，則很難正確地讀取一選定單元。明確言之，當一選擇電晶體之一閘極電壓係0V時，必須將洩漏電流之一容許值抑制為每串約0.1pA之一極低位準。
相比之下，在上述三維半導體記憶體裝置的一抹除操作中，在選擇電晶體附近產生一強電場，致使產生電洞。且為了抹除，必須將此等電洞拉入記憶體單元之一本體中。例如，據估計，當選擇電晶體之閘極電壓比其汲極電壓低5V時，歸因於該等電洞之一電流必須為每串至少約100pA。
藉由降低選擇電晶體之本體中的一雜質濃度而減少洩漏電流。相比之下，藉由增加選擇電晶體之本體中的該雜質濃度而充分地產生一電洞電流。即，關於設定選擇電晶體之本體中的雜質濃度，在消除洩漏電流與產生電洞電流之間存在一權衡。
根據本發明之一第一態樣，一種非揮發性半導體記憶體裝置包括：一位元線；一源極線；一記憶體串，其具有串聯連接之複數個電資料可重寫記憶體電晶體；一第一選擇電晶體，其係設置於該記憶體串之一端與該位元線之間；一第二選擇電晶體，其係設置於該記憶體串之另一端與該源極線之間；及一控制電路，其係經組態以控制一讀取操作，複數個記憶體串係經由複數個第一選擇電晶體而連接至一位元線，該記憶體串包括：一第一半導體層，其包含在一基板上於一堆疊方向上延伸的一柱狀部分且其用作為該等記憶體電晶體之一本體；一第一電荷儲存層，其包圍該柱狀部分且藉由儲存一電荷而保持該等記憶體電晶體之資料；及複數個第一導電層，其等係堆疊於該基板上以便包圍該第一電荷儲存層且其等用作為該等記憶體電晶體之閘極，該第一選擇電晶體包括：一第二半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸且其用作為該第一選擇電晶體之一本體；一第一閘極絕緣層，其包圍該第二半導體層；及一第二導電層，其包圍該第一閘極絕緣層且用作為該第一選擇電晶體之一閘極，且該第二選擇電晶體包括：一第三半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸且其用作為該第二選擇電晶體之一本體；一第二閘極絕緣層，其包圍該第三半導體層；及一第三導電層，其包圍該第二閘極絕緣層且用作為該第二選擇電晶體之一閘極，在自該等記憶體串之一選定者讀取資料期間，該控制電路係經組態以使連接至該等記憶體串之一未經選定者的該第一選擇電晶體表現為導電並且使連接至該等記憶體串之未經選定者的該第二選擇電晶體表現為非導電。
根據本發明之一第二態樣，一種非揮發性半導體記憶體裝置包括：一位元線；一源極線；一記憶體串，其具有串聯連接之複數個電資料可重寫記憶體電晶體；一第一選擇電晶體，其係設置於該記憶體串之一端與該位元線之間；一第二選擇電晶體，其係設置於該記憶體串之另一端與該源極線之間；及一控制電路，其係經組態以控制一讀取操作，複數個記憶體串係經由複數個第一選擇電晶體而連接至一位元線，該記憶體串包括：一第一半導體層，其包含在一基板上於一堆疊方向上延伸的一柱狀部分且其用作為該等記憶體電晶體之一本體；一第一電荷儲存層，其包圍該柱狀部分且藉由儲存一電荷而保持該等記憶體電晶體之資料；及複數個第一導電層，其等係堆疊於該基板上以便包圍該第一電荷儲存層且其等用作為該等記憶體電晶體之閘極，該第一選擇電晶體包括：一第二半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸且其用作為該第一選擇電晶體之一本體；一第一閘極絕緣層，其包圍該第二半導體層；及一第二導電層，其包圍該第一閘極絕緣層且用作為該第一選擇電晶體之一閘極，且該第二選擇電晶體包括：一第三半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸且其用作為該第二選擇電晶體之一本體；一第二閘極絕緣層，其包圍該第三半導體層；及一第三導電層，其包圍該第二閘極絕緣層且用作為該第二選擇電晶體之一閘極，在自該等記憶體串之一選定者讀取資料期間，該控制電路係經組態以首先使連接至該等記憶體串之一未經選定者的該第一選擇電晶體及該第二選擇電晶體表現為非導電，且接著將一第一電壓施加至包含於該等記憶體串之該未經選定者中的該等記憶體電晶體之一閘極，藉此藉由電容性耦合而使包含於該等記憶體串之該未經選定者中的該等記憶體電晶體之該本體升壓。
下文參考圖式描述根據本發明之一非揮發性半導體記憶體裝置的若干實施例。
[第一實施例]
[組態]
首先，參考圖1描述根據一第一實施例之一非揮發性半導體記憶體裝置的一整體組態。圖1係根據本發明之第一實施例之非揮發性半導體記憶體裝置的一方塊圖。
如圖1中所示，根據第一實施例之非揮發性半導體記憶體裝置包括一記憶體單元陣列11、一列解碼器12、一感測放大器13、一行解碼器14及一控制電路15。在圖1所示之實例中，有兩個記憶體單元陣列11，但可進一步提供兩個或更多個。對記憶體單元陣列11之每一者分別提供一個列解碼器12、一個感測放大器13及一個行解碼器14。
如圖1中所示，記憶體單元陣列11包含：複數個位元線BL；經組態以橫跨該等位元線BL的複數個源極線SL；及複數個記憶體串MS，該複數個記憶體串MS的每一者具有串聯連接之複數個電可重寫記憶體電晶體MTr。如圖2中所示，記憶體單元陣列11係經組態為使電資料儲存記憶體電晶體MTr配置成一三維矩陣。即，該等記憶體電晶體MTr既在一水平方向上被配置成一矩陣，亦在一堆疊方向上被配置成一矩陣。在堆疊方向上對準之複數個記憶體電晶體MTr係串聯連接以組態記憶體串MS。連接至記憶體串MS之兩端的分別為一汲極側選擇電晶體SDTr及一源極側選擇電晶體SSTr，其等在被選擇時表現為導電。記憶體串MS係配置為使堆疊方向作為一縱向。汲極側選擇電晶體SDTr使其一端連接至位元線BL。源極側選擇電晶體SSTr使其一端連接至源極線SL。
如圖1中所示，列解碼器12解碼下載至該列解碼器12的一區塊位址信號等等，並且控制記憶體單元陣列11。感測放大器13自記憶體單元陣列11讀取資料。行解碼器14解碼一行位址信號並且控制該感測放大器13。控制電路15使一電源供應電壓升壓以產生在寫入及抹除期間所需之一高電壓，且該控制電路15進一步產生一控制信號以控制列解碼器12、感測放大器13及行解碼器14。
接著，參考圖3描述記憶體單元陣列11之一電路組態。圖3係沿著記憶體單元陣列11之一行方向上之一橫截面形成的記憶體電晶體MTr、汲極側選擇電晶體SDTr、源極側選擇電晶體SSTr及其等之一周邊電路的一等效電路圖。
如圖3中所示，記憶體單元陣列11包含複數個位元線BL及複數個記憶體區塊MB。該等位元線BL係形成為在行方向上延伸且在列方向上具有一特定間距之條狀物。該等記憶體區塊MB係以一特定間距重複地設置於行方向上。
如圖3中所示，記憶體區塊MB包含在列方向上及行方向上配置成一矩陣之複數個記憶體單元MU。複數個記憶體 單元MU係經設置使得該複數個記憶體單元MU係共同連接至一條位元線BL。記憶體單元MU包含記憶體串MS、源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr。在行方向上相鄰之記憶體單元MU係經形成使得其等之一組態為在行方向上相互對稱。該等記憶體單元MU係在列方向上及行方向上配置成一矩陣。
記憶體串MS係由串聯連接之記憶體電晶體MTr1-MTr8及一背閘極電晶體BTr而組態。記憶體電晶體MTr1-MTr4在堆疊方向上串聯連接。記憶體電晶體MTr5-MTr8亦類似地在堆疊方向上串聯連接。記憶體電晶體MTr1-MTr8係藉由陷獲一電荷儲存層中之一電荷而儲存資訊。背閘極電晶體BTr係連接於最低層記憶體電晶體MTr4與MTr5之間。因此該等記憶體電晶體MTr1-MTr8及該背閘極電晶體BTr在行方向上之一橫截面中係連接成一U形。汲極側選擇電晶體SDTr之一源極係連接至記憶體串MS之一端(記憶體電晶體MTr1之一汲極)。源極側選擇電晶體SSTr之一汲極係連接至該記憶體串MS之另一端(記憶體電晶體MTr8之一源極)。
在一記憶體區塊MB中之記憶體單元MU中的記憶體電晶體MTr1之閘極係共同連接至一字線WL1。類似地，在一記憶體區塊MB中之記憶體電晶體MTr2-MTr8的閘極係分別共同連接至字線WL2-WL8。此外，在列方向及行方向上被配置成一矩陣之背閘極電晶體BTr的閘極係共同連接至一背閘極線BG。
在列方向上被配置成一線之記憶體單元MU中的汲極側選擇電晶體SDTr之每一者的閘極係共同連接至在列方向上延伸的一汲極側選擇閘極線SGD。此外，在行方向上被配置成一線之汲極側選擇電晶體SDTr的汲極係共同連接至位元線BL。
在列方向上被配置成一線之記憶體單元MU中的源極側選擇電晶體SSTr之每一者的閘極係共同連接至在列方向上延伸的一源極側選擇閘極線SGS。此外，在行方向上相鄰之各對記憶體單元MU中，在列方向上被配置成一線的源極側選擇電晶體SSTr的源極係共同連接至在列方向上延伸的源極線SL。
接著，參考圖4及圖5描述經組態以實現圖3中所示之電路組態的記憶體單元陣列11的一堆疊結構。圖4係根據第一實施例之記憶體單元陣列11的一橫截面圖，且圖5係圖4之一放大圖。
如圖4中所示，記憶體單元陣列11包含一基板20，且從一低層起該記憶體單元陣列11依序包含一背閘極層30、一記憶體電晶體層40、一選擇電晶體層50及一佈線層60。背閘極層30用作為背閘極電晶體BTr。記憶體電晶體層40用作為記憶體電晶體MTr1-MTr8。選擇電晶體層50用作為汲極側選擇電晶體SDTr及源極側選擇電晶體SSTr。佈線層60用作為源極線SL及位元線BL。
如圖4中所示，背閘極層30包含形成於基板上之一背閘極導電層31，其中一絕緣層21係插入於該基板與該背閘極導電層31之間。該背閘極導電層31用作為背閘極線BG且用作為背閘極電晶體BTr之一閘極。背閘極導電層31係形成為在列方向上及行方向上延伸之一平面形狀。背閘極導電層31覆蓋下文將描述之一U形半導體層45之一接合部分45B的一下表面及一側表面，且該背閘極導電層31係形成至與該接合部分45B之一上表面相同之高度。該背閘極導電層31係由多晶矽(poly-Si)構成。
此外，如圖4中所示，背閘極層30包含一背閘極孔32，該背閘極孔32係經形成以便挖掘該背閘極導電層31。背閘極孔32係經組態作為在列方向上具有一短側及在行方向上具有一長側之一開口。背閘極孔32係在列方向上及行方向上以特定間隔形成為一矩陣。
如圖4中所示，記憶體電晶體層40包含在堆疊方向上形成之若干字線導電層41a-41d，其中一絕緣層42係插入於其等之間。該等字線導電層41a-41d用作為字線WL1-WL8且用作為記憶體電晶體MTr1-MTr8之一閘極。該等字線導電層41a-41d係被分為若干記憶體區塊MB且係被形成為在列方向上相對之一對梳齒狀。該等字線導電層41a-41d包含形成為在列方向上延伸且在行方向上具有一特定間距之條狀物的一部分。該等字線導電層41a-41d係由多晶矽(poly-Si)構成。
此外，如圖4中所示，記憶體電晶體層40包含一記憶體孔43，該記憶體孔43係經形成以便穿透字線導電層41a-41d及絕緣層42。
該記憶體孔43係經形成以便與每一背閘極孔32之行方向上的兩端附近的一位置對準。該記憶體孔43係在列方向上及行方向上形成為一矩陣。
此外，如圖4中所示，上述背閘極層30及記憶體電晶體層40包含一記憶體閘極絕緣層44及U形半導體層45。該U形半導體層45用作為記憶體電晶體MTr1-MTr8及背閘極電晶體BTr之一本體。
如圖4中所示，記憶體閘極絕緣層44係形成於面對記憶體孔43及背閘極孔32之一側表面上。如圖5中所示，記憶體閘極絕緣層44係由一區塊絕緣層44a、一電荷儲存層44b及一穿隧絕緣層44c而組態。區塊絕緣層44a係沿著記憶體孔43及背閘極孔32之側表面形成，以便與字線導電層41a-41d及背閘極導電層31接觸。區塊絕緣層44a係由二氧化矽(SiO2 )構成。電荷儲存層44b係形成於區塊絕緣層44a之一側表面上。該電荷儲存層44b係用於儲存一電荷，藉此保持記憶體電晶體MTr1-MTr8之資料。電荷儲存層44b係由氮化矽(SiN)構成。穿隧絕緣層44c係形成於該電荷儲存層44b之一側表面上。該穿隧絕緣層44c係由二氧化矽(SiO2 )構成。
當從列方向上觀看時，U形半導體層45係形成為一U形。該U形半導體層45係經形成以便與穿隧絕緣層44c之一側表面接觸及以便填充背閘極孔32及記憶體孔43。當從列方向上觀看時，U形半導體層45包含在相對於基板20之一垂直方向上延伸的一對柱狀部分45A，且接合部分45B係經形成以便接合該對柱狀部分45A之下端。U形半導體層45係由多晶矽(poly-Si)構成。
換句話表達記憶體電晶體層40的上述組態，穿隧絕緣層44c係經形成以便包圍柱狀部分45A之一側表面。電荷儲存層44b係經形成以便包圍穿隧絕緣層44c之一側表面。區塊絕緣層44a係經形成以便包圍電荷儲存層44b之一側表面。字線導電層41a-41d係經形成以便包圍區塊絕緣層44a之一側表面。
如圖4中所示，選擇電晶體層50包含一汲極側導電層51及在與該汲極側導電層51相同之層中形成的一源極側導電層52。汲極側導電層51用作為汲極側選擇閘極線SGD並且用作為汲極側選擇電晶體SDTr之一閘極。源極側導電層52用作為源極側選擇閘極線SGS並且用作為源極側選擇電晶體SSTr之一閘極。
汲極側導電層51及源極側導電層52係形成為在列方向上延伸且在行方向上具有一特定間距之條狀物。在行方向上交替地設置一對汲極側導電層51及一對源極側導電層52。汲極側導電層51及源極側導電層52係由多晶矽(poly-Si)構成。
此外，如圖4中所示，選擇電晶體層50包含一汲極側孔53及一源極側孔54。汲極側孔53係經形成以便穿透汲極側導電層51。源極側孔54係經形成以便穿透源極側導電層52。汲極側孔53及源極側孔54係形成於與記憶體孔43對準之一位置處。
此外，如圖4中所示，選擇電晶體層50包含一汲極側閘極絕緣層55、一源極側閘極絕緣層56、一汲極側柱狀半導體層57及一源極側柱狀半導體層58。汲極側柱狀半導體層57用作為汲極側選擇電晶體SDTr之一本體。源極側柱狀半導體層58用作為源極側選擇電晶體SSTr之一本體。
汲極側閘極絕緣層55係形成於汲極側孔53之一側表面上。源極側閘極絕緣層56係形成於源極側孔54之一側表面上。汲極側閘極絕緣層55及源極側閘極絕緣層56係由二氧化矽(SiO2 )構成。
汲極側柱狀半導體層57係形成為在堆疊方向上延伸之一柱狀且與汲極側閘極絕緣層55接觸，並且以便填充汲極側孔53。源極側柱狀半導體層58係形成為在堆疊方向上延伸之一柱狀且與源極側閘極絕緣層56接觸，並且以便填充源極側孔54。汲極側柱狀半導體層57及源極側柱狀半導體層58係由多晶矽(poly-Si)構成。
此外，如圖5中所示，在汲極側柱狀半導體層57之一上部分57A中的一雜質濃度高於其下部分57B中的雜質濃度。此處，上部分57A意指汲極側導電層51之一上端之上方並且接近一第二佈線層62(位元線BL)的一側。下部分57B意指汲極側導電層51之上部分57A之下方並且接近柱狀部分45A(U形半導體層45)的一側。上部分57A之雜質濃度為1×1019 cm-3 或更大，且較佳為3×1019 cm-3 或更大。下部分57B之雜質濃度比上部分57A之雜質濃度低一個數量級或更多，且為3×1018 cm-3 。應注意源極側柱狀半導體層58之一上部分58A及一下部分58B亦具有類似於汲極側柱狀半導體層57之雜質濃度。
上部分57A及58A係設定於上述濃度以促進在一抹除操作期間產生一GIDL電流。但是，另一方面，設定此一濃度致使汲極側選擇電晶體SDTr之截止特性惡化。本實施例藉由執行下文將描述之一讀取方法解決上述截止特性問題。
換句話表達選擇電晶體層50的上述組態，汲極側閘極絕緣層55係經形成以便包圍汲極側柱狀半導體層57之一側表面。汲極側導電層51係經形成以便包圍汲極側閘極絕緣層55之一側表面。源極側閘極絕緣層56係經形成以便包圍源極側柱狀半導體層58之一側表面。源極側導電層52係經形成以便包圍源極側閘極絕緣層56之一側表面。
如圖4中所示，佈線層60包含一第一佈線層61、一第二佈線層62及一插塞層63。第一佈線層61用作為源極線SL。第二佈線層62用作為位元線BL。
如圖4中所示，第一佈線層61係經形成以便共同地與相鄰兩個源極側柱狀半導體層58之上表面接觸。第一佈線層61係形成為在列方向上延伸且在行方向上具有一特定間距之條狀物。第一佈線層61係由一金屬(諸如鎢(W))構成。
如圖4中所示，第二佈線層62係經由插塞層63連接至汲極側柱狀半導體層57之一上表面。第二佈線層62係形成為在行方向上延伸且在列方向上具有一特定間距之條狀物。第二佈線層62係由一金屬(諸如銅(Cu))構成，且插塞層63係由一金屬(諸如鎢(W))構成。
[第一讀取操作]
接著，描述根據第一實施例之非揮發性半導體記憶體裝置中的一第一讀取操作。如圖6中所示，在一選定記憶體區塊MB(sel)中之一選定記憶體串MS(sel)中所包含的一選定記憶體電晶體MTr(sel)上執行該第一讀取操作。該選定記憶體串MS(sel)位於一選定列row(sel)及一選定行col(sel)中。應注意在該選定記憶體區塊MB(sel)中之一未經選定記憶體串MS(unsel)位於該選定列row(sel)及該選定行col(sel)之外。
在開始描述第一讀取操作之前，如圖6中所示，首先指定每一部分之名稱。連接至選定記憶體串MS(sel)中之選定記憶體電晶體MTr(sel)之一閘極的係一字線WL(sel)。同時，連接至該選定記憶體串MS(sel)中之未經選定記憶體電晶體MTr(unsel)之一閘極的係一字線WL(unsel)。應注意，與未經選定記憶體串MS(unsel)中之選定記憶體電晶體MTr(sel)處於相同位置關係中的一記憶體電晶體MTr(unselA)係共同連接至該字線WL(sel)。此外，與未經選定記憶體串MS(unsel)中之未經選定記憶體電晶體MTr(unsel)處於相同位置關係中的一記憶體電晶體MTr(unselB)係共同連接至該字線WL(unsel)。
此外，如圖6中所示，連接至一未經選定記憶體區塊MB(unsel)中之一未經選定記憶體串MS(unselO)中所包含的一未經選定記憶體電晶體MTr(unselO)之一閘極的係一字線WL(unselO)。應注意，在未經選定記憶體區塊MB(unsel)中之所有記憶體串係未經選定記憶體串MS(unselO)，且在未經選定記憶體串MS(unselO)中之所有記憶體電晶體係未經選定記憶體電晶體MTr(unselO)。
此外，如圖6中所示，連接至選定記憶體區塊MB(sel)中之一背閘極電晶體BTr(sel)之一閘極的係一背閘極線BG(sel)。連接至未經選定記憶體區塊MB(unsel)中之一背閘極電晶體BTr(unsel)之一閘極的係一背閘極線BG(unsel)。應注意，在選定記憶體區塊MB(sel)中之所有背閘極電晶體係背閘極電晶體BTr(sel)，且在未經選定記憶體區塊MB(unsel)中之所有背閘極電晶體係背閘極電晶體BTr(unsel)。
此外，如圖6中所示，連接至位於選定列row(sel)中之選定記憶體串MS(sel)所連接之一汲極側選擇電晶體SDTr(sel)之一閘極的係一汲極側選擇閘極線SGD(sel)。同時，連接至位於選定記憶體區塊MB(sel)中之一未經選定列row(unsel)中的未經選定記憶體串MS(unsel)所連接之一汲極側選擇電晶體SDTr(unsel)之一閘極的係一汲極側選擇閘極線SGD(unsel)。此外，連接至未經選定記憶體區塊MB(unsel)中之一汲極側選擇電晶體SDTr(unselMB)之一閘極的係一汲極側選擇閘極線SGD(unselMB)。
類似地，如圖6中所示，連接至位於選定列row(sel)中之選定記憶體串MS(sel)所連接的一源極側選擇電晶體SSTr(sel)之一閘極的係一源極側選擇閘極線SGS(sel)。同時，連接至位於選定記憶體區塊MB(sel)中之未經選定列row(unsel)中的未經選定記憶體串MS(unsel)所連接之一源極側選擇電晶體SSTr(unsel)之一閘極的係一源極側選擇閘極線SGS(unsel)。此外，連接至未經選定記憶體區塊MB(unsel)中之一源極側選擇電晶體SSTr(unselMB)之一閘極的係一源極側選擇閘極線SGS(unselMB)。
首先，如圖7中所示，在第一讀取操作之前，控制電路15將所有線SGD、SGS、WL、BG、BL及SL設定至一接地電壓Vss。
接著，在時間t11，控制電路15使汲極側選擇閘極線SGD(sel)、SGD(unsel)及SGD(unselMB)升高至一電壓Von。藉此使汲極側選擇電晶體SDTr(sel)、SDTr(unsel)及SDTr(unselMB)表現為導電。
此外在時間t11，控制電路15使字線WL(unselO)升高至一電壓Vread。結果，使未經選定記憶體電晶體MTr(unselO)表現為導電，且未經選定記憶體電晶體MTr(unselO)之一本體達到與位元線BL相同之電位。另一方面，在時間t11，源極側選擇電晶體SSTr(unsel)及SSTr(unselMB)係保持於一非導電狀態。應注意，在時間t11，控制電路15使背閘極線BG(unsel)升高至電壓Vread(未繪示)，藉此使背閘極電晶體BTr(unsel)表現為導電。
隨後，在時間t12，控制電路15使字線WL(unsel)升高至電壓Vread。藉此使未經選定記憶體電晶體MTr(unsel)及MTr(unselB)表現為導電。應注意在時間t12，控制電路15使背閘極線BG(sel)升高至電壓Vread(未繪示)，藉此使背閘極電晶體BTr(sel)表現為導電。
接著在時間t13，控制電路15使位於選定行col(sel)中之位元線BL升高至一電壓Vbl。
結果，當未經選定記憶體電晶體MTr(unselO)之本體被充電至與位元線BL相同之電位時，汲極側選擇電晶體SDTr(unselMB)中之源極與汲極之間的一電位差變小，藉此可使汲極側選擇電晶體SDTr(unselMB)中之一洩漏電流得以抑制。
另一方面，當未經選定記憶體電晶體MTr(unselO)之本體被充電至與位元線BL相同之電位時，源極側選擇電晶體SSTr(unselMB)中之源極與汲極之間的一電位差變大。但是，源極側柱狀半導體層58之下部分58B(接近U形半導體層45之側)的雜質濃度比其上部分(接近源極線SL之側)的雜質濃度低一個數量級或更多，且為3×1018 cm-3 。從而，相較於汲極側選擇電晶體SDTr，源極側選擇電晶體SSTr具有極佳截止特性且可抑制洩漏電流。
隨後，在時間t14，控制電路15使源極側選擇閘極線SGS(sel)升高至電壓Von。藉此使源極側選擇電晶體SSTr(sel)表現為導電。
接著，在時間t15，控制電路15使感測放大器13偵測自選定記憶體串MS(sel)流動至源極線SL之一電流。藉此完成讀取操作。
如上文在圖7中所示，在從選定記憶體串MS(sel)讀取資料期間，包含於未經選定記憶體串MS(unselO)中之記憶體電晶體MTr(unselO)及連接至未經選定記憶體串MS(unsel)及MS(unselO)之汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)全部係藉由控制電路15而表現為導電。另一方面，連接至未經選定記憶體串MS(unsel)及MS(unselO)之源極側選擇電晶體SSTr(unsel)及SSTr(unselMB)係藉由控制電路15而表現為非導電。藉此可抑制洩漏電流，如上文所提及。
[第二讀取操作]
接著，參考圖8描述根據第一實施例之非揮發性半導體記憶體裝置中的一第二讀取操作。在圖7所示之第一讀取操作中，在時間t11，控制電路15使字線WL(unselO)升高至電壓Vread。相反地，如圖8中所示，在第二讀取操作中，在時間t11及其之後，控制電路15將字線WL(unselO)保持於接地電壓Vss。應注意，在時間t11及其之後，控制電路15將背閘極線BG(unsel)保持於接地電壓Vss(未繪示)。
即，如上文在圖8中所示，在從選定記憶體串MS(sel)讀取資料期間，汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)係藉由控制電路15而表現為導電。另一方面，源極側選擇電晶體SSTr(unsel)及SSTr(unselMB)係藉由控制電路15而表現為非導電。但是，未經選定記憶體電晶體MTr(unselO)及背閘極電晶體BTr(unsel)係藉由控制電路15而表現為非導電。第二讀取操作在這點上不同於第一讀取操作。
此外，在上述第一及第二讀取操作中，升高字線WL及汲極側選擇閘極線SGD之電壓，接著升高位元線BL之一電壓。但是，在此情況下，存在一風險，即：一電壓Vread-Vss被暫時施加至未經選定記憶體區塊MB(unsel)，藉此「1」資料發生惡化。因此，若由下列一第一順序或第二順序來控制諸線之電壓，則有時可達成一實用優點。即，在第一順序中，升高位元線BL之電壓，接著升高字線WL及汲極側選擇閘極線SGD之電壓。在第二順序中，依序升高汲極側選擇閘極線SGD、位元線BL及字線WL之電壓。藉此使施加至未經選定記憶體區塊MB(unsel)之電壓減少至一電壓Vread-Vbl，使得可達成資料儲存特性的一高可靠性。
[抹除操作]
接著，描述根據第一實施例之非揮發性半導體記憶體裝置中的一抹除操作。控制電路15將選定記憶體區塊MB(sel)中之字線WL固定於電壓Vss，並且將未經選定區塊MB(unsel)中之字線WL設定於一浮動狀態。接著，控制電路15將一電壓Verase施加至源極線SL，並且將一電壓VeraseG施加至汲極側選擇閘極線SGD及源極側選擇閘極線SGS(Verase>VeraseG>Vss)。利用藉此產生於源極線SL與源極側選擇閘極線SGS之間的一電位差以執行抹除操作。明確言之，在圖5所示之源極側柱狀半導體層58的上部分58A(高雜質濃度層)中出現一強電場，藉此於其間產生電洞。控制電路15將此等電洞注入於記憶體電晶體MTr之電荷儲存層中以抹除資料。
[優點]
如圖6至圖8中所示，在根據第一實施例之非揮發性半導體記憶體裝置中的第一及第二讀取操作期間，使汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)表現為導電，且使源極側選擇電晶體SSTr(unsel)及SSTr(unselMB)表現為非導電。
此處，汲極側柱狀半導體層57之上部分57A(接近位元線BL之側)的雜質濃度比其下部分57B的雜質濃度高且為1×1019 cm-3 或更大。結果，汲極側選擇電晶體SDTr之截止特性較差。從而，在第一實施例中之讀取操作期間，使汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)表現為導電，且其等之本體被充電至一特定電位。另一方面，源極側柱狀半導體層58之下部分58B(接近U形半導體層45之側)的雜質濃度比其上部分58A(接近位元線BL之側)的雜質濃度低一個數量級或更多，且為3×1018 cm-3 或更小。結果，源極側選擇電晶體SSTr之截止特性良好。從而，在第一實施例中之讀取操作期間，使源極側選擇電晶體SSTr(unsel)及SSTr(unselMB)表現為非導電，藉此可抑制洩漏電流。
此外，在根據第一實施例之非揮發性半導體記憶體裝置中的讀取操作期間，使汲極側選擇電晶體SDTr表現為導電。結果，汲極側柱狀半導體層57之雜質濃度可被設定為高以在抹除操作期間產生電洞，且該雜質濃度不必因考慮汲極側選擇電晶體SDTr之截止特性而受到限制。
此外，在上述第一實施例中，歸因於源極側柱狀半導體層58之上部分58A(高雜質濃度層)或汲極側柱狀半導體層57之上部分57A(高雜質濃度層)，可容易地產生在抹除操作中所需之電洞。
[第二實施例]
[組態]
接著，描述根據一第二實施例之一非揮發性半導體記憶體裝置。根據該第二實施例之非揮發性半導體記憶體裝置具有類似於第一實施例之一堆疊結構及電路組態，且僅在一讀取操作上與第一實施例有所不同。應注意在第二實施例中，對類似於第一實施例中之組態的組態指派相同符號且省略此等組態之描述。
[讀取操作]
參考圖9描述根據第二實施例之非揮發性半導體記憶體裝置中的讀取操作。
首先，如圖9中所示，在時間t21，控制電路15僅使汲極側選擇閘極線SGD(sel)升高至電壓Von。藉此使汲極側選擇電晶體SDTr(sel)表現為導電。應注意，汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)係保持於一非導電狀態。
接著，類似於在第一實施例中之時間t12，控制電路15使字線WL(unsel)升高至電壓Vread。藉此使未經選定記憶體電晶體MTr(unsel)及MTr(unselB)表現為導電。應注意，在時間t22，控制電路15使背閘極線BG(sel)升高至電壓Vread(未繪示)，藉此使背閘極電晶體BTr(sel)表現為導電。
接著，在時間t23，控制電路15使字線WL(unselO)升高至電壓Vbl。藉此，歸因於與字線WL(unselO)之電容性耦合，使未經選定記憶體電晶體MTr(unselO)之本體升壓至接近電壓Vbl的一電壓。應注意，諸字線WL(unselO)係分別連接至未經選定記憶體電晶體MTr(unselO)之閘極。此外在時間t23，控制電路15使背閘極線BG(unsel)升高至電壓Vread(未繪示)，藉此，歸因於與背閘極線BG(unsel)之電容性耦合，使背閘極電晶體BTr(unsel)之一本體升壓至接近電壓Vbl之一電壓。
接著，類似於在第一實施例中之時間t13，在時間t24，控制電路15使位於選定行col(sel)中之位元線BL升高至電壓Vbl。
隨後，在時間t25及t26，控制電路15執行類似於在第一實施例中之時間t14及t15處的操作。
[優點]
現在比較下文所示之一比較性實例與上述第二實施例。在該比較性實例中之一讀取操作期間，使連接至未經選定記憶體串MS(unselO)之汲極側選擇電晶體SDTr(unselMB)及源極側選擇電晶體SSTr(unselMB)表現為非導電。此外，使包含於未經選定記憶體串MS(unselO)中之未經選定記憶體電晶體MTr(unselO)表現為非導電。
與此比較性實例相反，在第二實施例中，歸因於與字線WL(unselO)之電容性耦合，使包含於未經選定記憶體串MS(unselO)中之未經選定記憶體電晶體MTr(unselO)升壓至電壓Vbl。結果，未經選定記憶體電晶體MTr(unselO)之本體與位元線BL之間的一電位差變小。從而，汲極側選擇電晶體SDTr(unselMB)中之源極與汲極之間的一電位差亦變小，藉此在第二實施例中可比在該比較性實例中更多地抑制洩漏電流。
此外，類似於第一實施例，在第二實施例中，歸因於源極側柱狀半導體層58之上部分58A(高雜質濃度層)或汲極側柱狀半導體層57之上部分57A(高雜質濃度層)，可容易地產生在抹除操作中所需之電洞。
[其他實施例]
根據本發明之非揮發性半導體記憶體裝置之實施例的描述到此結束，但是應注意，本發明並不限於上述實施例，且在不脫離本發明之範疇及精神的一範圍內可有多種變更、添加、替換等等。
例如，上述實施例包含一U形半導體層45，但是代替該U形半導體層45，本發明可包含當在橫截面上觀看時在堆疊方向上延伸的一I形半導體層(參考日本未審查專利申請公開案第2007-266143號)。
例如，在第一實施例之圖7中的時間t15之後，可使汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)表現為非導電。上述操作有時使洩漏電流得到進一步抑制。應取決於汲極側選擇閘極線SGS與位元線BL之間的電容耦合之一量值來選擇是否使汲極側選擇電晶體SDTr(unsel)及SDTr(unselMB)表現為非導電。
11．．．記憶體單元陣列
12．．．列解碼器
13．．．感測放大器
14．．．行解碼器
15．．．控制電路
20．．．基板
21．．．絕緣層
30．．．背閘極層
31．．．背閘極導電層
32．．．背閘極孔
40．．．記憶體電晶體層
41a-41d．．．字線導電層
42．．．絕緣層
43．．．記憶體孔
44．．．記憶體閘極絕緣層
44a．．．區塊絕緣層
44b．．．電荷儲存層
44c．．．穿隧絕緣層
45．．．U形半導體層
45A．．．柱狀部分
45B．．．接合部分
50．．．選擇電晶體層
51．．．汲極側導電層
52．．．源極側導電層
53．．．汲極側孔
54．．．源極側孔
55．．．汲極側閘極絕緣層
56．．．源極側閘極絕緣層
57．．．汲極側柱狀半導體層
57A．．．汲極側柱狀半導體層之上部分
57B．．．汲極側柱狀半導體層之下部分
58．．．源極側柱狀半導體層
58A．．．源極側柱狀半導體層之上部分
58B．．．源極側柱狀半導體層之下部分
60．．．佈線層
61．．．第一佈線層
62．．．第二佈線層
63．．．插塞層
BG．．．背閘極線
BG(sel)．．．背閘極線
BG(unsel)．．．背閘極線
BL．．．位元線
BTr．．．背閘極電晶體
BTr(sel)．．．背閘極電晶體
BTr(unsel)．．．背閘極電晶體
col(sel)．．．選定行
MB．．．記憶體區塊
MB(sel)．．．選定記憶體區塊
MB(unsel)．．．未經選定記憶體區塊
MS．．．記憶體串
MS(sel)．．．選定記憶體串
MS(unsel)．．．未經選定記憶體串
MS(unselO)．．．未經選定記憶體串
MTr．．．記憶體電晶體
MTr(sel)．．．選定記憶體電晶體
MTr(unsel)．．．未經選定記憶體電晶體
MTr(unselA)．．．記憶體電晶體
MTr(unselB)．．．記憶體電晶體
MTr(unselO)．．．未經選定記憶體電晶體
MTr1-MTr8．．．記憶體電晶體
MU．．．憶體單元
row(sel)．．．選定列
row(unsel)．．．未經選定列
SDTr．．．汲極側選擇電晶體
SDTr(sel)．．．汲極側選擇電晶體
SDTr(unsel)．．．汲極側選擇電晶體
SDTr(unselMB)．．．汲極側選擇電晶體
SGD．．．汲極側選擇閘極線
SGD(sel)．．．汲極側選擇閘極線
SGD(unsel)．．．汲極側選擇閘極線
SGD(unselMB)．．．汲極側選擇閘極線
SGS．．．源極側選擇閘極線
SGS(sel)．．．源極側選擇閘極線
SGS(unsel)．．．源極側選擇閘極線
SGS(unselMB)．．．源極側選擇閘極線
SL．．．源極線
SSTr．．．源極側選擇電晶體
SSTr(sel)．．．源極側選擇電晶體
SSTr(unsel)．．．源極側選擇電晶體
SSTr(unselMB)．．．源極側選擇電晶體
WL(sel)．．．字線
WL(unsel)．．．字線
WL(unselO)．．．字線
WL1-WL8．．．字線
圖1係根據本發明之一第一實施例之一非揮發性半導體記憶體裝置的一方塊圖。
圖2係一記憶體單元陣列11之一示意性透視圖。
圖3係記憶體單元陣列11之一等效電路圖。
圖4係記憶體單元陣列11之一橫截面圖。
圖5係圖4之一放大圖。
圖6係繪示根據第一實施例之非揮發性半導體記憶體裝置中的一第一讀取操作期間之記憶體單元陣列11的一等效電路圖。
圖7係繪示根據第一實施例之非揮發性半導體記憶體裝置中的第一讀取操作的一時序圖。
圖8係繪示根據第一實施例之非揮發性半導體記憶體裝置中的一第二讀取操作的一時序圖。
圖9係繪示根據一第二實施例之一非揮發性半導體記憶體裝置中的一讀取操作的一時序圖。
BL．．．位元線
SL．．．源極線
SGD．．．汲極側選擇閘極線
SGD(sel)．．．汲極側選擇閘極線
SGD(unsel)．．．汲極側選擇閘極線
SGD(unselMB)．．．汲極側選擇閘極線
SGS(sel)．．．源極側選擇閘極線
SGS(unsel)．．．源極側選擇閘極線
SGS(unselMB)．．．源極側選擇閘極線
WL(sel)．．．字線
WL(unsel)．．．字線
WL(unselO)．．．字線

Claims (20)

  1. 一種非揮發性半導體記憶體裝置，其包括：一位元線；一源極線；一記憶體串，其具有串聯連接之複數個電資料可重寫記憶體電晶體；一第一選擇電晶體，其係設置於該記憶體串之一端與該位元線之間；一第二選擇電晶體，其係設置於該記憶體串之另一端與該源極線之間；及一控制電路，其係經組態以控制一讀取操作，複數個該記憶體串係經由複數個該第一選擇電晶體而連接至一條位元線，該記憶體串包括：一第一半導體層，其包含在一基板上於一堆疊方向上延伸的一柱狀部分且其用作為該等記憶體電晶體之一本體；一第一電荷儲存層，其包圍該柱狀部分且藉由儲存一電荷而保持該等記憶體電晶體之資料；及複數個第一導電層，其等係堆疊於該基板上以便包圍該第一電荷儲存層，且其等用作為該等記憶體電晶體之閘極，該第一選擇電晶體包括：一第二半導體層，其係與該柱狀部分之一端接觸且 在該堆疊方向上延伸，且其用作為該第一選擇電晶體之一本體；一第一閘極絕緣層，其包圍該第二半導體層；及一第二導電層，其包圍該第一閘極絕緣層且用作為該第一選擇電晶體之一閘極，且該第二選擇電晶體包括：一第三半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸，且其用作為該第二選擇電晶體之一本體；一第二閘極絕緣層，其包圍該第三半導體層；及一第三導電層，其包圍該第二閘極絕緣層且用作為該第二選擇電晶體之一閘極，在自該等記憶體串之一選定者讀取資料期間，該控制電路係經組態以使連接至該等記憶體串之一未經選定者的該第一選擇電晶體表現為導電並且使連接至該等記憶體串之未經選定者的該第二選擇電晶體表現為非導電。
  2. 如請求項1之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層。
  3. 如請求項1之非揮發性半導體記憶體裝置， 其中該第三半導體層之一第三部分中的一雜質濃度高於該第三半導體層之一第四部分中的一雜質濃度，該第三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  4. 如請求項1之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層，且其中該第三半導體層之一第三部分中的一雜質濃度高於該第三半導體層之一第四部分中的一雜質濃度，該第三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  5. 如請求項1之非揮發性半導體記憶體裝置，其中，在自該等記憶體串之該選定者讀取資料期間，該控制電路使包含於該等記憶體串之該未經選定者中的該等記憶體電晶體表現為導電。
  6. 如請求項5之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層。
  7. 如請求項5之非揮發性半導體記憶體裝置，其中該第三半導體層之一第三部分中的一雜質濃度高 於該第三半導體層之一第四部分中的一雜質濃度，該第三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  8. 如請求項5之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層，且其中該第三半導體層之一第三部分中的一雜質濃度高於該第三半導體層之一第四部分中的一雜質濃度，該第三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  9. 如請求項1之非揮發性半導體記憶體裝置，其中，在自該等記憶體串之該選定者讀取資料期間，該控制電路使包含於該等記憶體串之該未經選定者中的該等記憶體電晶體表現為非導電。
  10. 如請求項9之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層。
  11. 如請求項9之非揮發性半導體記憶體裝置，其中該第三半導體層之一第三部分中的一雜質濃度高於該第三半導體層之一第四部分中的一雜質濃度，該第 三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  12. 如請求項1之非揮發性半導體記憶體裝置，其中該記憶體串包括一背閘極電晶體，該背閘極電晶體係設置於該等記憶體電晶體之間，且其中該背閘極電晶體包括：一接合部分，其接合該等柱狀部分中之一對柱狀部分的下端且用作為該背閘極電晶體之一本體；及一第四導電層，其包圍該接合部分且用作為該背閘極電晶體之一閘極。
  13. 如請求項12之非揮發性半導體記憶體裝置，其中，在自該等記憶體串之該選定者讀取資料期間，該控制電路使包含於該等記憶體串之該未經選定者中的該背閘極電晶體表現為導電。
  14. 如請求項12之非揮發性半導體記憶體裝置，其中，在自該等記憶體串之該選定者讀取資料期間，該控制電路使包含於該等記憶體串之該未經選定者中的該背閘極電晶體表現為非導電。
  15. 一種非揮發性半導體記憶體裝置，其包括：一位元線；一源極線；一記憶體串，其具有串聯連接之複數個電資料可重寫記憶體電晶體；一第一選擇電晶體，其係設置於該記憶體串之一端與 該位元線之間；一第二選擇電晶體，其係設置於該記憶體串之另一端與該源極線之間；及一控制電路，其係經組態以控制一讀取操作，複數個該記憶體串係經由複數個該第一選擇電晶體而連接至一條位元線，該記憶體串包括：一第一半導體層，其包含在一基板上於一堆疊方向上延伸的一柱狀部分且其用作為該等記憶體電晶體之一本體；一第一電荷儲存層，其包圍該柱狀部分且藉由儲存一電荷而保持該等記憶體電晶體之資料；及複數個第一導電層，其等係堆疊於該基板上以便包圍該第一電荷儲存層，且其等用作為該等記憶體電晶體之閘極，該第一選擇電晶體包括：一第二半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸，且其用作為該第一選擇電晶體之一本體；一第一閘極絕緣層，其包圍該第二半導體層；及一第二導電層，其包圍該第一閘極絕緣層且用作為該第一選擇電晶體之一閘極，且該第二選擇電晶體包括： 一第三半導體層，其係與該柱狀部分之一端接觸且在該堆疊方向上延伸，且其用作為該第二選擇電晶體之一本體；一第二閘極絕緣層，其包圍該第三半導體層；及一第三導電層，其包圍該第二閘極絕緣層且用作為該第二選擇電晶體之一閘極，在自該等記憶體串之一選定者讀取資料期間，該控制電路係經組態以首先使連接至該等記憶體串之一未經選定者的該第一選擇電晶體及該第二選擇電晶體表現為非導電，且接著將一第一電壓施加至包含於該等記憶體串之該未經選定者中的該等記憶體電晶體之一閘極，藉此藉由電容性耦合而使包含於該等記憶體串之該未經選定者中的該等記憶體電晶體之該本體升壓。
  16. 如請求項15之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層。
  17. 如請求項15之非揮發性半導體記憶體裝置，其中該第三半導體層之一第三部分中的一雜質濃度高於該第三半導體層之一第四部分中的一雜質濃度，該第三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  18. 如請求項15之非揮發性半導體記憶體裝置，其中該第二半導體層之一第一部分中的一雜質濃度高於該第二半導體層之一第二部分中的一雜質濃度，該第一部分比該第二部分更靠近該位元線，該第二部分比該第一部分更靠近該第一半導體層，且其中該第三半導體層之一第三部分中的一雜質濃度高於該第三半導體層之一第四部分中的一雜質濃度，該第三部分比該第四部分更靠近該源極線，該第四部分比該第三部分更靠近該第一半導體層。
  19. 如請求項15之非揮發性半導體記憶體裝置，其中該記憶體串包括一背閘極電晶體，該背閘極電晶體係設置於該等記憶體電晶體之間，且其中該背閘極電晶體包括：一接合部分，其接合該等柱狀部分中之一對柱狀部分的下端且用作為該背閘極電晶體之一本體；及一第四導電層，其包圍該接合部分且用作為該背閘極電晶體之一閘極。
  20. 如請求項19之非揮發性半導體記憶體裝置，其中，在自該等記憶體串之該選定者讀取資料期間，該控制電路將一第一電壓施加至包含於該等記憶體串之該未經選定者中的該背閘極電晶體之一閘極，藉此藉由電容性耦合而使包含於該等記憶體串之該未經選定者中之該背閘極電晶體的該本體升壓。
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