TW202349401A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之半導體記憶裝置之第1晶片中，複數個第1半導體膜穿通複數個第1導電層而分別沿積層方向延伸。第1晶片中，於複數個第1導電層與複數個第1半導體膜交叉之複數個交叉位置形成有複數個記憶胞。第2晶片中，複數個第2半導體膜穿通複數個第2導電層而分別沿積層方向延伸。第2晶片中，於複數個第2導電層與複數個第2半導體膜交叉之複數個交叉位置形成有複數個記憶胞。第1連接構成與第2連接構成彼此絕緣。第1連接構成係從複數個第1導電層中第1半導體膜之前端所到達之第1導電層至第3晶片。第2連接構成係從複數個第2導電層中第2半導體膜之前端所到達之第2導電層至第3晶片。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
對於具有記憶胞陣列之半導體記憶裝置，有時會從記憶胞陣列中抹除資料。於半導體記憶裝置中，在抹除處理中實現特定之功能。
一實施方式提供一種能夠容易地使抹除處理多功能化之半導體記憶裝置。
根據一實施方式，提供一種具有第1晶片、第2晶片及第3晶片之半導體記憶裝置。第2晶片接合於第1晶片。第3晶片於與第1晶片相反之一側接合於第2晶片。第1晶片具有複數個第1導電層、複數個第1半導體膜及複數個第1絕緣膜。複數個第1導電層介隔第1絕緣層而積層。複數個第1半導體膜穿通複數個第1導電層而分別沿積層方向延伸。複數個第1絕緣膜分別配置於複數個第1導電層與第1半導體膜之間。第1晶片中，於複數個第1導電層與複數個第1半導體膜交叉之複數個交叉位置形成有複數個記憶胞。第2晶片具有複數個第2導電層、複數個第2半導體膜及複數個第2絕緣膜。複數個第2導電層介隔第2絕緣層而積層。複數個第2半導體膜穿通複數個第2導電層而分別沿積層方向延伸。複數個第2絕緣膜分別配置於複數個第2導電層與第2半導體膜之間。第2晶片中，於複數個第2導電層與複數個第2半導體膜交叉之複數個交叉位置形成有複數個記憶胞。第1連接構成與第2連接構成彼此絕緣。第1連接構成係從複數個第1導電層中第1半導體膜之前端所到達之第1導電層至第3晶片。第2連接構成係從複數個第2導電層中第2半導體膜之前端所到達之第2導電層至第3晶片。
根據上述構成，可提供一種能夠容易地使抹除處理多功能化之半導體記憶裝置。
以下，參照隨附圖式來詳細說明實施方式之半導體記憶裝置。再者，本發明不受該實施方式限定。
(實施方式)實施方式之半導體記憶裝置具有記憶胞陣列，有時會從記憶胞陣列中抹除資料，且設法使抹除處理多功能化。例如，半導體記憶裝置1以圖1所示之方式構成。圖1係表示半導體記憶裝置1之構成之方塊圖。
半導體記憶裝置1具有複數個晶片10_1、10_2、20。複數個晶片10_1、10_2、20中，晶片10_1、10_2分別包含記憶胞陣列11_1、11_2，亦被稱作陣列晶片。晶片20包含控制記憶胞陣列11_1、11_2之電路，亦被稱作電路晶片。
再者，晶片10_1、10_2於無需彼此區分時簡稱為晶片10。記憶胞陣列11_1、11_2於無需彼此區分時簡稱為記憶胞陣列11。
晶片10_1包含記憶胞陣列11_1。記憶胞陣列11_1中，三維排列有複數個記憶胞電晶體(以下簡稱為記憶胞)。晶片10_2包含記憶胞陣列11_2。記憶胞陣列11_2中，三維排列有複數個記憶胞。包含記憶胞陣列11_1及記憶胞陣列11_2之記憶胞陣列群12包含複數個區塊BK。區塊BK係共通連接有字元線WL之複數個記憶胞之集合。區塊BK分割配置於複數個晶片10_1、10-2。將針對每個晶片分割區塊BK之單位稱為子區塊SBK。
於記憶胞陣列群12包含複數個區塊BK0～BK2之情形時，記憶胞陣列11_1包含複數個子區塊SBK0_1～SBK2_1，記憶胞陣列11_2包含複數個子區塊SBK0_2～SBK2_2。子區塊SBK內之複數個記憶胞與列及行建立對應。
各子區塊SBK包含複數個串單元SU。串單元SU係共有字元線WL之複數個記憶體串MS之集合。圖1中，例示子區塊SBK包含4個串單元SU0～SU3之構成。
串單元SU包含複數個記憶體串MS。記憶體串MS包含串聯連接之複數個記憶胞之集合。
再者，圖1中，例示了半導體記憶裝置1包含2個晶片(陣列晶片)10_1、10_2之構成，但半導體記憶裝置1亦可包含3個以上之陣列晶片。與此相應，記憶胞陣列群12亦可包含3個以上之記憶胞陣列11。記憶胞陣列群12內之區塊BK之個數、記憶胞陣列11內之子區塊SBK之個數任意。子區塊SBK內之串單元SU之個數亦任意。
晶片20包含定序器21、電壓產生電路22、列驅動器23、列解碼器24及感測放大器25作為用於控制記憶胞陣列11_1、11_2之電路。
定序器21統括地控制晶片20之各部。定序器21與電壓產生電路22、列驅動器23、列解碼器24及感測放大器25分別連接。定序器21基於從外部之控制器CTR接收到之指令、資料，控制半導體記憶裝置1之動作。
例如，定序器21基於寫入指令而控制寫入動作。定序器21於寫入動作之控制下，從記憶胞陣列11中位址被指定之記憶胞寫入資料，並向控制器CTR發回寫入完成通知。定序器21基於讀取指令而控制讀取動作。定序器21於讀取動作之控制下，自記憶胞陣列11中位址被指定之記憶胞讀取資料，並向控制器CTR發回讀取資料。定序器21基於抹除指令而控制抹除動作。定序器21於抹除動作之控制下，抹除記憶胞陣列11中位址被指定之區域之資料，並向控制器CTR發回抹除完成通知。
電壓產生電路22產生寫入動作、讀取動作及抹除動作等所使用之電壓。電壓產生電路22連接於列驅動器23及感測放大器25。電壓產生電路22將所產生之電壓供給至列驅動器23及/或感測放大器25。
列驅動器23連接於列解碼器24。列驅動器23從定序器21接收列位址(例如頁位址)。列驅動器23根據列位址，將從電壓產生電路22接收到之電壓傳輸至列解碼器24。
列解碼器24從定序器21接收列位址(例如區塊位址)。列解碼器24將列位址解碼。列解碼器24根據解碼結果，選擇記憶胞陣列11中位址被指定之區塊BK。
列解碼器24經由複數個字元線WL連接於記憶胞陣列11_1、11_2。記憶胞陣列11_1之字元線WL與記憶胞陣列11_2之字元線WL共通連接於列解碼器24。藉此，列解碼器24能夠並行地驅動記憶胞陣列11_1之字元線WL與記憶胞陣列11_2之字元線WL。
列解碼器24經由複數個選擇閘極線SGD、SGS連接於記憶胞陣列11_1、11_2。記憶胞陣列11_1之選擇閘極線SGD、SGS與記憶胞陣列11_2之選擇閘極線SGD、SGS共通連接於列解碼器24。藉此，列解碼器24能夠並行地驅動記憶胞陣列11_1之選擇閘極線SGD、SGS與記憶胞陣列11_2之選擇閘極線SGD、SGS。
列解碼器24經由複數個源極線SL_1連接於記憶胞陣列11_1，經由複數個源極線SL_2連接於記憶胞陣列11_2。記憶胞陣列11_1之源極線SL_1與記憶胞陣列11_2之源極線SL_2分別連接於列解碼器24。藉此，列解碼器24能夠將記憶胞陣列11_1之源極線SL_1與記憶胞陣列11_2之源極線SL_2彼此獨立地驅動。
列解碼器24可於抹除動作時，對源極線SL_1及源極線SL_2中之一者供給抹除電壓，且不對另一者供給抹除電壓。列解碼器24亦可於抹除動作時，對源極線SL_1供給抹除電壓，且獨立地對源極線SL_2供給抹除電壓。
記憶胞陣列11_1之位元線BL_1與記憶胞陣列11_2之位元線BL_2單獨連接於感測放大器25。藉此，感測放大器25能夠將記憶胞陣列11_1之位元線BL_1與記憶胞陣列11_2之位元線BL_2彼此獨立地進行驅動或感測。
感測放大器25經由複數個位元線BL連接於BL選擇電路26。BL選擇電路26分別連接於記憶胞陣列11_1、11_2。BL選擇電路26經由複數個位元線BL_1連接於記憶胞陣列11_1，經由複數個位元線BL_2連接於記憶胞陣列11_2。BL選擇電路26選擇複數個位元線BL_1與複數個位元線BL_2之至少一者，並將其等連接於複數個位元線BL。
於BL選擇電路26選擇複數個位元線BL_1，並將其等連接於複數個位元線BL之情形時，感測放大器25於寫入動作時，將與寫入資料對應之電壓供給至記憶胞陣列11_1之位元線BL_1。感測放大器25於讀取動作時，對記憶胞陣列11_1之位元線BL_1供給電壓並感測電位。感測放大器25亦可於抹除動作時對位元線BL_1供給抹除電壓。
於BL選擇電路26選擇複數個位元線BL_2，並將其等連接於複數個位元線BL之情形時，感測放大器25於寫入動作時，將與寫入資料對應之電壓供給至記憶胞陣列11_2之位元線BL_2。感測放大器25於讀取動作時，對記憶胞陣列11_2之位元線BL_2供給電壓並感測電位。感測放大器25亦可於抹除動作時對位元線BL_2供給抹除電壓。
其次，使用圖2對各記憶胞陣列11_1、11_2之電路構成進行說明。圖2係表示各記憶胞陣列11_1、11_2之構成之電路圖。
各記憶胞陣列11之各子區塊SBK之各串單元SU具有複數個記憶體串MS。各記憶體串MS具有複數個記憶胞MC及選擇電晶體ST1、ST2。於各記憶體串MS內，複數個記憶胞MC0～MC5串聯連接於選擇電晶體ST1、ST2間。選擇電晶體ST1之汲極連接於位元線BL。選擇電晶體ST2之源極連接於源極線SL。
各串單元SU中，複數個記憶體串MS共通連接於選擇閘極線SGD、SGS、字元線WL。例如，選擇閘極線SGD共通連接於複數個記憶體串MS之選擇電晶體ST1之閘極。字元線WL共通連接於複數個記憶體串MS之記憶胞MC之閘極。選擇閘極線SGS共通連接於複數個記憶體串MS之選擇電晶體ST2之閘極。
於1個串單元SU內，連接於1個字元線WL之複數個記憶胞MC之集合被記作胞單元CU。例如，於記憶胞MC記憶p位元資料(p為1以上之整數)之情形時，胞單元CU之記憶電容被定義為p頁資料。
記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為能夠並行地驅動字元線WL。各字元線WL共通連接於記憶胞陣列11_1之記憶胞MC之閘極與記憶胞陣列11_2之記憶胞MC之閘極。字元線WL0共通連接於記憶胞陣列11_1之記憶胞MC0之閘極與記憶胞陣列11_2之記憶胞MC0之閘極。字元線WL5共通連接於記憶胞陣列11_1之記憶胞MC5之閘極與記憶胞陣列11_2之記憶胞MC5之閘極。
記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為能夠並行地驅動選擇閘極線SGD。選擇閘極線SGD0共通連接於記憶胞陣列11_1之串單元SU0之選擇電晶體ST2之閘極與記憶胞陣列11_2之串單元SU0之選擇電晶體ST2之閘極。選擇閘極線SGD2共通連接於記憶胞陣列11_1之串單元SU2之選擇電晶體ST2之閘極與記憶胞陣列11_2之串單元SU2之選擇電晶體ST2之閘極。
記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為能夠並行地驅動選擇閘極線SGS。選擇閘極線SGS共通連接於記憶胞陣列11_1之選擇電晶體ST2之閘極與記憶胞陣列11_2之選擇電晶體ST2之閘極。
即，列解碼器24能夠利用記憶胞陣列11_1與記憶胞陣列11_2並行地驅動字元線WL，且能夠並行地驅動選擇閘極線SGD，且能夠並行地驅動選擇閘極線SGS。藉此，能夠抑制列解碼器24中驅動字元線WL、選擇閘極線SGD、選擇閘極線SGS之部分之電路面積使之小型化。
記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為源極線SL能夠彼此獨立地驅動。源極線SL單獨連接於記憶胞陣列11_1與記憶胞陣列11_2。源極線SL_1連接於記憶胞陣列11_1之各記憶體串MS之選擇電晶體ST2之源極。源極線SL_2連接於記憶胞陣列11_2之各記憶體串MS之選擇電晶體ST2之源極。
記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為能夠彼此獨立地驅動位元線BL。位元線BL單獨連接於記憶胞陣列11_1與記憶胞陣列11_2。位元線BL_1連接於記憶胞陣列11_1中之各記憶體串MS之選擇電晶體ST2之汲極。位元線BL_2連接於記憶胞陣列11_2中之各記憶體串MS之選擇電晶體ST2之汲極。
記憶胞陣列11_1、11-2與感測放大器25之間連接有BL選擇電路26。BL選擇電路26具有n個選擇器SEL。n個選擇器SEL對應於感測放大器25側之n個位元線BL0～BLn，且對應於記憶胞陣列11_1側之n個位元線BL0_1～BLn_1，且對應於記憶胞陣列11_2側之n個位元線BL0_2～BLn_2。各選擇器SEL根據位元線選擇信號BS1、BS2，將感測放大器25側之位元線BL連接於記憶胞陣列11_1側之位元線BL_1與記憶胞陣列11_2側之位元線BL_2之至少一者。
即，列解碼器24能夠利用記憶胞陣列11_1與記憶胞陣列11_2獨立地驅動源極線SL_1、SL_2，且能夠選擇地驅動記憶胞陣列11_1及記憶胞陣列11_2之至少一者。感測放大器25能夠利用記憶胞陣列11_1與記憶胞陣列11_2獨立地驅動位元線BL_1、BL_2，且能夠選擇地驅動記憶胞陣列11_1及記憶胞陣列11_2之至少一者。藉此，能夠使記憶胞陣列11_1與記憶胞陣列11_2彼此獨立地進行不同之抹除動作。即，能夠利用記憶胞陣列11_1與記憶胞陣列11_2關於抹除動作實現不同之功能，且能夠根據用途區分使用記憶胞陣列11_1與記憶胞陣列11_2。
例如，於抹除動作中，若利用列解碼器24及BL選擇電路26選擇記憶胞陣列11_1而不選擇記憶胞陣列11_2，則能夠利用記憶胞陣列11_1中位址被指定之子區塊SBK選擇性地抹除資料。此時，於記憶胞陣列11_2中，資料未被抹除。即，能夠將抹除之單位減小為區塊BK內以晶片為單位分割而成之子區塊SBK之尺寸。再者，亦能夠利用列解碼器24及BL選擇電路26選擇記憶胞陣列11_1與記憶胞陣列11_2兩者而抹除資料。
或者，記憶胞陣列11_1之源極線SL_1之配線負載與記憶胞陣列11_2之源極線SL_2之配線負載有時不同。配線負載可能因配線之寄生電容、寄生電阻等而異。於抹除動作中，能夠根據配線負載之差異，利用列解碼器24、BL選擇電路26及感測放大器25使記憶胞陣列11_1中資料之抹除時間與記憶胞陣列11_2中資料之抹除時間不同。當記憶胞陣列11_1之源極線SL_1之配線負載高於記憶胞陣列11_2之源極線SL_2之配線負載時，於抹除動作中，記憶胞陣列11_1中資料之抹除時間可被控制得較記憶胞陣列11_2中資料之抹除時間長。
或者，於抹除動作中，能夠根據配線負載之差異，利用列解碼器24、BL選擇電路26及感測放大器25使記憶胞陣列11_1中資料之抹除電壓與記憶胞陣列11_2中資料之抹除電壓不同。當記憶胞陣列11_1之源極線SL_1之配線負載高於記憶胞陣列11_2之源極線SL_2之配線負載時，於抹除動作中，記憶胞陣列11_1中資料之抹除電壓可被控制得高於記憶胞陣列11_2中資料之抹除電壓。
其次，使用圖3來說明晶片間之連接構成。圖3係表示晶片20、10_1、10_2間之連接構成之圖。
於晶片(電路晶片)20之上側，配置晶片(陣列晶片)10_1。亦可於晶片20之上表面接合晶片10_1。於晶片10_1之上側配置晶片(陣列晶片)10_2。亦可於晶片10_1之上表面接合晶片10_2。晶片10_2於晶片20之相反側接合於晶片10_1。即，形成晶片20之上依序積層有晶片10_1、晶片10_2之構造。該構造係複數個記憶胞陣列11_1、11_2積層而成之構造，亦被稱作多堆疊陣列。
於晶片10_1、10_2之各者中，記憶胞陣列11_1、11_2包含胞部、插塞連接部及胞源極部CSL_1、CSL_2。胞部係排列有複數個記憶胞MC之區域。插塞連接部係選擇閘極線SGS、字元線WL、選擇閘極線SGD相對於胞部被朝俯視方向引出，分別連接於接觸插塞之區域。胞源極部CSL_1、CSL_2於積層方向上與胞部及插塞連接部相鄰，連接於各記憶體串MS(參照圖2)之源極側端部。胞源極部CSL_1、CSL_2等效地作為源極線SL_1、SL_2之一部分發揮功能。
晶片10_1之源極連接線SCL_1與晶片10_2之源極連接線SCL_2彼此單獨連接於晶片20之列解碼器24。源極連接線SCL_1連接於記憶胞陣列11_1之胞源極部CSL_1。源極連接線SCL_1及胞源極部CSL_1作為源極線SL_1發揮功能。源極連接線SCL_2以與胞源極部CSL_1絕緣之狀態通過記憶胞陣列11_1之胞源極部CSL_1，連接於記憶胞陣列11_2之胞源極部CSL_2。源極連接線SCL_2及胞源極部CSL_2作為源極線SL_2發揮功能。源極連接線SCL_1與源極連接線SCL_2彼此電性絕緣。即，源極線SL_1與源極線SL_2彼此電性絕緣。
晶片10_1之字元線WL與晶片10_2之字元線WL共通連接於晶片20之列解碼器24。字元線WL連接於記憶胞陣列11_1之插塞連接部與記憶胞陣列11_2之插塞連接部。
晶片10_1之選擇閘極線SGD與晶片10_2之選擇閘極線SGD共通連接於晶片20之列解碼器24。選擇閘極線SGD連接於記憶胞陣列11_1之插塞連接部與記憶胞陣列11_2之插塞連接部。
晶片10_1之選擇閘極線SGS與晶片10_2之選擇閘極線SGS共通連接於晶片20之列解碼器24。選擇閘極線SGS連接於記憶胞陣列11_1之插塞連接部與記憶胞陣列11_2之插塞連接部。
晶片10_1之位元線BL與晶片10_2之位元線BL共通連接於晶片20之感測放大器25。位元線BL連接於記憶胞陣列11_1之胞部與記憶胞陣列11_2之胞部。
其次，使用圖4來說明半導體記憶裝置1之各晶片20、10_1、10_2之概略構成。圖4係表示半導體記憶裝置1之構成之積層方向之剖視圖。
半導體記憶裝置1中，積層有複數個晶片20、10_1、10_2。晶片10_1配置於晶片20之+Z側。晶片10_2配置於晶片10_1之+Z側。即，晶片10_1、10_2依序積層於晶片20之+Z側。晶片10_1、10_2依序接合於晶片20之+Z側之構造中，記憶胞陣列11_1、11_2依序積層，而被稱作多堆疊陣列。
再者，多堆疊陣列中積層之晶片(陣列晶片)10之個數不限於2個，亦可為3個以上。
晶片10_1接合於晶片20之+Z側之面。晶片10_1亦可通過直接接合而接合。晶片20於+Z側具有絕緣膜(例如氧化膜)DL1與電極PD1。晶片10_1於-Z側具有絕緣膜(例如氧化膜)DL2與電極PD2。於晶片20、10_1之接合面BF1，晶片20之絕緣膜DL1與晶片10_1之絕緣膜DL2接合，晶片20之電極PD1與晶片10_1之電極PD2接合。
晶片10_2接合於晶片10_1之+Z側之面。晶片10_2於晶片20之相反側接合於晶片10_1。晶片10_2亦可通過直接接合而接合。晶片10_1於+Z側具有絕緣膜(例如氧化膜)DL2與電極PD3。晶片10_2於-Z側具有絕緣膜(例如氧化膜)DL3與電極PD4。於晶片10_1、10_2之接合面BF2，晶片10_1之絕緣膜DL2與晶片10_2之絕緣膜DL3接合，晶片10_1之電極PD3與晶片10_2之電極PD4接合。
晶片20具有基板4、電晶體Tr、電極PD1、配線構造WS-1～WS-10、絕緣膜DL1。基板4配置於晶片20之-Z側，沿XY方向呈板狀延伸。基板4可由以半導體(例如矽)為主成分之材料形成。基板4具有+Z側之表面4a。電晶體Tr作為用於控制記憶胞陣列11之電路(定序器21、電壓產生電路22、列驅動器23、列解碼器24、感測放大器25等)之電路元件發揮功能。電晶體Tr包含：作為導電膜配置於基板4之表面4a之閘極電極、作為半導體區域配置於基板4內之表面4a附近之源極電極、及汲極電極等。電極PD1如上所述，以其表面於晶片20、10_1之接合面BF1露出之方式配置。各配線構造WS-1～WS-10主要沿Z方向延伸，將電晶體Tr之閘極電極、源極電極、汲極電極等連接至電極PD1。
晶片10_1具有積層體SST1、導電層103、導電層104、複數個柱狀體CL、複數個插塞CP1、複數個插塞CP2、複數個導電膜BL_1、電極PD2、電極PD3、絕緣膜DL2。積層體SST1中，複數個導電層102介隔絕緣層101沿Z方向積層。複數個導電層102從-Z側至+Z側依序作為選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。
各導電層102沿XY方向呈板狀延伸。各柱狀體CL穿通複數個導電層102而沿Z方向延伸。各柱狀體CL亦可沿Z方向貫通積層體SST1。各柱狀體CL沿Z方向呈柱狀延伸。各柱狀體CL包含作為通道區域發揮功能之半導體膜CH(參照圖5)。半導體膜CH呈具有沿著Z方向之軸之柱狀(例如以柱形狀或筒形狀)延伸。於複數個導電層102與複數個柱狀體CL交叉之複數個交叉位置、即複數個導電層102與複數個半導體膜CH交叉之複數個交叉位置形成有複數個記憶胞MC。
如圖5(a)、圖5(b)所示，各柱狀體CL包含絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2。圖5(a)係表示記憶胞MC之構成之XZ剖視圖，且係圖4之A部分之放大剖視圖。圖5(b)係表示記憶胞MC之構成之XY剖視圖，且表示將圖5(a)沿著B-B線切斷時之截面。絕緣膜CR構成沿Z方向延伸，且具有沿著Z方向之軸之柱形狀。絕緣膜CR可由氧化矽等絕緣物形成。半導體膜CH構成以從XY方向外側覆蓋絕緣膜CR之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。半導體膜CH可由多晶矽等半導體形成。絕緣膜TNL構成以從XY方向外側覆蓋半導體膜CH之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。絕緣膜TNL可由氧化矽等絕緣物形成。電荷蓄積膜CT構成以從XY方向外側覆蓋絕緣膜TNL之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。電荷蓄積膜CT可由氮化矽等絕緣物形成。絕緣膜BLK1構成以從XY方向外側覆蓋電荷蓄積膜CT之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。絕緣膜BLK1可由氧化矽等絕緣物形成。絕緣膜BLK2構成以從XY方向外側覆蓋絕緣膜BLK1之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。絕緣膜BLK2可由氧化鋁等絕緣物形成。圖5(a)、圖5(b)中以虛線包圍而示出之部分作為記憶胞MC發揮功能。
如圖4所示，柱狀體CL之半導體膜CH之前端到達導電層103。半導體膜CH於+Z側端連接於導電層103，於-Z側端經由插塞連接於導電膜BL_1。導電膜BL_1作為位元線BL_1(參照圖2)發揮功能。導電層103之+Z側被導電層104覆蓋。導電層103、104作為源極線SL之胞源極部CSL_1(參照圖3)發揮功能。半導體膜CH作為記憶體串MS(參照圖2)之通道區域發揮功能。
又，各導電層102之Y方向寬度亦可彼此均等。複數個導電層102從-Z側至+Z側，X方向寬度階段性地變大。複數個導電層102以從-Z側至+Z側，X方向端逐漸位於外側之方式構成。藉此，構成從-Z側至+Z側，依序將選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS呈階梯狀引出至記憶胞陣列11_1之插塞連接部之階梯構造。
進而，導電層103可為與最靠+Z側之導電層102相比，X方向寬度較大，且X方向端可位於更靠外側。藉此，構成從-Z側至+Z側，依序將選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS、胞源極部CSL_1呈階梯狀引出至記憶胞陣列11_1之插塞連接部之階梯構造。
複數個插塞CP1對應於複數個導電層102及導電層103。各插塞CP1配置於Z方向上之電極PD1與對應之導電層102、103之間，且-Z側端電性連接於電極PD2，沿Z方向延伸，+Z側端電性連接於對應之導電層102、103。藉此，插塞CP1將電極PD2與對應之導電層102、103電性連接。將電極PD2與導電層103連接之插塞CP1作為源極線SL之源極連接線SCL_1(參照圖3)發揮功能。
複數個插塞CP2對應於複數個電極PD2，且對應於複數個電極PD3。各插塞CP2配置於Z方向上之對應之電極PD2與對應之電極PD3之間，且-Z側端電性連接於電極PD2，沿Z方向延伸而貫通複數個導電膜102，+Z側端電性連接於對應之電極PD3。各插塞CP2以其外側面被絕緣膜覆蓋而與導電膜102絕緣之狀態貫通導電膜102。藉此，插塞CP2將對應之電極PD2與對應之電極PD3電性連接。將電極PD2、對應之電極PD3與晶片10_2之導電層103連接之插塞CP2作為源極線SL之源極連接線SCL_2(參照圖3)發揮功能。
複數個導電膜BL_1配置於積層體SST1之-Z側。複數個導電膜BL_1彼此沿X方向排列。各導電膜BL_1沿Y方向延伸。複數個導電膜BL_1對應於複數個柱狀體CL。各導電膜BL_1電性連接於對應之柱狀體CL之-Z側端，作為位元線BL_1發揮功能。導電膜BL_1電性連接於電極PD2。藉此，位元線BL_1可經由電極PD2、電極PD1、配線構造WS連接於晶片10之電晶體Tr。
電極PD2如上所述，以其表面於晶片20、10_1之接合面BF1露出之方式配置。電極PD3如上所述，以其表面於晶片10_1、10_2之接合面BF2露出之方式配置。
晶片10_2具有積層體SST2、導電層103、導電層104、複數個柱狀體CL、複數個插塞CP3、複數個導電膜BL_2、電極PD4、絕緣膜DL2。積層體SST2中，複數個導電層102介隔絕緣層101沿Z方向積層。複數個導電層102從-Z側至+Z側，依序作為選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。
各導電層102沿XY方向呈板狀延伸。各柱狀體CL穿通複數個導電層102而沿Z方向延伸。各柱狀體CL亦可沿Z方向貫通積層體SST2。各柱狀體CL沿Z方向呈柱狀延伸。各柱狀體CL包含作為通道區域發揮功能之半導體膜CH(參照圖5)。半導體膜CH呈具有沿著Z方向之軸之柱狀(例如以柱形狀或筒形狀)延伸。於複數個導電層102與複數個柱狀體CL交叉之複數個交叉位置、即複數個導電層102與複數個半導體膜CH交叉之複數個交叉位置形成有複數個記憶胞MC。
如圖5(a)、圖5(b)所示，各柱狀體CL包含絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2。絕緣膜CR構成沿Z方向延伸，且具有沿著Z方向之軸之柱形狀。絕緣膜CR可由氧化矽等絕緣物形成。半導體膜CH構成以從XY方向外側覆蓋絕緣膜CR之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。半導體膜CH可由多晶矽等半導體形成。絕緣膜TNL構成以從XY方向外側覆蓋半導體膜CH之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。絕緣膜TNL可由氧化矽等絕緣物形成。電荷蓄積膜CT構成以從XY方向外側覆蓋絕緣膜TNL之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。電荷蓄積膜CT可由氮化矽等絕緣物形成。絕緣膜BLK1構成以從XY方向外側覆蓋電荷蓄積膜CT之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。絕緣膜BLK1可由氧化矽等絕緣物形成。絕緣膜BLK2構成以從XY方向外側覆蓋絕緣膜BLK1之方式沿Z方向延伸，且具有沿著Z方向之軸之筒形狀。絕緣膜BLK2可由氧化鋁等絕緣物形成。圖5(a)、圖5(b)中以虛線包圍而示出之部分作為記憶胞MC發揮功能。
如圖4所示，柱狀體CL之半導體膜CH之前端到達導電層103。半導體膜CH於+Z側端連接於導電層103，於-Z側端經由插塞連接於導電膜BL_2。導電膜BL_2作為位元線BL_2(參照圖2)發揮功能。導電層103之+Z側被導電層104覆蓋。導電層103、104作為源極線SL之胞源極部CSL_2(參照圖3)發揮功能。半導體膜CH作為記憶體串MS(參照圖2)之通道區域發揮功能。
又，各導電層102之Y方向寬度亦可彼此均等。複數個導電層102從-Z側至+Z側，X方向寬度階段性地變大。複數個導電層102以從-Z側至+Z側，X方向端逐漸位於外側之方式構成。藉此，構成從-Z側至+Z側，依序將選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS呈階梯狀引出至記憶胞陣列11_2之插塞連接部之階梯構造。
進而，導電層103可為與最靠+Z側之導電層102相比，X方向寬度較大，且X方向端可位於更靠外側。藉此，構成從-Z側至+Z側，依序將選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS、胞源極部CSL_2呈階梯狀引出至記憶胞陣列11_2之插塞連接部之階梯構造。
複數個插塞CP3對應於複數個導電層102及導電層103。各插塞CP3配置於Z方向上之電極PD4與對應之導電層102、103之間，且-Z側端電性連接於電極PD4，沿Z方向延伸，+Z側端電性連接於對應之導電層102、103。藉此，插塞CP3將電極PD4與對應之導電層102、103電性連接。將電極PD4與電層103連接之插塞CP3作為源極線SL之源極連接線SCL_2(參照圖3)發揮功能。
複數個導電膜BL_2配置於積層體SST2之-Z側。複數個導電膜BL_2彼此沿X方向排列。各導電膜BL_2沿Y方向延伸。複數個導電膜BL_2對應於複數個柱狀體CL。各導電膜BL_2電性連接於對應之柱狀體CL之-Z側端，作為位元線BL_2發揮功能。導電膜BL_2電性連接於電極PD4。藉此，位元線BL_2可經由電極PD4、電極PD1、配線構造WS連接於晶片10之電晶體Tr。
電極PD4如上所述，以其表面於晶片10_1、10_2之接合面BF2露出之方式配置。
若將晶片10_1與晶片10_2加以比較，則從胞源極部CSL_1延伸至晶片20之源極連接線SCL_1與從胞源極部CSL_2延伸至晶片20之源極連接線SCL_2彼此絕緣。從晶片10_1之半導體膜CH之前端所到達之導電層103至晶片20之電晶體Tr之連接構成(插塞CP1→電極PD2→電極PD1→配線構造WS-1)與從晶片10_2之半導體膜CH之前端所到達之導電層103至晶片20之電晶體Tr之連接構成(插塞CP3→電極PD4→電極PD3→插塞CP2→電極PD2→電極PD1→配線構造WS-2)彼此絕緣。
又，從晶片10_1之半導體膜CH之後端延伸至晶片20之位元線BL_1與從晶片10_2之半導體膜CH之後端延伸至晶片20之位元線BL_2彼此絕緣。從晶片10_1之半導體膜CH之後端至晶片20之電晶體Tr之連接構成(插塞(未圖示)→電極PD2→電極PD1→配線構造WS)與從晶片10_2之半導體膜CH之後端至晶片20之電晶體Tr之連接構成(插塞(未圖示)→電極PD4→電極PD3→插塞(未圖示)→電極PD2→電極PD1→配線構造WS)彼此絕緣。
藉此，能夠獨立地進行經由源極線SL_1及位元線BL_1之驅動向記憶胞MC施加抹除電壓、及經由源極線SL_2及位元線BL_2之驅動向記憶胞MC施加抹除電壓。即，能夠使記憶胞陣列11_1與記憶胞陣列11_2彼此獨立地進行不同之抹除動作。藉此，能夠利用記憶胞陣列11_1與記憶胞陣列11_2關於抹除動作實現不同之功能，且能夠根據用途區分使用記憶胞陣列11_1與記憶胞陣列11_2。
例如，於抹除動作中，能夠使得記憶胞陣列11_1中資料被抹除，記憶胞陣列11_2中資料不被抹除。即，通過對積層體SST1中最靠-Z側之導電層102與積層體SST2中最靠-Z側之導電層102供給選擇電壓而選擇記憶胞陣列11_1、11_2兩者。此時，經由源極線SL_1及位元線BL_1對記憶胞陣列11_1之記憶胞MC之通道區域施加抹除電壓(例如約20 V)，經由源極線SL_2及位元線BL_2對記憶胞陣列11_2之記憶胞MC之通道區域施加基準電壓(例如約0 V)。藉此，實質上，能夠以選擇記憶胞陣列11_1而不選擇記憶胞陣列11_2之方式，於記憶胞陣列11_1之位址被指定之子區塊SBK中選擇性地抹除資料。此時，記憶胞陣列11_2中，資料未被抹除。即，能夠將抹除之單位減小為區塊BK內以晶片為單位分割而成之子區塊SBK之尺寸。
或者，於抹除動作中，能夠使得記憶胞陣列11_1中資料未被抹除，而記憶胞陣列11_2中資料被抹除。即，通過對積層體SST1中最靠-Z側之導電層102與積層體SST2中最靠-Z側之導電層102供給選擇電壓而選擇記憶胞陣列11_1、11_2兩者。此時，經由源極線SL_1及位元線BL_1對記憶胞陣列11_1之記憶胞MC之通道區域施加基準電壓(例如約0 V)，經由源極線SL_2及位元線BL_2對記憶胞陣列11_2之記憶胞MC之通道區域施加抹除電壓(例如約20 V)。藉此，實質上，能夠以不選擇記憶胞陣列11_1而選擇記憶胞陣列11_2之方式，於記憶胞陣列11_2之位址被指定之子區塊SBK中選擇性地抹除資料。此時，記憶胞陣列11_1中，資料未被抹除。即，能夠將抹除之單位減小為區塊BK內以晶片為單位分割而成之子區塊SBK之尺寸。
又，記憶胞陣列11_1之源極線SL_1之配線負載與記憶胞陣列11_2之源極線SL_2之配線負載有時不同。配線負載可能因配線之寄生電容、寄生電阻等而異。與此相應，於抹除動作中，能夠將記憶胞陣列11_1中資料之抹除時間控制為與記憶胞陣列11_2中資料之抹除時間不同。抹除時間係從半導體記憶裝置1接收到抹除指令至發回抹除完成通知之時間。
例如，假設從記憶胞陣列11_1之導電層103至晶片20之電晶體Tr之連接構成CST1之寄生電容大於從記憶胞陣列11_2之導電層103至晶片20之電晶體Tr之連接構成CST2之寄生電容。該情形時，連接構成CST1之配線負載可高於連接構成CST2之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除時間可被控制得較記憶胞陣列11_2中資料之抹除時間長。
假設記憶胞陣列11_1之導電層104由第1導電物形成，記憶胞陣列11_2之導電層104由導電率較第1導電物低之第2導電物形成。第1導電物可為以銅等金屬為主成分之材料，第2導電物可為以導電率較鋁等低之金屬為主成分之材料。該情形時，通過於記憶胞陣列11_1形成時使其平坦化且於記憶胞陣列11_2形成時不使其平坦化等，記憶胞陣列11_1中之導電層103及導電層104之合計膜厚可較記憶胞陣列11_2中之導電層103及導電層104之合計膜厚薄。藉此，記憶胞陣列11_1中之導電層103及導電層104之合計寄生電阻可高於記憶胞陣列11_2中之導電層103及導電層104之合計寄生電阻。該情形時，記憶胞陣列11_1中之導電層103及導電層104之配線負載可高於記憶胞陣列11_2中之導電層103及導電層104之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除時間可被控制得較記憶胞陣列11_2中資料之抹除時間長。
或者，假設從記憶胞陣列11_1之導電層103至晶片20之電晶體Tr之連接構成CST1之寄生電容小於從記憶胞陣列11_2之導電層103至晶片20之電晶體Tr之連接構成CST2之寄生電容。該情形時，連接構成CST1之配線負載可低於連接構成CST2之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除時間可被控制得較記憶胞陣列11_2中資料之抹除時間短。
假設記憶胞陣列11_1之導電層104由第1導電物形成，記憶胞陣列11_2之導電層104由導電率較第1導電物低之第2導電物形成。第1導電物亦可為以銅等金屬為主成分之材料，第2導電物亦可為以導電率較鋁等低之金屬為主成分之材料。該情形時，記憶胞陣列11_1中之導電層103及導電層104之合計膜厚與記憶胞陣列11_2中之導電層103及導電層104之合計膜厚可均等。藉此，記憶胞陣列11_1中之導電層103及導電層104之合計寄生電阻可低於記憶胞陣列11_2中之導電層103及導電層104之合計寄生電阻。該情形時，記憶胞陣列11_1中之導電層103及導電層104之配線負載可低於記憶胞陣列11_2中之導電層103及導電層104之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除時間可被控制得較記憶胞陣列11_2中資料之抹除時間短。
又，根據配線負載之差異，除抹除時間以外或代替抹除時間，亦可使抹除電壓不同。於抹除動作中，亦可將記憶胞陣列11_1中資料之抹除電壓控制得與記憶胞陣列11_2中資料之抹除電壓不同。
例如，假設從記憶胞陣列11_1之導電層103至晶片20之電晶體Tr之連接構成CST1之寄生電容大於從記憶胞陣列11_2之導電層103至晶片20之電晶體Tr之連接構成CST2之寄生電容。該情形時，連接構成CST1之配線負載可高於連接構成CST2之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除電壓可被控制得高於記憶胞陣列11_2中資料之抹除電壓。
假設記憶胞陣列11_1之導電層104由第1導電物形成，記憶胞陣列11_2之導電層104由導電率較第1導電物低之第2導電物形成。第1導電物亦可為以銅等金屬為主成分之材料，第2導電物亦可為以導電率較鋁等低之金屬為主成分之材料。該情形時，通過於記憶胞陣列11_1形成時使其平坦化且於記憶胞陣列11_2形成時不使其平坦化等，記憶胞陣列11_1中之導電層103及導電層104之合計膜厚可較記憶胞陣列11_2中之導電層103及導電層104之合計膜厚薄。藉此，記憶胞陣列11_1中之導電層103及導電層104之合計寄生電阻可高於記憶胞陣列11_2中之導電層103及導電層104之合計寄生電阻。該情形時，記憶胞陣列11_1中之導電層103及導電層104之配線負載可高於記憶胞陣列11_2中之導電層103及導電層104之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除電壓可被控制得高於記憶胞陣列11_2中資料之抹除電壓。
或者，假設從記憶胞陣列11_1之導電層103至晶片20之電晶體Tr之連接構成CST1之寄生電容小於從記憶胞陣列11_2之導電層103至晶片20之電晶體Tr之連接構成CST2之寄生電容。該情形時，連接構成CST1之配線負載可低於連接構成CST2之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除電壓可被控制得低於記憶胞陣列11_2中資料之抹除電壓。
假設記憶胞陣列11_1之導電層104由第1導電物形成，記憶胞陣列11_2之導電層104由導電率較第1導電物低之第2導電物形成。第1導電物亦可為以銅等金屬為主成分之材料，第2導電物亦可為以導電率較鋁等低之金屬為主成分之材料。該情形時，記憶胞陣列11_1中之導電層103及導電層104之合計膜厚與記憶胞陣列11_2中之導電層103及導電層104之合計膜厚可均等。藉此，記憶胞陣列11_1中之導電層103及導電層104之合計寄生電阻可低於記憶胞陣列11_2中之導電層103及導電層104之合計寄生電阻。該情形時，記憶胞陣列11_1中之導電層103及導電層104之配線負載可低於記憶胞陣列11_2中之導電層103及導電層104之配線負載。與此相應，於抹除動作中，記憶胞陣列11_1中資料之抹除電壓可被控制得低於記憶胞陣列11_2中資料之抹除電壓。
其次，使用圖6來說明記憶胞陣列11_2之平面構成。圖6係表示記憶胞陣列11_2之構成之XY俯視圖。
記憶胞陣列11_2中，從+Y側至-Y側，區塊BK0、BK1、BK2、BK3依序排列。各區塊BK中，複數個導電層102於Z方向上相隔而積層。例如，各區塊BK中，積層有作為選擇閘極線SGS、字元線WL0～WL1、選擇閘極線SGD發揮功能之4層導電層102。於各區塊BK之Y方向側面，配置有沿XZ方向延伸之狹縫SLT。狹縫SLT將複數個區塊BK電性分離。
區塊BK具有胞部及插塞連接部。
於胞部配置有複數個柱狀體CL。各柱狀體CL沿Z方向延伸。柱狀體CL對應於記憶體串MS(參照圖2)。複數個柱狀體CL二維排列於XY方向。圖6之例中，朝向X方向配置為4行。柱狀體CL之排列行數既可為3行以下，亦可為5行以上。複數個柱狀體CL既可呈錯位狀排列，亦可呈格子狀排列。
於柱狀體CL之+Z側，複數個位元線BL彼此排列於X方向，分別沿Y方向延伸。柱狀體CL連接於任一位元線BL。
插塞連接部配置於胞部之X方向兩側。插塞連接部包含CP3區域。
於CP3區域，配置有複數個插塞CP3。各插塞CP3沿Z方向延伸。插塞CP3與1個導電層102電性連接，不與其他導電層102電性連接。以下，當對與作為字元線WL0～WL5發揮功能之導電層102連接之插塞CP3加以限定時，記作插塞CP3_w0～CP3_w5。當對與作為選擇閘極線SGD、SGS發揮功能之導電層102連接之插塞CP3加以限定時，記作插塞CP3_d、CP3_s。圖6之例中，從記憶胞陣列11_2之X方向端部朝向胞部，依序配置有插塞CP3_s、CP3_w0、CP3_w1、CP3_w2、CP3_w3、CP3_w4、CP3_w5、插塞CP3_d。插塞CP3既可配置為1行，亦可呈錯位狀配置為2行。
於插塞CP3之-Z側，配置有導電層111。導電層111電性連接於插塞CP3之-Z側端，從與插塞CP3之連接位置朝+Y方向或-Y方向延伸至相鄰之區塊BK。例如，導電層111從區塊BK0中與插塞CP3之連接位置朝-Y方向延伸至區塊BK1中與電極PD4之連接位置。於相鄰之區塊BK中，在導電層111之-Z側，在與插塞CP3對應之位置配置有電極PD4，在除此以外之位置配置有絕緣層112。電極PD4之-Z側之面於接合面BF2露出。絕緣層112之-Z側之面於接合面BF2露出。
其次，使用圖7對記憶胞陣列11_1之平面構成進行說明。圖7係表示記憶胞陣列11_1之構成之XY俯視圖。
記憶胞陣列11_1與記憶胞陣列11_2之相同點為，各區塊BK具有胞部及插塞連接部。又，胞部之構成與記憶胞陣列11_2相同。
插塞連接部配置於胞部之X方向兩側。插塞連接部包含CP1區域及CP2區域。
於CP1區域，配置有複數個插塞CP1。各插塞CP1沿Z方向延伸。插塞CP1與1個導電層102電性連接，不與其他導電層102電性連接。X方向端部側之插塞CP1與導電層103電性連接。以下，當對與作為字元線WL0～WL5發揮功能之導電層102連接之插塞CP1加以限定時，記作插塞CP1_w0～CP1_w5。當對與作為選擇閘極線SGD、SGS發揮功能之導電層102連接之插塞CP1加以限定時，記作插塞CP1_d、CP1_s。當對與作為胞源極部CSL發揮功能之導電層103連接之插塞CP1加以限定時，記作插塞CP1_csl。圖7之例中，從記憶胞陣列11_1之X方向端部朝向胞部，依序配置有插塞CP1_csl、CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_w5、插塞CP1_d。插塞CP1既可配置為1行，亦可呈錯位狀配置為2行。
於插塞CP1_csl之-Z側，配置有導電層111。導電層111電性連接於插塞CP1之-Z側端，於與插塞CP1之連接位置連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。絕緣層112之-Z側之面於接合面BF1露出。
於除插塞CP1_csl以外之插塞CP1_s～CP1_d之-Z側，配置有導電層111。導電層111電性連接於插塞CP1之-Z側端，從與插塞CP1之連接位置朝+Y方向或-Y方向延伸至相鄰之區塊BK。例如，導電層111從區塊BK0中與插塞CP1之連接位置朝-Y方向延伸至區塊BK1中與電極PD4之連接位置。相鄰之區塊BK中，於導電層111之-Z側，在與插塞CP2對應之位置配置有電極PD2，在除此以外之位置配置有絕緣層112。電極PD2之-Z側之面於接合面BF1露出。絕緣層112之-Z側之面於接合面BF1露出。
於CP2區域，配置有複數個插塞CP2。各插塞CP2沿Z方向延伸。插塞CP2未電性連接於記憶胞陣列11_1之導電層102。X方向端部側之插塞CP2未與記憶胞陣列11_1之導電層103電性連接。插塞CP2與記憶胞陣列11_2中之1個導電層102電性連接，不與其他導電層102電性連接。X方向端部側之插塞CP2與記憶胞陣列11_2之導電層103電性連接。以下，當對與作為字元線WL0～WL5發揮功能之導電層102連接之插塞CP2加以限定時，記作插塞CP2_w0～CP2_w5。當對與作為選擇閘極線SGD、SGS發揮功能之導電層102連接之插塞CP2加以限定時，記作插塞CP2_d、CP2_s。當對與作為胞源極部CSL發揮功能之導電層103連接之插塞CP2加以限定時，記作插塞CP2_csl。圖7之例中，從記憶胞陣列11_1之X方向端部朝向胞部，依序配置有插塞CP2_csl、CP2_s、CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4、CP2_w5、插塞CP2_d。插塞CP2既可配置為1行，亦可呈錯位狀配置為2行。
於插塞CP2_csl之-Z側，配置有導電層111。導電層111電性連接於插塞CP2之-Z側端，於與插塞CP1之連接位置連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。絕緣層112之-Z側之面於接合面BF1露出。
於除插塞CP2_csl以外之插塞CP1_s～CP1_d之-Z側，配置有導電層111。導電層111電性連接於插塞CP2_s～CP2_d之-Z側端。導電層111於與插塞CP2_s～CP2_d之連接位置，在-Z側連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。
導電層111從區塊BK中與插塞CP1_s～CP1_d之連接位置朝+Y方向或-Y方向延伸至相鄰之區塊BK中與插塞CP2_s～CP2_d之連接位置。
例如，導電層111從區塊BK0中與插塞CP1_s～CP1_d之連接位置朝-Y方向延伸至區塊BK1中與插塞CP2_s～CP2_d之連接位置。插塞CP1_s～CP1_d與插塞CP2_s～CP2_d彼此對應。插塞CP1_s～CP1_d各自經由導電層111與對應之插塞CP2電性連接。
若將圖7所示之記憶胞陣列11_1之平面構成與圖6所示之記憶胞陣列11_2之平面構成加以比較，則CP1區域中插塞CP1之個數(例如9個)與CP3區域中插塞CP3之個數(例如9個)相等。CP1區域中電極PD之個數(例如1個)多於CP3區域中電極PD之個數(例如0個)。CP2區域中插塞CP2之個數(例如9個)與CP3區域中插塞CP3之個數(例如9個)相等。CP2區域中電極PD之個數(例如18個)多於CP3區域中電極PD之個數(例如0個)。
其次，使用圖8來說明插塞連接部之截面構成。圖8係表示插塞連接部之構成之YZ剖視圖。圖8對應於將圖6及圖7分別於C-C線處切斷時之截面。
插塞連接部中，晶片20、10_1、10_2依序積層且接合。晶片20與晶片10_1經由電極PD1及電極PD2彼此電性連接。晶片10_1與晶片10_2經由電極PD3及電極PD4彼此電性連接。
晶片10_1包含記憶胞陣列11_1及其配線。晶片10_1具有絕緣層101、107、110、112、114、狹縫SLT、導電層102、103、104、111、導電體106、108、109、電極PD2、PD3。
記憶胞陣列11_1中，絕緣層101與導電層102交替地積層複數次。複數個導電層102從-Z側至+Z側，依序作為選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。
當對作為字元線WL5、WL4、WL3、WL2、WL1、WL0發揮功能之導電層102加以限定時，記作導電層102_w5、102_w4、102_w3、102_w2、102_w1、102_w0。當對作為選擇閘極線SGD、SGS發揮功能之導電層102加以限定時，記作導電層102_d、102_s。
絕緣層101可由氧化矽等絕緣物形成。導電層102可由以鎢等金屬為主成分之材料、被賦予導電性之半導體等導電物形成。
複數個導電層102介隔沿XZ方向延伸之狹縫SLT與其他區塊BK之導電層102電性分離。狹縫SLT中可嵌埋氧化矽等絕緣物。
於導電層102_s之+Z側，介隔絕緣層101配置有導電層103。於導電層103之+Z側配置有導電層104。導電層104覆蓋導電層103之+Z側之面。導電層103及導電層104作為源極線SL之胞源極部CSL發揮功能。導電層104之+Z側被絕緣層114覆蓋。絕緣層114之+Z側之面於接合面BF2露出。
導電層103可由被賦予導電性之半導體(例如多晶矽)形成。導電層104可由導電體形成。導電層104既可由第1導電物形成，亦可由第2導電物形成。第1導電物亦可為以銅等金屬為主成分之材料，第2導電物亦可為以導電率較鋁等低之金屬為主成分之材料。
於導電層103之-Z側配置有插塞CP1。插塞CP1具有柱形狀，例如具有圓柱形狀。插塞CP1包含導電體106及絕緣層107。導電體106具有柱形狀，例如具有圓柱形狀。絕緣層107覆蓋導電體106之側面。絕緣層107具有筒形狀，例如具有圓筒形狀。
插塞CP1_csl中，導電體106之+Z側端連接於導電層103。導電體106以其側面介隔絕緣層107與複數個導電層102_s～102_d電性絕緣之狀態，貫通複數個導電層102_s～102_d。導電體106之-Z側端經由導電層111連接於電極PD2。藉此，導電體106將導電層103與電極PD2電性連接。導電體106可由以銅等金屬為主成分之材料形成。絕緣層107可由氧化矽等絕緣物形成。
於除插塞CP1_csl以外之插塞CP1_s～CP1_d中，導電體106之+Z側端連接於特定之導電層102，但未圖示。導電體106以其側面介隔絕緣層107與其他導電層102電性絕緣之狀態，貫通其他導電層102。導電體106之-Z側端經由導電層111連接於電極PD2。藉此，導電體106將特定之導電層102與電極PD2電性連接。
於導電層111之-Z側，在插塞CP1_csl之連接位置配置有電極PD2，在除此以外之插塞CP1_s～CP1_d之連接位置配置有絕緣層112。電極PD2及絕緣層112之-Z側之面分別於接合面BF1露出。
插塞CP2於Z方向上貫通複數個導電層102而延伸。插塞CP2具有柱形狀，例如具有圓柱形狀。插塞CP2包含導電體109及絕緣層110。導電體109具有柱形狀，例如具有圓柱形狀。絕緣層110覆蓋導電體109之側面。絕緣層110具有筒形狀，例如具有圓筒形狀。
於配置有插塞CP2之CP2區域中，在插塞CP2之+Z側未配置導電層103、104，而配置導電體108。導電體109之+Z側端經由導電體108連接於電極PD3。導電體109以其側面介隔絕緣層110與複數個導電層102電性絕緣之狀態，貫通複數個導電層102。導電體109之-Z側端經由導電層111連接於電極PD2。藉此，導電體109將電極PD2與電極PD3電性連接。導電體109可由以銅等金屬為主成分之材料形成。絕緣層110可由氧化矽等絕緣物形成。
晶片10_2包含記憶胞陣列11_2及其配線。晶片10_2具有絕緣層101、112、117、狹縫SLT、導電層102、103、104、111、導電體116、電極PD4。
記憶胞陣列11_2中，絕緣層101與導電層102交替地積層複數次。複數個導電層102從-Z側至+Z側，依序作為選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。
當對作為字元線WL5、WL4、WL3、WL2、WL1、WL0發揮功能之導電層102加以限定之情形時，記作導電層102_w5、102_w4、102_w3、102_w2、102_w1、102_w0。當對作為選擇閘極線SGD、SGS發揮功能之導電層102加以限定之情形時，記作導電層102_d、102_s。
絕緣層101可由氧化矽等絕緣物形成。導電層102可由以鎢等金屬為主成分材料、被賦予導電性之半導體等導電物形成。
複數個導電層102介隔沿XZ方向延伸之狹縫SLT與其他區塊BK之導電層102電性分離。狹縫SLT中可嵌埋氧化矽等絕緣物。
於導電層102_s之+Z側，介隔絕緣層101配置有導電層103。於導電層103之+Z側配置有導電層104。導電層104覆蓋導電層103之+Z側之面。導電層103及導電層104作為源極線SL發揮功能。
導電層103可由被賦予導電性之半導體(例如多晶矽)形成。導電層104可由以鋁等金屬為主成分之材料形成。
於導電層103之-Z側配置有插塞CP3。插塞CP3具有柱形狀，例如具有圓柱形狀。插塞CP3包含導電體116及絕緣層117。導電體116具有柱形狀，例如具有圓柱形狀。絕緣層117覆蓋導電體116之側面。絕緣層117具有筒形狀，例如具有圓筒形狀。
插塞CP3_csl中，導電體116之+Z側端連接於導電層103。導電體116以其側面介隔絕緣層117與複數個導電層102_s～102_d電性絕緣之狀態，貫通複數個導電層102_s～102_d。導電體116之-Z側端經由導電層111連接於電極PD4。藉此，導電體116將導電層103與電極PD4電性連接。導電體116可由以銅等金屬為主成分之材料形成。絕緣層117可由氧化矽等絕緣物形成。
於除插塞CP1_csl以外之插塞CP1_s～CP1_d中，導電體116之+Z側端連接於特定之導電層102，但未圖示。導電體116以其側面介隔絕緣層117與其他導電層102電性絕緣之狀態，貫通其他導電層102。導電體116之-Z側端經由電極PD4連接於導電層111。藉此，導電體116將特定之導電層102與電極PD4電性連接。
於導電層111之-Z側，在插塞CP1_csl之連接位置配置有絕緣層112，在從其連接位置偏移至Y方向上相鄰之區塊BK之位置配置有電極PD4。電極PD4及絕緣層112各自之-Z側之面於接合面BF2露出。
晶片20具有基板200、絕緣層201、202、209、閘極電極203、導電體204、206、208、210及導電層205、207。
於基板200之表面附近，配置有井區域及元件分離區域。基板200可由半導體(例如矽)形成。元件分離區域將井區域與其他井區域電性分離。於元件分離區域配置有絕緣層201。絕緣層201可由氧化矽等絕緣物形成。
於基板200之+Z側，配置有絕緣層202。絕緣層202可由氧化矽等絕緣物形成。
電晶體Tr於基板200之表面200a包含閘極電極203，於基板200內之表面200a附近包含源極電極、汲極電極等。閘極電極203可由被賦予導電性之半導體(例如多晶矽)形成。源極電極、汲極電極可形成為基板200中包含雜質之區域。
源極電極、汲極電極分別經由導電體204連接於導電層205。導電體204沿Z方向延伸。導電層205經由導電體206連接於導電層207。導電體206沿Z方向延伸。導電層207經由導電體208連接於電極PD1。導電體208沿Z方向延伸。導電體204、206、208、210及導電層205、207可由以鋁或銅等金屬為主成分之材料形成。
於絕緣層202之+Z側，在與電極PD2對應之位置配置有電極PD1，在除此以外之位置配置有絕緣層209。電極PD1可由以銅等金屬為主成分之材料形成。絕緣層209可由氧化矽等絕緣物形成。
其次，使用圖9對胞部之截面構成進行說明。圖9係表示胞部之構成之YZ剖視圖。圖9對應於將圖6及圖7分別於D-D線處切斷時之截面。
如圖9所示，於晶片10_1、10_2分別配置有柱狀體CL。
晶片10_2中，柱狀體CL於積層體SST2內沿Z方向延伸，貫通複數個導電層102。圖9之例中，柱狀體CL貫通8層導電層102。柱狀體CL之+Z側端連接於導電層103，-Z側端連接於導電體CP3。導電體CP3之-Z側之面連接於導電體CP4。導電體CP4沿Z方向延伸，-Z側端連接於導電膜BL_2。
柱狀體CL構成具有沿著Z方向之軸之柱形狀。柱狀體CL中，從軸朝外側依序配置有絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2，此點如上文所述(參照圖5(a)、圖5(b))。半導體膜CH之前端到達導電層103。半導體膜CH於+Z側端覆蓋絕緣膜CR之+Z側端，並且與導電層103接觸。半導體膜CH之後端到達半導體層CA。半導體膜CH於-Z側端與半導體層CA接觸。半導體層CA可由多晶矽等半導體形成。半導體層CA之-Z側之面與插塞CP3接觸。插塞CP3之-Z側端與插塞CP4接觸。插塞CP4之-Z側端與導電膜BL_2接觸。導電層103作為源極線SL發揮功能，導電膜BL_2作為位元線BL_2發揮功能。藉此，半導體膜CH之+Z側端電性連接於源極線SL，-Z側端電性連接於位元線BL_2，作為記憶體串MS之通道區域發揮功能。
晶片10_2中，於複數個導電層102與柱狀體CL交叉之複數個交叉位置，形成有沿Z方向排列之複數個記憶胞MC。沿Z方向排列之複數個記憶胞MC相當於記憶體串MS所包含之複數個記憶胞MC(參照圖2)。於複數個導電層102與複數個柱狀體CL2交叉之複數個交叉位置，形成有沿XYZ方向排列之複數個記憶胞MC。
導電膜BL_2沿Y方向延伸。導電膜BL_2之-Z側之面於從積層體SST2沿Y方向偏移後之位置上經由插塞CP6連接於電極PD4。電極PD4之-Z側之面於接合面BF2露出。
晶片10_1中，柱狀體CL於積層體SST1內沿Z方向延伸，貫通複數個導電層102。圖9之例中，柱狀體CL貫通8層導電層102。柱狀體CL之+Z側端連接於導電層103，-Z側端連接於導電體CP3。導電體CP3之-Z側之面連接於導電體CP4。導電體CP4沿Z方向延伸，-Z側端連接於導電膜BL_1。
柱狀體CL構成具有沿著Z方向之軸之柱形狀。柱狀體CL中，從軸朝外側依序配置有絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2，此點如上文所述(參照圖5(a)、圖5(b))。半導體膜CH之前端到達導電層103。半導體膜CH於+Z側端覆蓋絕緣膜CR之+Z側端，並且與導電層103接觸。半導體膜CH之後端到達半導體層CA。半導體膜CH於-Z側端與半導體層CA接觸。半導體層CA可由多晶矽等半導體形成。半導體層CA之-Z側之面與插塞CP3接觸。插塞CP3之-Z側端與插塞CP4接觸。插塞CP4之-Z側端與導電膜BL_1接觸。導電層103作為源極線SL發揮功能，導電膜BL_1作為位元線發揮功能。藉此，半導體膜CH之+Z側端電性連接於源極線SL，-Z側端電性連接於位元線BL_1，作為記憶體串MS之通道區域發揮功能。
晶片10_1中，於複數個導電層102與柱狀體CL交叉之複數個交叉位置，形成有沿Z方向排列之複數個記憶胞MC。沿Z方向排列之複數個記憶胞MC相當於記憶體串MS所包含之複數個記憶胞MC(參照圖2)。於複數個導電層102與複數個柱狀體CL交叉之複數個交叉位置，形成有沿XYZ方向排列之複數個記憶胞MC。
導電膜BL_1沿Y方向延伸。導電膜BL_1之-Z側之面經由插塞CP6連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。電極PD2於接合面BF1連接於電極PD1。圖9中，為了簡化，例示插塞CP6、電極PD2、電極PD1之Y位置包含於積層體SST1之Y方向寬度中之構成，但插塞CP6、電極PD2、電極PD1之Y位置亦可為從積層體SST1沿Y方向偏移後之位置。
如圖9所示，記憶胞陣列11_1之柱狀體CL之半導體膜CH經由位元線BL_1電性連接於晶片10之電晶體Tr-1。記憶胞陣列11_2之柱狀體CL之半導體CH經由位元線BL_2電性連接於晶片10之電晶體Tr-2。從記憶胞陣列11_1經由位元線BL_1到電晶體Tr-1之連接與從記憶胞陣列11_2經由位元線BL_2到電晶體Tr-2之連接彼此絕緣。
如上所述，實施方式中，於半導體記憶裝置1中，從晶片10_1之半導體膜CH之前端所到達之導電層103至晶片20之電晶體Tr之連接構成(源極連接線CSL_1)與從晶片10_2之半導體膜CH之前端所到達之導電層103至晶片20之電晶體Tr之連接構成(源極連接線CSL_2)彼此絕緣。從晶片10_1之半導體膜CH之後端至晶片20之電晶體Tr的連接構成(位元線BL_1)、與從晶片10_2之半導體膜CH之後端至晶片20之電晶體Tr的連接構成(位元線BL_2)彼此絕緣。藉此，能夠獨立地進行經由源極線SL_1及位元線BL_1之驅動向記憶胞MC施加抹除電壓、及經由源極線SL_2及位元線BL_2之驅動向記憶胞MC施加抹除電壓。即，能夠使記憶胞陣列11_1與記憶胞陣列11_2彼此獨立地進行不同之抹除動作。藉此，能夠利用記憶胞陣列11_1與記憶胞陣列11_2關於抹除動作實現不同之功能，且能夠根據用途區分使用記憶胞陣列11_1與記憶胞陣列11_2。
再者，記憶胞陣列11_1與記憶胞陣列11_2中用於共通連接字元線WL並且分別驅動字元線WL之構成，不限於共通連接選擇閘極線SGD、SGS，獨立連接源極連接線CSL，且獨立連接位元線BL之構成。亦可為共通連選擇閘極線SGD，並且獨立連接源極連接線CSL，獨立連接位元線BL，且獨立連接選擇閘極線SGS之構成。亦可為共通連接選擇閘極線SGS，並且獨立連接源極連接線CSL，獨立連接位元線BL，獨立連接選擇閘極線SGD之構成。還可為獨立連接源極連接線CSL，獨立連接位元線BL，獨立連接選擇閘極線SGD且獨立連接選擇閘極線SGD之構成。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並非意在限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請之交叉參考] 本申請基於2022年06月03日提出申請之在先日本專利申請第2022-090696號之優先權而主張優先權利益，通過引用而將其全部內容併入本文中。
1:半導體記憶裝置 10_1, 10_2, 20:晶片 11_1, 11_2:記憶胞陣列 12:記憶胞陣列群 21:定序器 22:電壓產生電路 23:列驅動器 24:列解碼器 25:感測放大器 26:BL選擇電路 101:絕緣層 102:導電層 102_d, 102_s:導電層 102_w5, 102_w4, 102_w3, 102_w2, 102_w1, 102_w0:導電層 103:導電層 104:導電層 106:導電體 107:絕緣層 108:導電體 109:導電體 110:絕緣層 111:導電層 112:絕緣層 114:絕緣層 116:導電體 117:絕緣層 200:基板 200a:表面 201, 202, 209:絕緣層 203:閘極電極 204, 206, 208:導電體 205, 207:導電層 BF1:接合面 BF2:接合面 BK0, BK1, BK2, BK3:區塊 BL:位元線 BL_1:位元線 BL_2:位元線(導電膜) BL0～BLn:位元線 BL0_1～BLn_1:位元線 BL0_2～BLn_2:位元線 BLK1:絕緣膜 BLK2:絕緣膜 BS1, BS2:位元線選擇信號 CA:半導體層 CH:半導體膜 CL:柱狀體 CP1:插塞 CP1_csl:插塞 CP1_d, CP1_s:插塞 CP1_w0～CP1_w5:插塞 CP2:插塞 CP2_csl:插塞 CP2_d, CP2_s:插塞 CP2_w0～CP2_w5:插塞 CP3:插塞 CP3_csl:插塞 CP3_d, CP3_s:插塞 CP3_w0～CP3_w5:插塞 CP4:導電體 CP6:插塞 CR:絕緣膜 CSL_1, CSL_2:胞源極部 CT:電荷蓄積膜 CTR:控制器 DL1:絕緣膜 DL2:絕緣膜 DL3:絕緣膜 MC:記憶胞 MC0～MC5:記憶胞 MS:記憶體串 PD1:電極 PD2:電極 PD3:電極 PD4:電極 SBK0_1～SBK2_1:子區塊 SBK0_2～SBK2_2:子區塊 SCL_1:源極連接線 SCL_2:源極連接線 SEL:選擇器 SGD, SGS:選擇閘極線 SGD0:選擇閘極線 SL:源極線 SL_1:源極線 SL_2:源極線 SLT:狹縫 SST1:積層體 SST2:積層體 ST1, ST2:選擇電晶體 SU0～SU3:串單元 TNL:絕緣膜 Tr:電晶體 Tr-1:電晶體 Tr-2:電晶體 WL:字元線 WL0～WL5:字元線 WS-1～WS-10:配線構造 X:方向 Y:方向 Z:方向
圖1係表示實施方式之半導體記憶裝置之構成之方塊圖。 圖2係表示實施方式之各記憶胞陣列之構成之電路圖。 圖3係表示實施方式之晶片間之連接構成之圖。 圖4係表示實施方式之半導體記憶裝置之構成之積層方向的剖視圖。 圖5(a)、(b)係表示實施方式之記憶胞之構成之積層方向、俯視方向的剖視圖。 圖6係表示實施方式之半導體記憶裝置之構成之俯視圖。 圖7係表示實施方式之半導體記憶裝置之構成之俯視圖。 圖8係表示實施方式之插塞連接部之構成之積層方向的剖視圖。 圖9係表示實施方式之胞部之構成之積層方向的剖視圖。
1:半導體記憶裝置
10_1,10_2,20:晶片
11_1,11_2:記憶胞陣列
12:記憶胞陣列群
21:定序器
22:電壓產生電路
23:列驅動器
24:列解碼器
25:感測放大器
26:BL選擇電路
BK0~BK2:區塊
BL:位元線
BL_1:位元線
BL_2:位元線
CTR:控制器
MS:記憶體串
SBK0_1~SBK2_1:子區塊
SBK0_2~SBK2_2:子區塊
SGD,SGS:選擇閘極線
SL_1:源極線
SL_2:源極線
SU0~SU3:串單元
WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備： 第1晶片； 第2晶片，其接合於上述第1晶片；及 第3晶片，其於與上述第1晶片相反之一側接合於上述第2晶片； 上述第1晶片具有： 複數個第1導電層，其等介隔第1絕緣層而積層； 複數個第1半導體膜，其等穿通上述複數個第1導電層而分別沿積層方向延伸；及 複數個第1絕緣膜，其等分別配置於上述複數個第1導電層與上述第1半導體膜之間；且 上述第1晶片中，於上述複數個第1導電層與上述複數個第1半導體膜交叉之複數個交叉位置形成有複數個記憶胞； 上述第2晶片具有： 複數個第2導電層，其等介隔第2絕緣層而積層； 複數個第2半導體膜，其等穿通上述複數個第2導電層而分別沿積層方向延伸；及 複數個第2絕緣膜，其等分別配置於上述複數個第2導電層與上述第2半導體膜之間；且 上述第2晶片中，於上述複數個第2導電層與上述複數個第2半導體膜交叉之複數個交叉位置形成有複數個記憶胞； 從上述複數個第1導電層中上述第1半導體膜之前端所到達之第1導電層至上述第3晶片的第1連接構成、與從上述複數個第2導電層中上述第2半導體膜之前端所到達之第2導電層至上述第3晶片的第2連接構成彼此絕緣。
  2. 如請求項1之半導體記憶裝置，其中上述第1連接構成包含第1插塞， 上述第1插塞於上述第1晶片內沿積層方向延伸，到達上述第1半導體膜之前端所到達之第1導電層， 上述第2連接構成包含第2插塞及第3插塞， 上述第2插塞於上述第1晶片內沿積層方向延伸，以絕緣之狀態貫通上述第1半導體膜之前端所到達之第1導電層， 上述第3插塞於上述第2晶片內沿積層方向延伸，到達上述第2半導體膜之前端所到達之第2導電層。
  3. 如請求項1之半導體記憶裝置，其中從上述第1晶片之上述第1半導體膜之後端至上述第3晶片的第3連接構成、與從上述第2晶片之上述第1半導體膜之後端至上述第3晶片的第4連接構成彼此絕緣。
  4. 如請求項1之半導體記憶裝置，其中第3導電層與第4導電層包含不同材料，上述第3導電層覆蓋上述第1半導體膜之前端所到達之第1導電層，上述第4導電層覆蓋上述第2半導體膜之前端所到達之第2導電層。
  5. 如請求項4之半導體記憶裝置，其中上述第4導電層包含第1導電物， 上述第3導電層包含電阻率較上述第1導電物低之第2導電物。
  6. 如請求項5之半導體記憶裝置，其中上述第1導電物包含以鋁為主成分之導電物， 上述第2導電物包含以銅為主成分之導電物。
  7. 如請求項1之半導體記憶裝置，其中上述複數個第1導電層中上述第1半導體膜之前端所到達之第1導電層的電壓、與上述複數個第2導電層中上述第2半導體膜之前端所到達之第2導電層的電壓能夠彼此獨立地控制。
  8. 如請求項7之半導體記憶裝置，其中上述第1晶片進而具有第1導電膜， 上述第1導電膜相對於上述複數個第1導電層配置於上述第3晶片側，連接有上述第1半導體膜之後端， 上述第2晶片進而具有第2導電膜， 上述第2導電膜相對於上述複數個第2導電層配置於上述第1晶片側，連接有上述第2半導體膜之後端， 上述第1導電膜之電壓與上述第2導電膜之電壓能夠彼此獨立地控制。
  9. 如請求項1之半導體記憶裝置，其能夠選擇上述第1晶片之複數個記憶胞與上述第2晶片之複數個記憶胞之至少一者而執行資料之抹除動作。
  10. 如請求項1之半導體記憶裝置，其能夠以選擇上述第1晶片之複數個記憶胞而不選擇上述第2晶片之複數個記憶胞之方式執行資料之抹除動作。
  11. 如請求項1之半導體記憶裝置，其能夠以不選擇上述第1晶片之複數個記憶胞而選擇上述第2晶片之複數個記憶胞之方式執行資料之抹除動作。
  12. 如請求項1之半導體記憶裝置，其中向上述第1晶片之記憶胞施加抹除電壓、與向上述第2晶片之記憶胞施加抹除電壓能夠彼此獨立地執行。
  13. 如請求項1之半導體記憶裝置，其能夠執行上述第1晶片之記憶胞之資料之抹除時間與上述第2晶片之記憶胞之資料之抹除時間互不相同的抹除動作。
  14. 如請求項13之半導體記憶裝置，其中上述第1晶片之記憶胞之資料之抹除時間與上述第2晶片之記憶胞之資料之抹除時間，根據上述第1連接構成之配線負載與上述第2連接構成之配線負載之差異而不同。
  15. 如請求項14之半導體記憶裝置，其中上述第1晶片之記憶胞之資料之抹除時間與上述第2晶片之記憶胞之資料之抹除時間，根據上述第1連接構成之寄生電容與上述第2連接構成之寄生電容之差異而不同。
  16. 如請求項14之半導體記憶裝置，其中上述第1晶片之記憶胞之資料之抹除時間與上述第2晶片之記憶胞之資料之抹除時間，根據上述第1連接構成之寄生電阻與上述第2連接構成之寄生電阻之差異而不同。
  17. 如請求項1之半導體記憶裝置，其能夠執行上述第1晶片之記憶胞之資料之抹除電壓與上述第2晶片之記憶胞之資料之抹除電壓互不相同的抹除動作。
  18. 如請求項17之半導體記憶裝置，其中上述第1晶片之記憶胞之資料之抹除電壓與上述第2晶片之記憶胞之資料之抹除電壓，根據上述第1晶片之記憶胞之配線負載與上述第2晶片之記憶胞之配線負載之差異而不同。
  19. 如請求項18之半導體記憶裝置，其中上述第1晶片之記憶胞之資料之抹除電壓與上述第2晶片之記憶胞之資料之抹除電壓，根據上述第1連接構成之寄生電容與上述第2連接構成之寄生電容之差異而不同。
  20. 如請求項18之半導體記憶裝置，其中上述第1晶片之記憶胞之資料之抹除電壓與上述第2晶片之記憶胞之資料之抹除電壓，根據上述第1連接構成之寄生電阻與上述第2連接構成之寄生電阻之差異而不同。
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