TWI836794B - 半導體記憶裝置 - Google Patents

Abstract

根據一實施形態，於半導體記憶裝置之第1晶片中，複數個第1導電層介隔第1絕緣層積層。第1半導體膜通過複數個第1導電層於積層方向延伸。於第1晶片中，於複數個第1導電層與第1半導體膜交叉之複數個交叉位置形成複數個記憶胞。於第2晶片中，複數個第2導電層介隔第2絕緣層積層。第2半導體膜通過複數個第2導電層於積層方向延伸。於第2晶片中，於複數個第2導電層與第2半導體膜交叉之複數個交叉位置形成複數個記憶胞。複數個第1導電層之積層數與複數個第2導電層之積層數互不相同。

Description

半導體記憶裝置

本實施形態係關於一種半導體記憶裝置。

具有記憶胞陣列之半導體記憶裝置對記憶胞陣列寫入資料，或自記憶胞陣列讀取資料。半導體記憶裝置中，於寫入處理及/或讀取處理中實現特定功能。

一實施形態提供一種可容易使寫入處理及/或讀取處理多功能化之半導體記憶裝置。

根據一實施形態，提供一種半導體記憶裝置，其具有第1晶片、第2晶片及第3晶片。第2晶片接合於第1晶片。第3晶片於與第1晶片相反之側接合於第2晶片。第1晶片具有複數個第1導電層、第1半導體膜及第1絕緣膜。複數個第1導電層介隔第1絕緣層積層。第1半導體膜通過複數個第1導電層於積層方向延伸。第1絕緣膜配置於複數個第1導電層與半導體膜之間。於第1晶片中，於複數個第1導電層與第1半導體膜交叉之複數個交叉位置形成複數個記憶胞。第2晶片具有複數個第2導電層、第2半導體膜及第2絕緣膜。複數個第2導電層介隔第2絕緣層積層。第2半導體膜通過複數個第2導電層於積層方向延伸。第2絕緣膜配置於複數個第2導電層與半導體膜之間。於第2晶片中，於複數個第2導電層與第2半導體膜交叉之複數個交叉位置形成複數個記憶胞。複數個第1導電層之積層數與複數個第2導電層之積層數互不相同。

根據上述構成，可提供能容易地使寫入處理及/或讀取處理多功能化之半導體記憶裝置。

以下參考隨附圖示，詳細說明實施形態之半導體記憶裝置。另，本發明不受該等實施形態限定。

(第1實施形態) 第1實施形態之半導體記憶裝置具有記憶胞陣列，且對記憶胞陣列寫入資料，或自記憶胞陣列讀取資料，但設法使寫入處理及/或讀取處理多功能化。例如，半導體記憶裝置1可如圖1所示般構成。圖1係顯示半導體記憶裝置1之構成之方塊圖。

半導體記憶裝置1具有複數個晶片10_1、10_2、20。複數個晶片10_1、10_2、20中之晶片10_1、10_2各自包含記憶胞陣列11_1、11_2，亦被稱為陣列晶片。晶片20包含用以控制記憶胞陣列11_1、11_2之電路，亦被稱為電路晶片。

另，晶片10_1、10_2於互不區分之情形時，表述為晶片10。記憶胞陣列11_1、11_2於互不區分之情形時，表述為記憶胞陣列11。又，圖1中例示半導體記憶裝置1包含2個晶片(陣列晶片)10_1、10_2之構成，但半導體記憶裝置1亦可包含3個以上之陣列晶片。

晶片10_1包含記憶胞陣列11_1。於記憶胞陣列11_1中，三維排列複數個記憶胞電晶體(以下，簡稱為記憶胞)。晶片10_2包含記憶胞陣列11_2。於記憶胞陣列11_2中，三維排列複數個記憶胞。包含記憶胞陣列11_1及記憶胞陣列11_2之記憶胞陣列群12包含複數個區塊BK。區塊BK係與字元線WL共通連接之複數個記憶胞之集合。區塊BK被分割配置於複數個晶片10_1、10_2上。將按晶片分割區塊BK之單位稱為子區塊SBK。

於記憶胞陣列群12包含複數個區塊BK0～BK2之情形時，記憶胞陣列11_1包含複數個子區塊SBK0_1～SBK2_1，記憶胞陣列11_2包含複數個子區塊SBK0_2～SBK2_2。子區塊SBK內之複數個記憶胞與列及行建立對應。

各子區塊SBK包含複數個串單元SU。串單元SU係共用字元線WL之複數個記憶體串MS之集合。圖1中例示子區塊SBK包含4個串單元SU0～SU3之構成。

串單元SU包含複數個記憶體串MS。記憶體串MS包含串聯連接之複數個記憶胞之集合。

另，圖1中例示半導體記憶裝置1包含2個晶片(陣列晶片)10_1、10_2之構成，但半導體記憶裝置1亦可包含3個以上之陣列晶片。據此，記憶胞陣列群12可包含3個以上之記憶胞陣列11。記憶胞陣列群12內之區塊BK之個數、及記憶胞陣列11內之子區塊SBK之個數為任意。子區塊SBK內之串單元SU之個數為任意。

晶片20包含序列發生器21、電壓產生電路22、列驅動器23、列解碼器24、及感測放大器25，作為用以控制記憶胞陣列11_1、11_2之電路。

序列發生器21總括性控制控制晶片20之各部。序列發生器21分別連接於電壓產生電路22、列驅動器23、列解碼器24、及感測放大器25。序列發生器21基於自外部之控制器CTR接收到之指令、資料，控制半導體記憶裝置1之動作。

例如，序列發生器21基於寫入指令控制寫入動作。序列發生器21於寫入動作之控制中，自記憶胞陣列11中被指定位址之記憶胞寫入資料，並將寫入完成通知返回至控制器CTR。序列發生器21基於讀取指令控制讀取動作。序列發生器21於讀取動作之控制中，自記憶胞陣列11中被指定位址之記憶胞讀取資料，並將讀取資料返回至控制器CTR。序列發生器21基於抹除指令控制抹除動作。序列發生器21於抹除動作之控制中，抹除記憶胞陣列11中指定之區域之資料，並將抹除完成通知返回至控制器CTR。

電壓產生電路22連接於列驅動器23及感測放大器25。電壓產生電路22根據來自序列發生器21之控制，產生用於寫入動作、讀取動作及抹除動作等之電壓。電壓產生電路22將產生之電壓供給至列驅動器23及/或感測放大器25。

列驅動器23連接於列解碼器24。列驅動器23自序列發生器21接收列位址(例如，頁面位址)。列驅動器23根據列位址，將自電壓產生電路22接收到之電壓傳送至列解碼器24。

列解碼器24自序列發生器21接收列位址(例如，區塊位址)。列解碼器24將列位址解碼。列解碼器24根據解碼結果，選擇記憶胞陣列11中被指定位址之區塊BK。

列解碼器24經由複數個字元線WL連接於記憶胞陣列11_1、11_2。記憶胞陣列11_1之字元線WL與記憶胞陣列11_2之字元線WL共通連接於列解碼器24。藉此，列解碼器24可並行驅動記憶胞陣列11_1之字元線WL與記憶胞陣列11_2之字元線WL。

列解碼器24經由複數根選擇閘極線SGS連接於記憶胞陣列11_1、11_2。記憶胞陣列11_1之選擇閘極線SGS與記憶胞陣列11_2之選擇閘極線SGS共通連接於列解碼器24。藉此，列解碼器24可並行驅動記憶胞陣列11_1之選擇閘極線SGS與記憶胞陣列11_2之選擇閘極線SGS。

列解碼器24經由複數根選擇閘極線SGD_1連接於記憶胞陣列11_1，經由複數根選擇閘極線SGD_2連接於記憶胞陣列11_2。記憶胞陣列11_1之選擇閘極線SGD_1與記憶胞陣列11_2之選擇閘極線SGD_2分別連接於列解碼器24。藉此，列解碼器24可相互獨立地驅動記憶胞陣列11_1之選擇閘極線SGD_1與記憶胞陣列11_2之選擇閘極線SGD_2。

感測放大器25經由複數根位元線BL連接於記憶胞陣列11_1、11_2。感測放大器25於寫入動作時，將與寫入資料相應之電壓供給至記憶胞陣列11之位元線BL。感測放大器25於讀取動作時，感測讀取至記憶胞陣列11之位元線BL之資料。

記憶胞陣列11_1之位元線BL與記憶胞陣列11_2之位元線BL共通連接於感測放大器25。藉此，感測放大器25可對記憶胞陣列11_1之位元線BL與記憶胞陣列11_2之位元線BL並行進行驅動或感測。

接著，使用圖2對各記憶胞陣列11_1、11_2之電路構成進行說明。圖2係顯示各記憶胞陣列11_1、11_2之構成之電路圖。

各記憶胞陣列11之各子區塊SBK之各串單元SU具有複數個記憶體串MS。各記憶體串MS具有複數個記憶胞MC及選擇電晶體ST1、ST2。於各記憶體串MS內，複數個記憶胞MC串聯連接於選擇電晶體ST1、ST2之間。選擇電晶體ST1之汲極連接於位元線BL。選擇電晶體ST2之源極連接於源極線SL。

各串單元SU中，複數個記憶體串MS與選擇閘極線SGD、SGS、字元線WL共通連接。例如，選擇閘極線SGD共通連接於複數個記憶體串MS之選擇電晶體ST1之閘極。字元線WL共通連接於複數個記憶體串MS之記憶胞MC之閘極。選擇閘極線SGS共通連接於複數個記憶體串MS之選擇電晶體ST2之閘極。

將1個串單元SU內，連接於1個字元線WL之複數個記憶胞MC之集合稱為單元組CU。例如，於記憶胞MC記憶p位元資料(p係1以上之整數)之情形時，將單元組CU之記憶容量定義為p頁資料。

記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS連接之字元線WL之個數不同。於圖2之例中，記憶胞陣列11_1之各記憶體串MS連接於6個字元線WL0～WL5，記憶胞陣列11_2之各記憶體串MS連接於2個字元線WL0～WL1。

記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為可局部並行驅動字元線WL。6個字元線WL0～WL5中之2個字元線WL0～WL1共通連接於記憶胞陣列11_1之記憶胞MC之閘極與記憶胞陣列11_2之記憶胞MC之閘極。剩餘之4個字元線WL2～WL5連接於記憶胞陣列11_1之記憶胞MC之閘極，不連接於記憶胞陣列11_2之記憶胞MC之閘極。

記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為可並行驅動選擇閘極線SGS。選擇閘極線SGS共通連接於記憶胞陣列11_1之選擇電晶體ST2之閘極與記憶胞陣列11_2之選擇電晶體ST2之閘極。

即，列解碼器24可於記憶胞陣列11_1與記憶胞陣列11_2中局部並行驅動字元線WL，可並行驅動選擇閘極線SGS。藉此，可將列解碼器24中驅動字元線WL、選擇閘極線SGS之部分之電路面積抑制為小型。

記憶胞陣列11_1之複數個記憶體串MS、記憶胞陣列11_2之複數個記憶體串MS及複數個位元線BL0～BLn互相對應。記憶胞陣列11_1之各記憶體串MS共用對應之記憶胞陣列11_2之記憶體串MS與對應之位元線BL。

即，感測放大器25可於記憶胞陣列11_1與記憶胞陣列11_2中並行驅動位元線BL，可並行感測位元線BL之電位。藉此，可將感測放大器25中驅動位元線BL之部分、及感測之部分之電路面積抑制為小型。

記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS構成為可相互獨立地驅動選擇電晶體ST1。選擇閘極線SGD於記憶胞陣列11_1與記憶胞陣列11_2個別連接。選擇閘極線SGD0_1、SGD1_1、SGD2_1分別連接於記憶胞陣列11_1中之串單元SU0、SU1、SU2之選擇電晶體ST1之閘極。選擇閘極線SGD0_2、SGD1_2、SGD2_2分別連接於記憶胞陣列11_2中之串單元SU0、SU1、SU2之選擇電晶體ST1之閘極。

即，列解碼器24可於記憶胞陣列11_1與記憶胞陣列11_2中獨立地驅動選擇閘極線SGD_1、SGD_2，可選擇驅動記憶胞陣列11_1及記憶胞陣列11_2之至少一者。藉此，可於記憶胞陣列11_1與記憶胞陣列11_2中相互獨立地進行寫入動作及/或讀取動作。即，可於記憶胞陣列11_1與記憶胞陣列11_2中，就寫入動作及/或讀取動作實現不同之功能，可根據用途區分使用記憶胞陣列11_1與記憶胞陣列11_2。

例如，記憶胞陣列11_1之各記憶體串MS與記憶胞陣列11_2之各記憶體串MS包含之記憶胞MC之數量不同。記憶胞陣列11_1之各記憶體串MS包含6個記憶胞MC0～MC5，記憶體串MS中之配線負載相對較大。記憶胞陣列11_2之各記憶體串MS包含2個記憶胞MC0～MC1，記憶體串MS中之配線負載相對較小。藉此，於讀取動作中，於記憶胞陣列11_1中，選擇記憶體串MS之胞電流I _Cell相對較小，可低速進行位元線BL之充放電而實現期間tR較長之動作，於記憶胞陣列11_2中，選擇記憶體串MS之胞電流I _Cell相對較大，可高速進行位元線BL之充放電而實現期間tR較短之動作。期間tR係自半導體記憶裝置1接收讀取指令起直至完成讀取動作為止之時間，主要是由感測放大器25進行位元線BL之感測動作之時間。

接著，使用圖3對晶片間之連接構成進行說明。圖3係顯示晶片20、10_1、10_2之間之連接構成之圖。

於晶片(電路晶片)20之上側配置晶片(陣列晶片)10_1。亦可將晶片10_1接合於晶片20之上表面。於晶片10_1之上側配置晶片(陣列晶片)10_2。亦可將晶片10_2接合於晶片10_1之上表面。晶片10_2於晶片20之相反側接合於晶片10_1。即，形成於晶片20之上依序積層晶片10_1、晶片10_2之構成。該構造係將複數個記憶胞陣列11_1、11_2積層之構造，亦稱為多堆疊陣列。

於晶片10_1、10_2各者中，記憶胞陣列11_1、11_2包含胞部及插塞連接部。胞部係排列複數個記憶胞MC之區域。插塞連接部係相對於胞部朝俯視方向引出選擇閘極線SGS、字元線WL、選擇閘極線SGD，並分別連接於接觸插塞之區域。

晶片10_1之選擇閘極線SGD_1與晶片10_2之選擇閘極線SGD_2互相個別地連接於晶片20之列解碼器24。選擇閘極線SGD_1連接於記憶胞陣列11_1之插塞連接部。選擇閘極線SGD_2以與插塞連接部絕緣之狀態通過記憶胞陣列11_1之插塞連接部，連接於記憶胞陣列11_2之插塞連接部。選擇閘極線SGD_1與選擇閘極線SGD_2相互電性絕緣。

晶片10_1之字元線WL與晶片10_2之字元線WL共通連接於晶片20之列解碼器24。字元線WL連接於記憶胞陣列11_1之插塞連接部與記憶胞陣列11_2之插塞連接部。

晶片10_1之選擇閘極線SGS與晶片10_2之選擇閘極線SGS共通連接於晶片20之列解碼器24。選擇閘極線SGS連接於記憶胞陣列11_1之插塞連接部與記憶胞陣列11_2之插塞連接部。

晶片10_1之位元線BL與晶片10_2之位元線BL共通連接於晶片20之感測放大器25。位元線BL連接於記憶胞陣列11_1之胞部與記憶胞陣列11_2之胞部。

接著，使用圖4對半導體記憶裝置1之各晶片20、10_1、10_2之概略構成進行說明。圖4係顯示半導體記憶裝置1之構成之積層方向之剖視圖。

於半導體記憶裝置1中，將複數個晶片20、10_1、10_2積層。於晶片20之+Z側配置晶片10_1。於晶片10_1之+Z側配置晶片10_2。即，於晶片20之+Z側依序積層晶片10_1、10_2。於晶片20之+Z側依序接合晶片10_1、10_2之構造將記憶胞陣列11_1、11_2依序積層，亦稱為多堆疊陣列。

另，多堆疊陣列中積層之晶片(陣列晶片)10之個數不限定於2個，亦可為3個以上。

於晶片20之+Z側之面接合晶片10_1。晶片10_1亦可以直接接合而接合。晶片20於+Z側具有絕緣膜(例如，氧化膜)DL1與電極PD1。晶片10_1於-Z側具有絕緣膜(例如，氧化膜)DL2與電極PD2。於晶片20、10_1之接合面BF1中，將晶片20之絕緣膜DL1與晶片10_1之絕緣膜DL2接合，將晶片20之電極PD1與晶片10_1之電極PD2接合。

於晶片10_1之+Z側之面接合晶片10_2。晶片10_2於晶片20之相反側接合於晶片10_1。晶片10_2亦可以直接接合而接合。晶片10_1於+Z側具有絕緣膜(例如，氧化膜)DL2與電極PD3。晶片10_2於-Z側具有絕緣膜(例如，氧化膜)DL3與電極PD4。於晶片10_1、10_2之接合面BF2中，將晶片10_1之絕緣膜DL2與晶片10_2之絕緣膜DL3接合，將晶片10_1之電極PD3與晶片10_2之電極PD4接合。

晶片20具有基板4、電晶體Tr、電極PD1、配線構造WS-1～WS-9、及絕緣膜DL1。基板4配置於晶片20之-Z側，於XY方向上板狀延伸。基板4可由以半導體(例如矽)為主要成分之材料形成。基板4具有+Z側之表面4a。電晶體Tr作為用以控制記憶胞陣列11之電路(序列發生器21、電壓產生電路22、列驅動器23、列解碼器24、感測放大器25等)之電路元件發揮功能。電晶體Tr包含作為導電膜配置於基板200之表面200a之閘極電極、作為半導體區域配置於基板200內之表面200a附近之源極電極/汲極電極等。如上所述，電極PD1配置為其表面於晶片20、10_1之接合面BF1露出。各配線構造WS-1～WS-9主要於Z方向延伸，將電晶體Tr之閘極電極、源極電極/汲極電極等連接至電極PD1。

晶片10_1具有積層體SST1、導電層103、導電層104、複數個柱狀體CL1、複數個插塞CP1、複數個插塞CP2、複數個導電膜BL、電極PD2、電極PD3、絕緣膜DL2。於積層體SST1中，複數個導電層102介隔絕緣層101於Z方向積層。於積層體SST1中，導電層102與絕緣層101交替積層複數次。導電層102之Z方向厚度與絕緣層101之Z方向厚度可相互大致均等。複數個導電層102自-Z側朝向+Z側，依序作為選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。

各導電層102於XY方向上板狀延伸。各柱狀體CL1通過複數個導電層102於Z方向延伸。各柱狀體CL1亦可於Z方向貫通積層體SST1。各柱狀體CL1於Z方向上柱狀延伸。各柱狀體CL1包含作為通道區域發揮功能之半導體膜CH(參考圖5)。半導體膜CH以具有沿著Z方向之軸之柱狀(例如，以柱形狀或筒形狀)延伸。於複數個導電層102與複數個柱狀體CL1交叉之複數個交叉位置，即複數個導電層102與複數個半導體膜CH交叉之複數個交叉位置，形成複數個記憶胞MC。

如圖5(a)、圖5(b)所示，各柱狀體CL1包含絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2。圖5(a)係顯示記憶胞MC之構成之XZ剖視圖，係圖4之A部分之放大剖視圖。圖5(b)係顯示記憶胞MC之構成之XY剖視圖，顯示將圖5(a)沿B-B線切斷時之剖面。絕緣膜CR於Z方向延伸，構成具有沿著Z方向之軸之柱形狀。絕緣膜CR可由矽氧化物等絕緣物形成。半導體膜CH以自XY方向外側覆蓋絕緣膜CR之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。半導體膜CH可由多晶矽等半導體形成。絕緣膜TNL以自XY方向外側覆蓋半導體膜CH之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。絕緣膜TNL可由矽氧化物等絕緣物形成。電荷蓄積膜CT以自XY方向外側覆蓋絕緣膜TNL之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。電荷蓄積膜CT可由矽氮化物等絕緣物形成。絕緣膜BLK1以自XY方向外側覆蓋電荷蓄積膜CT之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。絕緣膜BLK1可由矽氧化物等絕緣物形成。絕緣膜BLK2以自XY方向外側覆蓋絕緣膜BLK1之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。絕緣膜BLK2可由鋁氧化物等絕緣物形成。圖5(a)、圖5(b)中以虛線包圍而顯示之部分作為記憶胞MC發揮功能。

如圖4所示，柱狀體CL1中之半導體膜CH於+Z側端連接於導電層103，於-Z側端經由插塞連接於導電膜BL。導電膜BL作為位元線BL(參考圖2)發揮功能。導電層103之+Z側由導電層104覆蓋。導電層103、104作為源極線SL(參考圖2)發揮功能。半導體膜CH作為記憶體串MS(參考圖2)中之通道區域發揮功能。

又，各導電層102之Y方向寬度可相互均等。複數個導電層102之X方向寬度自-Z側至+Z側階段性變大。複數個導電層102構成為，X方向端自-Z側至+Z側逐漸位於外側位置。藉此，於記憶胞陣列11_1中之插塞連接部中，構成自-Z側朝向+Z側，依序階梯狀引出選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS之階梯構造。

複數個插塞CP1與複數個導電層102對應。各插塞CP1配置於Z方向上之電極PD1及對應之導電層102之間，-Z側端電性連接於電極PD2，且沿Z方向延伸，+Z側端電性連接於對應之導電層102。藉此，插塞CP1將電極PD2及對應之導電層102電性連接。各導電層102可經由插塞CP1、電極PD2、電極PD1、配線構造WS連接於晶片20之電晶體Tr。

複數個插塞CP2與複數個電極PD2對應，且與複數個電極PD3對應。各插塞CP2配置於Z方向上對應之電極PD2及對應之電極PD3之間，-Z側端電性連接於電極PD2，沿Z方向延伸並貫通複數個導電層102，+Z側端電性連接於對應之電極PD3。各插塞CP2於外側面由絕緣膜覆蓋而與導電層102絕緣之狀態下貫通導電層102。藉此，插塞CP2將對應之電極PD2及對應之電極PD3電性連接。

複數個導電膜BL配置於積層體SST1之-Z側。複數個導電膜BL相互排列於X方向上。各導電膜BL於Y方向延伸。複數個導電膜BL與複數個柱狀體CL1對應。各導電膜BL電性連接於對應之柱狀體CL1之-Z側端，作為位元線BL發揮功能。導電膜BL電性連接於電極PD2。藉此，位元線BL可經由電極PD2、電極PD1、配線構造WS連接於晶片10之電晶體Tr。

如上所述，電極PD2配置為其表面於晶片20、10_1之接合面BF1露出。如上所述，電極PD3配置為其表面於晶片10_1、10_2之接合面BF2露出。

晶片10_2具有積層體SST2、導電層103、導電層104、複數個柱狀體CL2、複數個插塞CP3、複數個導電膜BL、電極PD4、絕緣膜DL2。於積層體SST2中，複數個導電層102介隔絕緣層101於Z方向積層。於積層體SST1中，導電層102與絕緣層101交替積層複數次。導電層102之Z方向厚度與絕緣層101之Z方向厚度可相互大致均等。複數個導電層102自-Z側朝向+Z側，依序作為選擇閘極線SGD、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。

各導電層102於XY方向上板狀延伸。各柱狀體CL2通過複數個導電層102於Z方向延伸。各柱狀體CL2亦可於Z方向貫通積層體SST2。各柱狀體CL2於Z方向上柱狀延伸。各柱狀體CL2包含作為通道區域發揮功能之半導體膜CH(參考圖5)。半導體膜CH以具有沿著Z方向之軸之柱狀(例如，以柱形狀或筒形狀)延伸。於複數個導電層102與複數個柱狀體CL2交叉之複數個交叉位置，即複數個導電層102與複數個半導體膜CH交叉之複數個交叉位置，形成複數個記憶胞MC。

如圖5(a)、圖5(b)所示，各柱狀體CL2包含絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2。絕緣膜CR於Z方向延伸，構成具有沿著Z方向之軸之柱形狀。絕緣膜CR可由矽氧化物等絕緣物形成。半導體膜CH以自XY方向外側覆蓋絕緣膜CR之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。半導體膜CH可由多晶矽等半導體形成。絕緣膜TNL以自XY方向外側覆蓋半導體膜CH之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。絕緣膜TNL可由矽氧化物等絕緣物形成。電荷蓄積膜CT以自XY方向外側覆蓋絕緣膜TNL之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。電荷蓄積膜CT可由矽氮化物等絕緣物形成。絕緣膜BLK1以自XY方向外側覆蓋電荷蓄積膜CT之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。絕緣膜BLK1可由矽氧化物等絕緣物形成。絕緣膜BLK2以自XY方向外側覆蓋絕緣膜BLK1之方式於Z方向延伸，構成具有沿著Z方向之軸之筒形狀。絕緣膜BLK2可由鋁氧化物等絕緣物形成。圖5(a)、圖5(b)中以虛線包圍而顯示之部分作為記憶胞MC發揮功能。

如圖4所示，柱狀體CL2中之半導體膜CH於+Z側端連接於導電層103，於-Z側端經由插塞連接於導電膜BL。導電膜BL作為位元線BL(參考圖2)發揮功能。導電層103之+Z側由導電層104覆蓋。導電層103、104作為源極線SL(參考圖2)發揮功能。半導體膜CH作為記憶體串MS(參考圖2)中之通道區域發揮功能。

又，各導電層102之Y方向寬度可相互均等。複數個導電層102之X方向寬度自-Z側至+Z側階段性變大。複數個導電層102構成為X方向端自-Z側至+Z側逐漸位於外側位置。藉此，於記憶胞陣列11_2中之插塞連接部中，構成自-Z側朝向+Z側，依序階梯狀引出選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS之階梯構造。

複數個插塞CP3與複數個導電層102對應。各插塞CP3配置於Z方向上之電極PD4及對應之導電層102之間，-Z側端電性連接於電極PD4，沿Z方向延伸，+Z側端電性連接於對應之導電層102。藉此，插塞CP3將電極PD4及對應之導電層102電性連接。各導電層102可經由插塞CP3、電極PD4、電極PD3、插塞CP2、電極PD2、電極PD1、配線構造WS連接於晶片20之電晶體Tr。

複數個導電膜BL配置於積層體SST2之-Z側。複數個導電膜BL相互於X方向上排列。各導電膜BL於Y方向延伸。複數個導電膜BL與複數個柱狀體CL2對應。各導電膜BL電性連接於對應之柱狀體CL2之-Z側端，作為位元線BL發揮功能。導電膜BL電性連接於電極PD4。藉此，位元線BL可經由插塞(未圖示)、電極PD4、電極PD3、插塞(未圖示)、電極PD2、電極PD1、配線構造WS連接於晶片10之電晶體Tr。

如上所述，電極PD4配置為其表面於晶片10_1、10_2之接合面BF2露出。

若比較晶片10_1與晶片10_2，則自選擇閘極線SGD_1延伸至晶片20之線與自選擇閘極線SGD_2延伸至晶片20之線相互絕緣。自晶片10_1之最靠-Z側之導電層102至晶片20之電晶體Tr之連接構成(插塞CP1→電極PD2→電極PD1→配線構造WS-8)與自晶片10_2之最靠-Z側之導電層102至晶片20之電晶體Tr之連接構成(插塞CP3→電極PD4→電極PD3→插塞CP2→電極PD2→電極PD1→配線構造WS-9)相互絕緣。藉此，可於記憶胞陣列11_1與記憶胞陣列11_2中相互獨立地進行寫入動作及/或讀取動作。

又，積層體SST1中之導電層102之積層數與積層體SST2中之導電層102之積層數互不相同。積層體SST1中之導電層102之積層間距與積層體SST2中之導電層102之積層間距可相互大致均等。此處，導電層102之積層間距大致等於導電層102之膜厚及絕緣層101之膜厚之和。據此，貫通積層體SST1之柱狀體CL1之半導體膜CH與貫通積層體SST2之柱狀體CL2之半導體膜CH之Z方向長度不同。藉此，記憶胞陣列11_1之各記憶體串MS之配線負載(=√{(配線電阻)×(配線電容)})與記憶胞陣列11_2之各記憶體串MS之配線負載互不相同，記憶胞陣列11_1與記憶胞陣列11_2之讀取動作中之期間tR互不相同。即，可於記憶胞陣列11_1與記憶胞陣列11_2中就讀取動作實現不同之功能，可根據用途區分使用記憶胞陣列11_1與記憶胞陣列11_2。

例如，積層體SST1中之導電層102之積層數較積層體SST2中之導電層102之積層數多。圖4之例中，積層體SST1中之導電層102之積層數為8層，積層體SST2中之導電層102之積層數為4層，但無特別限定。例如，積層體SST2中之導電層102之積層數可為積層體SST1中之導電層102之積層數之3/4以下。例如，積層體SST2中之導電層102之積層數可為積層體SST1中之導電層102之積層數之1/2以下。據此，貫通積層體SST1之柱狀體CL1中之半導體膜CH之Z方向長度，長於貫通積層體SST2之柱狀體CL2中之半導體膜CH之Z方向長度。藉此，記憶胞陣列11_1之各記憶體串MS之配線負載大於記憶胞陣列11_2之各記憶體串MS之配線負載。藉此，於讀取動作中，於記憶胞陣列11_1中，選擇記憶體串MS之胞電流I _Cell相對較小，可低速進行位元線BL之充放電而實現期間tR較長之動作，於記憶胞陣列11_2中，選擇記憶體串MS之胞電流I _Cell相對較大，可高速進行位元線BL之充放電而實現期間tR較短之動作。

此處，記憶胞陣列11_1之積層體SST1中之導電層102之積層數較多，製造成本較高，而記憶胞陣列11_2之積層體SST2中之導電層102之積層數較少，製造成本較低。即，可於要求成本較高但高速之讀取動作之情形時，使用記憶胞陣列11_1進行讀取動作，於要求低速但低成本之讀取動作之情形時，使用記憶胞陣列11_2進行讀取動作。

另，複數個配線構造WS-1～WS-9中之配線構造WS-1～WS-4、WS-8電性連接於晶片10_1之導電層102，且不與晶片10_2之導電層102電性連接。配線構造WS-5～WS-7電性連接於晶片10_1之導電層102與晶片10_2之導電層102之兩者。配線構造WS-9不與晶片10_1之導電層102電性連接，而與晶片10_2之導電層102電性連接。藉此，可實現適於積層體SST1中之導電層102之積層數多於積層體SST2中之導電層102之積層數之構造。

或，雖未圖示，但積層體SST1中之導電層102之積層數亦可少於積層體SST2中之導電層102之積層數。據此，貫通積層體SST1之柱狀體CL1中之半導體膜CH之Z方向長度，短於貫通積層體SST2之柱狀體CL2中之半導體膜CH之Z方向長度。藉此，記憶胞陣列11_1之各記憶體串MS之配線負載小於記憶胞陣列11_2之各記憶體串MS之配線負載。藉此，於讀取動作中，於記憶胞陣列11_1中，選擇記憶體串MS之胞電流I _Cell相對較大，可高速進行位元線BL之充放電而實現期間tR較短之動作，於記憶胞陣列11_2中，選擇記憶體串MS之胞電流I _Cell相對較小，可低速進行位元線BL之充放電而實現期間tR較長之動作。

接著，使用圖6對記憶胞陣列11_2之平面構成進行說明。圖6係顯示記憶胞陣列11_2之構成之XY俯視圖。

於記憶胞陣列11_2中，自+Y側朝向-Y側，區塊BK0、BK1、BK2、BK3依序排列。於各區塊BK中，複數個導電層102於Z方向上隔開並積層。例如，於各區塊BK中，將作為選擇閘極線SGS、字元線WL0～WL1、選擇閘極線SGD發揮功能之4層導電層102積層。於各區塊BK之Y方向側面配置沿XZ方向延伸之狹縫SLT。狹縫SLT將複數個區塊BK電性分離。

區塊BK具有胞部及插塞連接部。

於胞部配置複數個柱狀體CL。各柱狀體CL於Z方向延伸。柱狀體CL與記憶體串MS(參考圖2)對應。複數個柱狀體CL於XY方向上二維排列。於圖6之例中，朝向X方向配置為4行。柱狀體CL之排列之行數可為3行以下，亦可為5行以上。複數個柱狀體CL可交錯狀排列，亦可格柵狀排列。

於柱狀體CL之+Z側，複數個位元線BL互相於X方向上排列，且分別於Y方向延伸。柱狀體CL連接於任一位元線BL。

插塞連接部配置於胞部之X方向兩側。插塞連接部包含CP3區域。

於CP3區域配置複數個插塞CP3。各插塞CP3於Z方向延伸。插塞CP3與1個導電層102電性連接，且不與其他導電層102電性連接。以下，於限定與作為字元線WL0、WL1發揮功能之導電層102連接之插塞CP3之情形時，表述為插塞CP3_w0、CP3_w1。於限定與作為選擇閘極線SGD、SGS發揮功能之導電層102連接之插塞CP3之情形時，表述為插塞CP3_d、CP3_s。於圖6之例中，自記憶胞陣列11_2之X方向端部朝向胞部，依序配置插塞CP3_s、CP3_w0、CP3_w1、插塞CP3_d。插塞CP3可配置為1行，亦可交錯狀地以2行配置。

於插塞CP3之-Z側配置導電層111。導電層111電性連接於插塞CP3之-Z側端，於+Y方向或-Y方向上自與插塞CP3之連接位置延伸至相鄰之區塊BK。例如，導電層111於-Y方向上自區塊BK0中與插塞CP3之連接位置延伸至區塊BK1中與電極PD4之連接位置。於相鄰之區塊BK中，於導電層111之-Z側，於與插塞CP3對應之位置配置電極PD4，於其以外之位置配置絕緣層112。電極PD4之-Z側之面於接合面BF2露出。絕緣層112之-Z側之面於接合面BF2露出。

接著，使用圖7對記憶胞陣列11_1之平面構成進行說明。圖7係顯示記憶胞陣列11_1之構成之XY俯視圖。

記憶胞陣列11_1中，於各區塊BK具有胞部及插塞連接部之點與記憶胞陣列11_2同樣。又，胞部之構成與記憶胞陣列11_2同樣。

插塞連接部配置於胞部之X方向兩側。插塞連接部包含CP1區域及CP2區域。

於CP1區域配置複數個插塞CP1。各插塞CP1於Z方向延伸。插塞CP1與1個導電層102電性連接，且不與其他導電層102電性連接。以下，於限定與作為字元線WL0～WL5發揮功能之導電層102連接之插塞CP1之情形時，表述為插塞CP1_w0～CP1_w5。於限定與作為選擇閘極線SGD、SGS發揮功能之導電層102連接之插塞CP1之情形時，表述為插塞CP1_d、CP1_s。於圖7之例中，自記憶胞陣列11_1之X方向端部朝向胞部，依序配置插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_w5、插塞CP1_d。插塞CP1可配置為1行，亦可交錯狀地以2行配置。

於插塞CP1_d之-Z側配置導電層111。導電層111電性連接於插塞CP1之-Z側端，於與插塞CP1之連接位置連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。絕緣層112之-Z側之面於接合面BF1露出。

於其他插塞CP1_s～CP1_w5之-Z側配置導電層111。導電層111電性連接於插塞CP1之-Z側端，於+Y方向或-Y方向上自與插塞CP1之連接位置延伸至相鄰之區塊BK。例如，導電層111於-Y方向上自區塊BK0中與插塞CP1之連接位置延伸至區塊BK1中與電極PD4之連接位置。於相鄰之區塊BK中，於導電層111之-Z側，於與插塞CP2對應之位置配置電極PD2，於其以外之位置配置絕緣層112。電極PD2之-Z側之面於接合面BF1露出。絕緣層112之-Z側之面於接合面BF1露出。

於CP2區域配置複數個插塞CP2。各插塞CP2於Z方向延伸。插塞CP2不電性連接於記憶胞陣列11_1之導電層102。插塞CP2與記憶胞陣列11_2中之1個導電層102電性連接，且不與其他導電層102電性連接。以下，於限定與作為字元線WL0、WL1發揮功能之導電層102連接之插塞CP2之情形時，表述為插塞CP2_w0、CP2_w1。於限定與作為選擇閘極線SGD、SGS發揮功能之導電層102連接之插塞CP2之情形時，表述為插塞CP2_d、CP2_s。於圖7之例中，自記憶胞陣列11_1之X方向端部朝向胞部，依序配置插塞CP2_s、CP2_w0、CP2_w1、插塞CP2_d。插塞CP2可配置為1行，亦可交錯狀地以2行配置。

於插塞CP2_d之-Z側配置導電層111。導電層111電性連接於插塞CP2之-Z側端，於與插塞CP2之連接位置連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。絕緣層112之-Z側之面於接合面BF1露出。

於插塞CP2_d以外之插塞CP1_s～CP1_w1之-Z側配置導電層111。導電層111電性連接於插塞CP2_s～CP2_w1之-Z側端。導電層111於與插塞CP2_s～CP2_w1之連接位置，於-Z側連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。

導電層111於+Y方向或-Y方向上自區塊BK中與插塞CP2_s～CP2_w1之連接位置延伸至相鄰之區塊BK中與插塞CP2_s～CP2_w1之連接位置。

例如，導電層111於-Y方向上自區塊BK0中與插塞CP1_s～CP1_w1之連接位置延伸至區塊BK1中與插塞CP2_s～CP2_w1之連接位置。插塞CP1_s～CP1_w1與插塞CP2_s～CP2_w1互相對應。插塞CP1_s～CP1_w1各者經由導電層111與對應之插塞CP2電性連接。

比較圖7所示之記憶胞陣列11_1之平面構成與圖6所示之記憶胞陣列11_2之平面構成，CP1區域中之插塞CP1之個數較CP3區域中之插塞CP3之個數多。CP2區域中之插塞CP2之個數與CP3區域中之插塞CP3之個數相等。

接著，使用圖8對插塞連接部之剖面構成進行說明。圖8係顯示插塞連接部之構成之YZ剖視圖。圖8與以C-C線分別切斷圖6及圖7時之剖面對應。

於插塞連接部中，將晶片20、10_1、10_2依序積層並接合。晶片20與晶片10_1經由電極PD1及電極PD2互相電性連接。晶片10_1與晶片10_2經由電極PD3及電極PD4互相電性連接。

晶片10_1包含記憶胞陣列11_1及其配線。晶片10_1具有絕緣層101、107、110、112、114、狹縫SLT、導電層102、103、104、111、導電體106、108、109。

於記憶胞陣列11_1中，絕緣層101與導電層102交替積層複數次。複數個導電層102自-Z側朝向+Z側，依序作為選擇閘極線SGD、字元線WL5、字元線WL4、字元線WL3、字元線WL2、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。

於限定作為字元線WL5、WL4、WL3、WL2、WL1、WL0發揮功能之導電層102之情形時，表述為導電層102_w5、102_w4、102_w3、102_w2、102_w1、102_w0。於限定作為選擇閘極線SGD、SGS發揮功能之導電層102之情形時，表述為導電層102_d、102_s。

絕緣層101可由矽氧化物等絕緣物形成。導電層102可由以鎢等金屬為主要成分之材料、被賦予導電性之半導體等導電物形成。

複數個導電層102介隔於XZ方向上延伸之狹縫SLT與其他區塊BK之導電層102電性分離。狹縫SLT可由矽氧化物等絕緣物形成。

於導電層102_s之+Z側，介隔絕緣層101配置導電層103。於導電層103之+Z側配置導電層104。導電層104覆蓋導電層103之+Z側之面。導電層103及導電層104作為源極線SL發揮功能。導電層104之+Z側由絕緣層114覆蓋。絕緣層114之面於+Z側於接合面BF2露出。

導電層103可由被賦予導電性之半導體(例如，多晶矽)形成。導電層104可由以鋁等金屬為主要成分之材料形成。

於導電層102之-Z側配置插塞CP1。插塞CP1具有柱形狀，例如具有圓柱形狀。插塞CP1包含導電體106及絕緣層107。導電體106具有柱形狀，例如具有圓柱形狀。絕緣層107覆蓋導電體106之側面。絕緣層107具有筒形狀，例如具有圓筒形狀。

導電體106之+Z側端連接於特定導電層102。導電體106以其側面介隔絕緣層107與其他導電層102電絕緣之狀態，貫通其他導電層102。導電體106之-Z側端經由導電層111連接於電極PD2。藉此，導電體106將特定導電層102及電極PD2電性連接。導電體106可由以銅等金屬為主要成分之材料形成。絕緣層107可由矽氧化物等絕緣物形成。

於圖8之例中，例示插塞CP1_w5。插塞CP1_w5將導電體106之+Z側端連接於導電層102_w5。插塞CP1_w5以其側面介隔絕緣層107與其他導電層102電性絕緣之狀態，貫通導電層102_d。插塞CP1_w5之-Z側端經由導電層111連接於電極PD2。

於導電層111之-Z側配置絕緣層112。絕緣層112之-Z側之面於接合面BF1露出。

插塞CP2於Z方向貫通複數個導電層102而延伸。插塞CP2具有柱形狀，例如具有圓柱形狀。插塞CP2包含導電體109及絕緣層110。導電體109具有柱形狀，例如具有圓柱形狀。絕緣層110覆蓋導電體109之側面。絕緣層110具有筒形狀，例如具有圓筒形狀。

於配置插塞CP2之CP2區域中，於插塞CP2之+Z側不配置導電層103、104，而配置導電體108。導電體109之+Z側端經由導電體108連接於電極PD3。導電體109以其側面介隔絕緣層110與複數個導電層102電性絕緣之狀態，貫通複數個導電層102。導電體109之-Z側端經由導電層111連接於電極PD2。藉此，導電體109將電極PD2及電極PD3電性連接。導電體109可由以銅等金屬為主要成分之材料形成。絕緣層110可由矽氧化物等絕緣物形成。

晶片10_2包含記憶胞陣列11_2及其配線。晶片10_2具有絕緣層101、112、117、狹縫SLT、導電層102、103、104、111、導電體116。

於記憶胞陣列11_2中，絕緣層101與導電層102交替積層複數次。複數個導電層102自-Z側朝向+Z側，依序作為選擇閘極線SGD、字元線WL1、字元線WL0、選擇閘極線SGS發揮功能。

於限定作為字元線WL1、WL0發揮功能之導電層102之情形時，表述為導電層102_w1、102_w0。於限定作為選擇閘極線SGD、SGS發揮功能之導電層102之情形時，表述為導電層102_d、102_s。

絕緣層101可由矽氧化物等絕緣物形成。導電層102可由以鎢等金屬為主要成分之材料、被賦予導電性之半導體等導電物形成。

複數個導電層102介隔於XZ方向上延伸之狹縫SLT與其他區塊BK之導電層102電性分離。狹縫SLT可由矽氧化物等絕緣物形成。

於導電層102_s之+Z側，介隔絕緣層101配置導電層103。於導電層103之+Z側配置導電層104。導電層104覆蓋導電層103之+Z側之面。導電層103及導電層104作為源極線SL發揮功能。

導電層103可由被賦予導電性之半導體形成。導電層104可由以鋁等金屬為主要成分之材料形成。

於導電層102之-Z側配置插塞CP3。插塞CP3具有柱形狀，例如具有圓柱形狀。插塞CP3包含導電體116及絕緣層117。導電體116具有柱形狀，例如具有圓柱形狀。絕緣層117覆蓋導電體116之側面。絕緣層117具有筒形狀，例如具有圓筒形狀。

導電體116之+Z側端連接於特定導電層102。導電體116以其側面介隔絕緣層117與其他導電層102電性絕緣之狀態，貫通其他導電層102。導電體116之-Z側端經由導電層111連接於電極PD4。藉此，導電體116選擇性電性連接於特定導電層102。導電體116可由以銅等金屬為主要成分之材料形成。絕緣層117可由矽氧化物等絕緣物形成。

於圖8之例中，例示插塞CP3_w1。插塞CP3_w1將導電體116之+Z側端連接於導電層102_w1。插塞CP3_w1以其側面介隔絕緣層117與其他導電層102電性絕緣之狀態，貫通導電層102_d。

於導電層111之-Z側配置絕緣層112。絕緣層112之-Z側之面於接合面BF2露出。

晶片20具有基板200、絕緣層201、202、209、閘極電極203、導電體204、206、208、210及導電層205、207。

於基板200中之表面附近配置井區域及元件分離區域。基板200可由半導體(例如矽)形成。元件分離區域將井區域與其他井區域電性分離。於元件分離區域配置絕緣層201。絕緣層201可由矽氧化物等絕緣物形成。

於基板200之+Z側配置絕緣層202。絕緣層202可由矽氧化物等絕緣物形成。

電晶體Tr於基板200之表面200a包含閘極電極203，於基板200內之表面200a附近包含源極電極/汲極電極等。閘極電極203可由被賦予導電性之半導體(例如，多晶矽)形成。源極電極/汲極電極可作為基板200中包含雜質之區域形成。

源極電極/汲極電極分別經由導電體204連接於導電層205。導電體204於Z方向延伸。導電層205經由導電體206連接於導電層207。導電體206於Z方向延伸。導電層207經由導電體208連接於電極PD1。導電體208於Z方向延伸。導電體204、206、208、210及導電層205、207可由以鋁或銅等金屬為主要成分之材料形成。

於絕緣層202之+Z側，於與電極PD2對應之位置配置電極PD1，於其以外之位置配置絕緣層209。電極PD1可由以銅等金屬為主要成分之材料形成。絕緣層209可由矽氧化物等絕緣物形成。

比較記憶胞陣列11_1之剖面構成與記憶胞陣列11_2之剖面構成，記憶胞陣列11_1中之導電層102之積層數較記憶胞陣列11_2中之導電層102之積層數多。記憶胞陣列11_1中之導電層102之積層間距與記憶胞陣列11_2中之導電層102之積層間距均等。記憶胞陣列11_1中之積層體SST1之Z方向高度高於記憶胞陣列11_2中之積層體SST2之Z方向高度。

接著，使用圖9對胞部之剖面構成進行說明。圖9係顯示胞部之構成之YZ剖視圖。圖9與以D-D線分別切斷圖6及圖7時之剖面對應。

如圖9所示，於晶片10_1配置柱狀體CL1，於晶片10_2配置柱狀體CL2。

晶片10_2中，柱狀體CL2於積層體SST2內沿Z方向延伸，貫通複數個導電層102。於圖9之例中，柱狀體CL2貫通4層導電層102。柱狀體CL2之+Z側端連接於導電層103，-Z側端連接於導電體CP3。導電體CP3之-Z側之面連接於導電體CP4。導電體CP4於Z方向延伸，-Z側端連接於導電膜BL。

柱狀體CL2構成具有沿著Z方向之軸之柱形狀。柱狀體CL2中，自軸朝向外側，依序配置絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2之點如上所述(參考圖5(a)、圖5(b))。半導體膜CH於+Z側端覆蓋絕緣膜CR之+Z側端且與導電層103接觸。半導體膜CH於-Z側端與半導體層CA接觸。半導體層CA可由多晶矽等半導體形成。半導體層CA之-Z側之面與插塞CP3接觸。插塞CP3之-Z側端與插塞CP4接觸。插塞CP4之-Z側端與導電膜BL接觸。導電層103作為源極線SL發揮功能，導電膜BL作為位元線發揮功能。藉此，半導體膜CH之+Z側端電性連接於源極線SL，-Z側端電性連接於位元線BL，作為記憶體串MS中之通道區域發揮功能。

晶片10_2中，於複數個導電層102與柱狀體CL2交叉之複數個交叉位置，形成於Z方向上排列之複數個記憶胞MC。於Z方向上排列之複數個記憶胞MC相當於記憶體串MS中包含之複數個記憶胞MC(參考圖2)。於複數個導電層102與複數個柱狀體CL2交叉之複數個交叉位置，形成於XYZ方向上排列之複數個記憶胞MC。

導電膜BL於Y方向延伸。導電膜BL於自積層體SST1朝Y方向移位之位置，將-Z側之面經由插塞CP6連接於電極PD4。電極PD4之-Z側之面於接合面BF2露出。

晶片10_1中，柱狀體CL1於積層體SST1內沿Z方向延伸，貫通複數個導電層102。於圖9之例中，柱狀體CL2貫通8層導電層102。柱狀體CL2之+Z側端連接於導電層103，-Z側端連接於導電體CP3。導電體CP3之-Z側之面連接於導電體CP4。導電體CP4於Z方向延伸，-Z側端連接於導電膜BL。

柱狀體CL1構成具有沿著Z方向之軸之柱形狀。柱狀體CL1中，自軸朝向外側，依序配置絕緣膜CR、半導體膜CH、絕緣膜TNL、電荷蓄積膜CT、絕緣膜BLK1、絕緣膜BLK2之點如上所述(參考圖5(a)、圖5(b))。半導體膜CH於+Z側端覆蓋絕緣膜CR之+Z側端且與導電層103接觸。半導體膜CH於-Z側端與半導體層CA接觸。半導體層CA可由多晶矽等半導體形成。半導體層CA之-Z側之面與插塞CP3接觸。插塞CP3之-Z側端與插塞CP4接觸。插塞CP4之-Z側端與導電膜BL接觸。導電層103作為源極線SL發揮功能，導電膜BL作為位元線發揮功能。藉此，半導體膜CH之+Z側端電性連接於源極線SL，-Z側端電性連接於位元線BL，作為記憶體串MS中之通道區域發揮功能。

晶片10_1中，於複數個導電層102與柱狀體CL1交叉之複數個交叉位置，形成於Z方向上排列之複數個記憶胞MC。於Z方向上排列之複數個記憶胞MC相當於記憶體串MS中包含之複數個記憶胞MC(參考圖2)。於複數個導電層102與複數個柱狀體CL1交叉之複數個交叉位置，形成於XYZ方向上排列之複數個記憶胞MC。

導電膜BL於Y方向延伸。導電膜BL於自積層體SST1朝Y方向移位之位置，將-Z側之面經由插塞CP6連接於電極PD2。電極PD2之-Z側之面於接合面BF1露出。

又，導電膜BL於自積層體SST1朝Y方向移位之位置，將+Z側之面經由插塞CP5連接於電極PD3。電極PD3之+Z側之面於接合面BF2露出，且與電極PD4接觸。

即，將記憶胞陣列11_1之柱狀體CL1與記憶胞陣列11_2之柱狀體CL2電性並聯連接於晶片10之電晶體Tr。

比較記憶胞陣列11_1之剖面構成與記憶胞陣列11_2之剖面構成，記憶胞陣列11_1中之導電層102之積層數較記憶胞陣列11_2中之導電層102之積層數多。記憶胞陣列11_1中之導電層102之積層間距與記憶胞陣列11_2中之導電層102之積層間距均等。記憶胞陣列11_1中之柱狀體CL1之Z方向高度高於記憶胞陣列11_2中之柱狀體CL2之Z方向高度。記憶胞陣列11_1中之半導體膜CH之Z方向高度高於記憶胞陣列11_2中之半導體膜CH之Z方向高度。記憶胞陣列11_1中之導電層102與柱狀體CL1之交叉位置之數量較記憶胞陣列11_2中之導電層102與柱狀體CL2之交叉位置之數量多。記憶胞陣列11_1中之於Z方向上排列之記憶胞MC之數量較記憶胞陣列11_2中之於Z方向上排列之記憶胞MC之數量多。

如上所述，第1實施形態中，於半導體記憶裝置1中，於沿Z方向配置之積層體SST1與積層體SST2之間使導電層102之積層數不同。藉此，貫通積層體SST1之半導體膜CH與貫通積層體SST2之半導體膜CH之Z方向長度不同。因此，記憶胞陣列11_1之各記憶體串MS之配線負載與記憶胞陣列11_2之各記憶體串MS之配線負載互不相同，記憶胞陣列11_1與記憶胞陣列11_2之讀取動作中之期間tR互不相同。即，可於記憶胞陣列11_1與記憶胞陣列11_2中就讀取動作實現不同之功能，可根據用途區分使用記憶胞陣列11_1與記憶胞陣列11_2。因此，可容易地使半導體記憶裝置1中之讀取處理多功能化，可並行應對各種要求。

另，用以一面於記憶胞陣列11_1與記憶胞陣列11_2中共通連接字元線WL一面進行獨立驅動之構成不限定於共通連接位元線BL且獨立連接選擇閘極線SGD_1、SGD_2之構成(參考圖3)。亦可為獨立連接位元線BL_1、BL_2且共通連接選擇閘極線SGD之構成。該情形時，位元線BL_1連接於記憶胞陣列11_1之胞部，位元線BL_2連接於記憶胞陣列11_2之胞部，位元線BL_1、BL_2相互絕緣。

(第2實施形態) 接著，對第2實施形態之半導體記憶裝置1i進行說明。以下，以與第1實施形態不同之部分為中心進行說明。

於第1實施形態中，例示於積層體SST1與積層體SST2之間使導電層102之積層數不同之構造，於第2實施形態中，例示於積層體SST1與積層體SST2i之間使導電層102之積層間距不同之構造。

半導體記憶裝置1i中，於積層體SST1與積層體SST2i之間，作為字元線WL發揮功能之導電層102之積層數均等。據此，如圖10所示，晶片10_1i之記憶胞陣列11_1i之各記憶體串MS與晶片10_2i之記憶胞陣列11_2i之各記憶體串MS中，所連接之字元線WL之個數均等。圖10係顯示半導體記憶裝置1i中之區塊BK之構成之電路圖。據此，記憶胞陣列11_1i之各記憶體串MS與記憶胞陣列11_2i之各記憶體串MS包含之記憶胞MC之數量均等。

於圖10之例中，記憶胞陣列11_1i之各記憶體串MS與記憶胞陣列11_2i之各記憶體串MS分別連接於6個字元線WL0～WL5。據此，記憶胞陣列11_1i之各記憶體串MS與記憶胞陣列11_2i之各記憶體串MS各自包含6個記憶胞MC0～MC5。

半導體記憶裝置1i中，如圖11及圖12所示，積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}與積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}互不相同。圖11係顯示半導體記憶裝置1i之構成之XZ剖視圖。圖12係顯示積層間距之XZ剖視圖。圖12(a)係圖11之E部分之放大剖視圖，圖12(b)係圖11之F部分之放大剖視圖。

根據積層間距P _{0_1}～P _{6_1}與積層間距P _{0_2}～P _{6_2}之不同，積層體SST1中之導電層102之Z方向膜厚與積層體SST2i中之導電層102之Z方向膜厚互不相同。藉此，記憶胞陣列11_1i中之字元線WL之配線負載與記憶胞陣列11_2i中之字元線WL之配線負載互不相同，記憶胞陣列11_1i與記憶胞陣列11_2i之寫入動作中之寫入時間互不相同。即，可於記憶胞陣列11_1i與記憶胞陣列11_2i中就寫入動作實現不同之功能，可根據用途區分使用記憶胞陣列11_1i與記憶胞陣列11_2i。

例如，如圖11及圖12所示，積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}，大於積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}。若積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}相互均等，且積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}相互均等，則以下數式1成立。P _{0_1}≒P _{1_1}≒P _{2_1}≒P _{3_1}≒P _{4_1}≒P _{5_1}≒P _{6_1}＞P _{0_2}≒P _{1_2}≒P _{2_2}≒P _{3_2}≒P _{4_2}≒P _{5_2}≒P _{6_2}……數式1

根據數式1所示之關係，積層體SST1中之導電層102之Z方向膜厚較積層體SST2i中之導電層102之Z方向膜厚厚。藉此，記憶胞陣列11_1i中之字元線WL之配線負載小於記憶胞陣列11_2i中之字元線WL之配線負載。藉此，於寫入動作中，於記憶胞陣列11_1i中，可高速進行字元線WL之充放電而實現寫入時間較短之動作，於記憶胞陣列11_2i中，可低速進行字元線WL之充放電而實現寫入時間較長之動作。寫入時間係自半導體記憶裝置1i接收到寫入指令後直至返回寫入完成通知為止之時間。

此處，記憶胞陣列11_1i之積層體SST1中之導電層102之積層間距較大，且製造成本較高，而記憶胞陣列11_2i之積層體SST2i中之導電層102之積層間距較小，且製造成本較低。即，可於要求成本較高但高速之寫入動作之情形時，使用記憶胞陣列11_1i進行寫入動作，於要求低速但低成本之寫入動作之情形時，使用記憶胞陣列11_2i進行寫入動作。

另，期望導電層102_s～102_d之積層間距P於積層體SST1與積層體SST2i中相差5%～20%。例如，於積層體SST1中之導電層102之積層間距P _{*_1}大於積層體SST2i中之導電層102之積層間距P _{*_2}之情形時，期望以下數式2成立。 1.05≤P _{0_1}/P _{0_2}≤1.20，1.05≤P _{1_1}/P _{1_2}≤1.20，1.05≤P _{2_1}/P _{2_2}≤1.20，1.05≤P _{3_1}/P _{3_2}≤1.20，1.05≤P _{4_1}/P _{4_2}≤1.20，1.05≤P _{5_1}/P _{5_2}≤1.20，1.05≤P _{6_1}/P _{6_2}≤1.20……數式2

藉由數式2成立，可於記憶胞陣列11_1i與記憶胞陣列11_2i中產生性能之顯著差異。

又，積層體SST1與積層體SST2i中之導電層102之積層間距P不同，而積層體SST1與積層體SST2i中之導電層102之積層數相等，據此，積層體SST1之Z方向高度與積層體SST2i之Z方向高度可互不相同。據此，記憶胞陣列11_1i中之各柱狀體CL1之Z方向高度與記憶胞陣列11_2i中之各柱狀體CL2之Z方向高度可互不相同。

於圖11及圖12之情形時，積層體SST1之導電層102之積層間距P大於積層體SST2i之導電層102之積層間距P，且積層體SST1與積層體SST2i中之導電層102之積層數相等，據此，積層體SST1之Z方向高度高於積層體SST2i之Z方向高度。記憶胞陣列11_1i中之柱狀體CL1之Z方向高度高於記憶胞陣列11_2i中之柱狀體CL2之Z方向高度。

又，各積層間距P與導電層102之膜厚及絕緣層101之膜厚之和大致相等。積層體SST1中，各積層間距P可相互大致相等。導電層102之膜厚佔據各積層間距P之比例可相互大致相等。導電層102之膜厚與絕緣層101之膜厚可幾乎相等。導電層102之膜厚佔據各積層間距P之比例可為約50%。同樣地，積層體SST2中，各積層間距P可相互大致相等。導電層102之膜厚佔據各積層間距P之比例可相互大致相等。導電層102之膜厚與絕緣層101之膜厚可幾乎相等。導電層102之膜厚佔據各積層間距P之比例可為約50%。

或，雖未圖示，但積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}亦可小於積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}。藉此，積層體SST1中之導電層102之Z方向膜厚可較積層體SST2i中之導電層102之Z方向膜厚薄。藉此，記憶胞陣列11_1i中之字元線WL之配線負載大於記憶胞陣列11_2i中之字元線WL之配線負載。藉此，於寫入動作中，於記憶胞陣列11_1i中，可低速進行字元線WL之充放電而實現寫入時間較長之動作，於記憶胞陣列11_2i中，可高速進行字元線WL之充放電而實現寫入時間較短之動作。

又，積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}與積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}互不相同。據此，記憶胞陣列11_1i中之記憶胞MC之Z方向間隔與記憶胞陣列11_1i中之記憶胞MC之Z方向間隔不同，記憶胞陣列11_1i與記憶胞陣列11_2i之資料保持特性不同。即，可於記憶胞陣列11_1i與記憶胞陣列11_2i中就讀取資料之可靠性實現不同之功能，可根據用途區分使用記憶胞陣列11_1i與記憶胞陣列11_2i。

例如，如圖11及圖12所示，積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}，大於積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}。據此，記憶胞陣列11_1i中之記憶胞MC之Z方向間隔(參考圖12(b))大於記憶胞陣列11_2i中之記憶胞MC之Z方向間隔(參考圖12(a))。藉此，記憶胞陣列11_1i中之記憶胞MC之資料保持特性較記憶胞陣列11_2i中之記憶胞MC之資料保持特性良好。因此，於讀取動作中，可自記憶胞陣列11_1i中之記憶胞MC讀取可靠性較高之資料，可自記憶胞陣列11_2i中之記憶胞MC讀取可靠性較低之資料。

此處，記憶胞陣列11_1i之積層體SST1中之導電層102之積層間距較大，製造成本較高，而記憶胞陣列11_2i之積層體SST2i中之導電層102之積層間距較小，製造成本較低。即，可於要求成本較高但可靠性高之讀取動作之情形時，使用記憶胞陣列11_1i進行讀取動作，於要求可靠性較低但低成本之讀取動作之情形時，使用記憶胞陣列11_2i進行讀取動作。

另，記憶胞陣列11_1i之記憶體串MS中之記憶胞MC之個數與記憶胞陣列11_2之記憶體串MS中之記憶胞MC之個數可為均等。

或，雖未圖示，但積層體SST1中之導電層102_s～102_d之積層間距P _{0_1}～P _{6_1}亦可小於積層體SST2i中之導電層102_s～102_d之積層間距P _{0_2}～P _{6_2}。據此，記憶胞陣列11_1i中之記憶胞MC之Z方向間隔小於記憶胞陣列11_2i中之記憶胞MC之Z方向間隔。藉此，記憶胞陣列11_1i中之記憶胞MC之資料保持特性較記憶胞陣列11_2i中之記憶胞MC之資料保持特性劣化。因此，於讀取動作中，可自記憶胞陣列11_1i中之記憶胞MC讀取可靠性較低之資料，可自記憶胞陣列11_2i中之記憶胞MC讀取可靠性較高之資料。

又，如圖13所示，記憶胞陣列11_2i之平面構成於以下點與第1實施形態不同。圖13係顯示記憶胞陣列11_2i之構成之XY俯視圖。

於記憶胞陣列11_2i之各區塊BK中，將作為選擇閘極線SGS、字元線WL0～WL5、選擇閘極線SGD發揮功能之8層導電層102積層。

於CP3區域配置複數個與其相應之插塞CP3。於圖13之例中，自記憶胞陣列11_2i之X方向端部朝向胞部，依序配置插塞CP3_s、CP3_w0、CP3_w1、CP3_w2、CP3_w3、CP3_w4、CP3_w5、CP3_d。除此以外之點與圖6所示之平面構成同樣。

如圖14所示，記憶胞陣列11_2i之平面構成於以下方面與第1實施形態不同。圖14係顯示記憶胞陣列11_1i之構成之XY俯視圖。

於記憶胞陣列11_1i之各區塊BK中，將作為選擇閘極線SGS、字元線WL0～WL5、選擇閘極線SGD發揮功能之8層導電層102積層。

於CP2區域配置複數個與其相應之插塞CP3。於圖14之例中，自記憶胞陣列11_1i之X方向端部朝向胞部，依序配置插塞CP3_s、CP3_w0、CP3_w1、CP3_w2、CP3_w3、CP3_w4、CP3_w5、CP3_d。除此以外之點與圖7所示之平面構成同樣。

若比較圖14所示之記憶胞陣列11_1i之平面構成與圖13所示之記憶胞陣列11_2i之平面構成，則CP1區域中之插塞CP1之個數與CP3區域中之插塞CP3之個數相等。CP2區域中之插塞CP2之個數與CP3區域中之插塞CP3之個數相等。

如上所述，第2實施形態中，於半導體記憶裝置1i中，於沿Z方向配置之積層體SST1與積層體SST2i之間使導電層102之積層間距不同。藉此，貫通積層體SST1之柱狀體CL之半導體膜CH與貫通積層體SST2i之柱狀體CL之半導體膜CH之Z方向長度不同。因此，記憶胞陣列11_1i之各記憶體串MS之配線負載與記憶胞陣列11_2i之各記憶體串MS之配線負載互不相同，記憶胞陣列11_1i與記憶胞陣列11_2i之寫入動作中之寫入時間互不相同。即，可於記憶胞陣列11_1i與記憶胞陣列11_2i中就寫入動作實現不同之功能，可根據用途區分使用記憶胞陣列11_1i與記憶胞陣列11_2i。因此，可容易地使半導體記憶裝置1i中之寫入處理多功能化，可並行應對各種要求。

又，第2實施形態中，於半導體記憶裝置1i中，於沿Z方向配置之積層體SST1與積層體SST2i之間使導電層102之積層間距不同。據此，記憶胞陣列11_1i中之記憶胞MC之Z方向間隔與記憶胞陣列11_1i中之記憶胞MC之Z方向間隔不同，記憶胞陣列11_1i與記憶胞陣列11_2i之資料保持特性不同。即，可於記憶胞陣列11_1i與記憶胞陣列11_2i中就讀取資料之可靠性實現不同之功能，可根據用途區分使用記憶胞陣列11_1i與記憶胞陣列11_2i。因此，可容易地使半導體記憶裝置1i中之讀取處理多功能化，可並行應對各種要求。

(第3實施形態) 接著，對第3實施形態之半導體記憶裝置1j進行說明。以下，以與第1實施形態及第2實施形態不同之部分為中心進行說明。

於第1實施形態中，例示於記憶胞陣列11之間使積層體SST中之導電層102之積層數不同之構造，於第3實施形態中，例示於記憶胞陣列11之間使電荷蓄積膜CT之膜厚不同之構造。

於半導體記憶裝置1j中，如圖15及圖16所示，記憶胞陣列11_1j之記憶胞MC_1j中之電荷蓄積膜CT之膜厚D _{CT_1j}與記憶胞陣列11_2j之記憶胞MC_2j中之電荷蓄積膜CT之膜厚D _{CT_2j}互不相同。圖15係顯示半導體記憶裝置1j之構成之XZ剖視圖。圖16係顯示記憶胞MC_1j、MC_2j之構成之XY剖視圖。圖16(a)係記憶胞MC_2j之XY剖視圖，相當於將圖15以G-G線切斷時之XY剖視圖。圖16(b)係記憶胞MC_2j之XY剖視圖，相當於將圖15以H-H線切斷時之XY剖視圖。

積層體SST1與積層體SST2j中相等之積層位置之記憶胞MC_1j、MC_2j之電荷蓄積膜CT之膜厚D _{CT_1j}、D _{CT_2j}互不相同。積層位置可以積層體SST1、SST2j中自位元線BL側數起之導電層102之層數表示。根據膜厚D _{CT_1j}、D _{CT_2j}之不同，記憶胞MC_1j之寫入動作之速度與記憶胞MC_2j之寫入動作之速度互不相同。又，根據膜厚D _{CT_1j}、D _{CT_2j}之不同，記憶胞MC_1j之資料保持特性與記憶胞MC_2j之資料保持特性互不相同。即，可於記憶胞陣列11_1與記憶胞陣列11_2i中就寫入動作之速度及讀取資料之可靠性實現不同之功能，可根據用途區分使用記憶胞陣列11_1j與記憶胞陣列11_2j。

例如，關於積層體SST1與積層體SST2j中相等之積層位置，記憶胞MC_1j之電荷蓄積膜CT之膜厚D _{CT_1j}較記憶胞MC_2j之電荷蓄積膜CT之膜厚D _{CT_2j}薄。作為一例，關於積層體SST1、SST2j中自位元線BL側起第2層之積層位置，於導電層102_w5與柱狀體CL_1j、CL_2j之交叉位置形成記憶胞MC_1j、MC_2j。柱狀體CL_1j、CL_2j之直徑D _{CL_1j}、D _{CL_2j}均等，但記憶胞MC_1j之電荷蓄積膜CT之膜厚D _{CT_1j}較記憶胞MC_2j之電荷蓄積膜CT之膜厚D _{CT_2j}薄。記憶胞MC_1j之絕緣膜CR之直徑D _{CR_1j}大於記憶胞MC_2j之絕緣膜CR之直徑D _{CR_2j}。關於電荷蓄積膜CT、絕緣膜CR以外之膜，記憶胞MC_1j與記憶胞MC_2j之間之膜厚均等。於圖16(a)、圖16(b)之情形時，以下數式3～9成立。 D _{CL_1j}≒D _{CL_2j}……數式3 D _{CT_1j}＜D _{CT_2j}……數式4 D _{CR_1j}＞D _{CR_2j}……數式5 D _{CH_1j}≒D _{CH_2j}……數式6 D _{TNL_1j}≒D _{TNL_2j}……數式7 D _{BLK1_1j}≒D _{BLK1_2j}……數式8 D _{BLK2_1j}≒D _{BLK2_2j}……數式9 數式6之D _{CH_1j}、D _{CH_2j}分別表示記憶胞MC_1j、MC_2j之半導體膜CH之膜厚。數式7之D _{TNL_1j}、D _{TNL_2j}分別表示記憶胞MC_1j、MC_2j之絕緣膜TNL之膜厚。數式8之D _{BLK1_1j}、D _{BLK1_2j}分別表示記憶胞MC_1j、MC_2j之絕緣膜BLK1之膜厚。數式9之D _{BLK2_1j}、D _{BLK2_2j}分別表示記憶胞MC_1j、MC_2j之絕緣膜BLK2之膜厚。

另，關於積層體SST1、SST2j中之其他積層位置，與數式3～9同樣之關係亦成立。例如，關於自積層體SST1、SST2j中之位元線BL側起第8層之積層位置，於形成於導電層102_w0與柱狀體CL_1j、CL_2j之交叉位置之記憶胞MC_1j、MC_2j之間，與數式3～9同樣之關係亦成立。

根據數式4所示之關係，於記憶胞MC_1j中，可抑制寫入時之閾值電壓之偏差而使寫入動作高速化，於記憶胞MC_2j中，可增大寫入時之閾值電壓之偏差而使寫入動作低速化。又，根據數式4所示之關係，於記憶胞MC_1j中，可根據縮短隧道距離增強電場而使資料保持特性劣化，於記憶胞MC_2j中，可根據加長隧道距離減弱電場而改善資料保持特性。隧道距離係寫入時電荷自半導體膜CH隧穿過絕緣膜TNL到達電荷蓄積膜CT之距離。即，於寫入動作/讀取動作中，於記憶胞陣列11_1j中，可實現高速之寫入動作與可靠性較低之讀取動作，於記憶胞陣列11_2j中，可實現低速之寫入動作與可靠性較高之讀取動作。

另，期望於與積層體SST1、SST2j中之相同積層位置對應之記憶胞MC_1j與記憶胞MC_2j中，電荷蓄積膜CT之膜厚D _{CT_1j}、D _{CT_2j}相差10%以上。例如，關於積層體SST1、SST2j中之相同積層位置，於記憶胞MC_1j之電荷蓄積膜CT之膜厚D _{CT_1j}較記憶胞MC_2j之電荷蓄積膜CT之膜厚D _{CT_2j}薄之情形時，期望以下數式10成立。 D _{CT_2j}/D _{CT_1j}≥1.1……數式10

藉由數式10成立，可於記憶胞陣列11_1j與記憶胞陣列11_2j中產生性能之顯著差異。

或，期望無關於積層體SST1、SST2j中之積層位置，記憶胞陣列11_1j、11_2j之間之電荷蓄積膜CT之最大膜厚Max_D _{CT_1j}、Max_D _{CT_2j}皆相差10%以上。最大膜厚Max_D _{CT_1j}係記憶胞陣列11_1j中包含之複數個記憶胞MC_1j之電荷蓄積膜CT之膜厚中最大之膜厚。最大膜厚Max_D _{CT_2j}係記憶胞陣列11_2j中包含之複數個記憶胞MC_1j之電荷蓄積膜CT之膜厚中最大之膜厚。例如，關於積層體SST1、SST2j中之相同積層位置，於記憶胞MC_1j之電荷蓄積膜CT之膜厚D _{CT_1j}較記憶胞MC_2j之電荷蓄積膜CT之膜厚D _{CT_2j}薄之情形時，期望以下數式11成立。 Max_D _{CT_2j}/Max_D _{CT_1j}≥1.1……數式11

藉由數式11成立，可於記憶胞陣列11_1j與記憶胞陣列11_2j中產生性能之顯著差異。

或，雖未圖示，但關於積層體SST1與積層體SST2j中相等之積層位置，記憶胞MC_1j之電荷蓄積膜CT之膜厚D _{CT_1j}亦可較記憶胞MC_2j之電荷蓄積膜CT之膜厚D _{CT_2j}厚。據此，於記憶胞MC_1j中，可增大寫入時之閾值電壓之偏差而將寫入動作低速化，於記憶胞MC_2j中，可抑制寫入時之閾值電壓之偏差而將寫入動作高速化。又，於記憶胞MC_1j中，可根據加長隧道距離減弱電場而改善資料保持特性，於記憶胞MC_2j中，可根據縮短隧道距離增強電場而使資料保持特性劣化。即，於寫入動作/讀取動作中，於記憶胞陣列11_1j中，可實現低速之寫入動作與可靠性較高之讀取動作，於記憶胞陣列11_2j中，可實現高速之寫入動作與可靠性較低之讀取動作。

如上所述，第3實施形態中，於半導體記憶裝置1j中，於積層體SST1與積層體SST2j中相等之積層位置之記憶胞MC_1j、MC_2j之電荷蓄積膜CT之膜厚D _{CT_1j}、D _{CT_2j}互不相同。根據膜厚D _{CT_1j}、D _{CT_2j}之不同，記憶胞MC_1j之寫入動作之速度與記憶胞MC_2j之寫入動作之速度互不相同。又，根據膜厚D _{CT_1j}、D _{CT_2j}之不同，記憶胞MC_1j之資料保持特性與記憶胞MC_2j之資料保持特性互不相同。即，可於記憶胞陣列11_1與記憶胞陣列11_2i就寫入動作之速度及讀取資料之可靠性實現不同之功能，可根據用途區分使用記憶胞陣列11_1j與記憶胞陣列11_2j。

(第4實施形態) 接著，對第4實施形態之半導體記憶裝置1k進行說明。以下，以與第1實施形態～第3實施形態不同之部分為中心進行說明。

於第3實施形態中，例示於記憶胞陣列11之間使電荷蓄積膜CT之膜厚不同之構造。於第4實施形態中，例示於記憶胞陣列11之間使絕緣膜TNL之膜厚不同之構造。

於半導體記憶裝置1k中，如圖17及圖18所示，記憶胞陣列11_1k之記憶胞MC_1k中之絕緣膜TNL之膜厚D _{TNL_1k}與記憶胞陣列11_2k之記憶胞MC_2k中之絕緣膜TNL之膜厚D _{TNL_2k}互不相同。圖17係顯示半導體記憶裝置1k之構成之XZ剖視圖。圖18係顯示記憶胞MC_1k、MC_2k之構成之XY剖視圖。圖18(a)係記憶胞MC_2k之XY剖視圖，相當於將圖17以I-I線切斷時之XY剖視圖。圖18(b)係記憶胞MC_2k之XY剖視圖，相當於將圖17以J-J線切斷時之XY剖視圖。

於積層體SST1與積層體SST2k中相等之積層位置之記憶胞MC_1k、MC_2k之絕緣膜TNL之膜厚D _{TNL_1k}、D _{TNL_2k}互不相同。積層位置可以積層體SST1、SST2k中自位元線BL側數起之導電層102之層數表示。根據膜厚D _{TNL_1k}、D _{TNL_2k}之不同，記憶胞MC_1k之寫入動作之速度與記憶胞MC_2k之寫入動作之速度互不相同。又，根據膜厚D _{TNL_1k}、D _{TNL_2k}之不同，記憶胞MC_1k之資料保持特性與記憶胞MC_2k之資料保持特性互不相同。即，可於記憶胞陣列11_1與記憶胞陣列11_2i中就寫入動作之速度及讀取資料之可靠性實現不同之功能，可根據用途區分使用記憶胞陣列11_1k與記憶胞陣列11_2k。

例如，關於積層體SST1與積層體SST2k中相等之積層位置，記憶胞MC_1k之絕緣膜TNL之膜厚D _{TNL_1k}較記憶胞MC_2k之絕緣膜TNL之膜厚D _{TNL_2k}薄。作為一例，關於積層體SST1、SST2k中自位元線BL側起第2層之積層位置，於導電層102_w5與柱狀體CL_1k、CL_2k之交叉位置形成記憶胞MC_1k、MC_2k。柱狀體CL_1k、CL_2k之直徑D _{CL_1k}、D _{CL_2k}均等，但記憶胞MC_1k之絕緣膜TNL之膜厚D _{TNL_1k}較記憶胞MC_2k之絕緣膜TNL之膜厚D _{TNL_2k}薄。記憶胞MC_1k之絕緣膜CR之直徑D _{CR_1k}大於記憶胞MC_2k之絕緣膜CR之直徑D _{CR_2k}。關於絕緣膜TNL、絕緣膜CR以外之膜，記憶胞MC_1k與記憶胞MC_2k之間之膜厚均等。於圖18(a)、圖18(b)之情形時，以下數式12～18成立。 D _{CL_1k}≒D _{CL_2k}……數式12 D _{TNL_1k}＜D _{TNL_2k}……數式13 D _{CR_1k}＞D _{CR_2k}……數式14 D _{CH_1k}≒D _{CH_2k}……數式15 D _{CT_1k}≒D _{CT_2k}……數式16 D _{BLK1_1k}≒D _{BLK1_2k}……數式17 D _{BLK2_1k}≒D _{BLK2_2k}……數式18

數式15之D _{CH_1k}、D _{CH_2k}分別表示記憶胞MC_1k、MC_2k之半導體膜CH之膜厚。數式16之D _{CT_1k}、D _{CT_2k}分別表示記憶胞MC_1k、MC_2k之電荷蓄積膜CT之膜厚。數式17之D _{BLK1_1k}、D _{BLK1_2k}分別表示記憶胞MC_1k、MC_2k之絕緣膜BLK1之膜厚。數式18之D _{BLK2_1k}、D _{BLK2_2k}分別表示記憶胞MC_1k、MC_2k之絕緣膜BLK2之膜厚。

另，關於積層體SST1、SST2k中之其他積層位置，與數式12～18同樣之關係亦成立。例如，關於積層體SST1、SST2k中自位元線BL側起第8層之積層位置，於形成於導電層102_w0與柱狀體CL_1k、CL_2k之交叉位置之記憶胞MC_1k、MC_2k之間，與數式12～18同樣之關係亦成立。

根據數式13所示之關係，於記憶胞MC_1k中，可抑制寫入時之閾值電壓之偏差而將寫入動作高速化，於記憶胞MC_2k中，可增大寫入時之閾值電壓之偏差而將寫入動作低速化。又，根據數式13所示之關係，於記憶胞MC_1k中，可根據縮短隧道距離增強電場而使資料保持特性劣化，於記憶胞MC_2k中，可根據加長隧道距離減弱電場而改善資料保持特性。隧道距離係寫入時電荷自半導體膜CH隧穿過絕緣膜TNL到達絕緣膜TNL之距離。即，於寫入動作/讀取動作中，於記憶胞陣列11_1k中，可實現高速之寫入動作與可靠性較低之讀取動作，於記憶胞陣列11_2k中，可實現低速之寫入動作與可靠性較高之讀取動作。

另，期望於與積層體SST1、SST2k中之相同積層位置對應之記憶胞MC_1k與記憶胞MC_2k中，絕緣膜TNL之膜厚D _{TNL_1k}、D _{TNL_2k}相差10%以上。例如，關於積層體SST1、SST2k中之相同積層位置，於記憶胞MC_1k之絕緣膜TNL之膜厚D _{TNL_1k}較記憶胞MC_2k之絕緣膜TNL之膜厚D _{TNL_2k}薄之情形時，期望以下數式19成立。 D _{TNL_2k}/D _{TNL_1k}≥1.1……數式19

藉由數式19成立，可於記憶胞陣列11_1k與記憶胞陣列11_2k中產生性能之顯著差異。

或，期望無關於積層體SST1、SST2k中之積層位置，記憶胞陣列11_1k、11_2k之間之絕緣膜TNL之最大膜厚Max_D _{TNL_1k}、Max_D _{TNL_2k}皆相差10%以上。最大膜厚Max_D _{TNL_1k}係記憶胞陣列11_1k中包含之複數個記憶胞MC_1k之絕緣膜TNL之膜厚中最大之膜厚。最大膜厚Max_D _{TNL_2k}係記憶胞陣列11_2k中包含之複數個記憶胞MC_1k之絕緣膜TNL之膜厚中最大之膜厚。例如，關於積層體SST1、SST2k中之相同積層位置，於記憶胞MC_1k之絕緣膜TNL之膜厚D _{TNL_1k}較記憶胞MC_2k之絕緣膜TNL之膜厚D _{TNL_2k}薄之情形時，期望以下數式20成立。 Max_D _{TNL_2k}/Max_D _{TNL_1k}≥1.1……數式20

藉由數式20成立，可於記憶胞陣列11_1k與記憶胞陣列11_2k中發現性能之有意義差。

或，雖未圖示，但關積層體SST1與積層體SST2k中相等之積層位置，記憶胞MC_1k之絕緣膜TNL之膜厚D _{TNL_1k}亦可較記憶胞MC_2k之絕緣膜TNL之膜厚D _{TNL_2k}厚。據此，於記憶胞MC_1k中，可增大寫入時之閾值電壓之偏差而使寫入動作低速化，於記憶胞MC_2k中，可抑制寫入時之閾值電壓之偏差而使寫入動作高速化。又，於記憶胞MC_1k中，可根據加長隧道距離減弱電場而改善資料保持特性，於記憶胞MC_2k中，可根據縮短隧道距離增強電場而使資料保持特性劣化。即，於寫入動作/讀取動作中，於記憶胞陣列11_1k中，可實現低速之寫入動作與可靠性較高之讀取動作，於記憶胞陣列11_2k中，可實現高速之寫入動作與可靠性較低之讀取動作。

如上所述，第4實施形態中，於半導體記憶裝置1k中，積層體SST1與積層體SST2k中相等之積層位置之記憶胞MC_1k、MC_2k之絕緣膜TNL之膜厚D _{TNL_1k}、D _{TNL_2k}互不相同。根據膜厚D _{TNL_1k}、D _{TNL_2k}之不同，記憶胞MC_1k之寫入動作之速度與記憶胞MC_2k之寫入動作之速度互不相同。又，根據膜厚D _{TNL_1k}、D _{TNL_2k}之不同，記憶胞MC_1k之資料保持特性與記憶胞MC_2k之資料保持特性互不相同。即，可於記憶胞陣列11_1與記憶胞陣列11_2i中就寫入動作之速度及讀取資料之可靠性實現不同之功能，可根據用途區分使用記憶胞陣列11_1k與記憶胞陣列11_2k。

已說明本發明之若干實施形態，但該等實施形態係作為例提出者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之引用]

本申請案基於2022年06月01日提出申請之先前日本專利申請案第2022-89484號之優先權而主張優先權利益，且藉由引用將其所有內容併入本文中。

1, 1i, 1j, 1k:半導體記憶裝置 10_1, 10_1i, 10_1j, 10_2j, 10_1k, 10_2k, 10_2, 20:晶片 11_1, 11_1i, 11_1j, 11_1k:記憶胞陣列 11_2, 11_2i, 11_2j, 11_2k:記憶胞陣列 12:記憶胞陣列群 21:序列發生器 22:電壓產生電路 23:列驅動器 24:列解碼器 25:感測放大器 101, 107, 110, 112, 114:絕緣層 102, 103, 104, 111:導電層 102_d, 102_s, 102_w0~102_w5:導電層 106, 108, 109:導電體 116:導電體 117:絕緣層 200:基板 200a:表面 201, 202, 209:絕緣層 203:閘極電極 204, 206, 208:導電體 205, 207:導電層 A:部分 BF1, BF2:接合面 BK0～BK3:區塊 BL:位元線 BL0～BLn:位元線 BLK1, BLK2:絕緣膜 CA:半導體層 CH:半導體膜 CL1, CL2:柱狀體 CL_1j, CL_1k, CL_2j, CL_2k:柱狀體 CP1, CP1_d, CP1_s, CP1_w0～CP1_w5:插塞 CP2, CP2_d, CP2_s, CP2_w0～CP2_w5:插塞 CP3, CP3_d, CP3_s, CP3_w0～CP3_w5:插塞 CP4, CP5, CP6:插塞 CR:絕緣膜 CT:電荷蓄積膜 CTR:控制器 CU:單元組 D _{BLK1_1j}, D _{BLK1_2j}, D _{BLK1_1k}, D _{BLK1_2k}:膜厚 D _{BLK2_1j}, D _{BLK2_2j}, D _{BLK2_1k}, D _{BLK2_2k}:膜厚 D _{CH_1j}, D _{CH_1k}, D _{CH_2j}, D _{CH_2k}:膜厚 D _{CL_1j}, D _{CL_1k}, D _{CL_2j}, D _{CL_2k}:直徑 D _{CR_1j}, D _{CR_1k}, D _{CR_2j}, D _{CR_2k}:直徑 D _{CT_1j}, D _{CT_1k}, D _{CT_2j}, D _{CT_2k}:膜厚 DL1, DL2, DL3:絕緣膜 D _{TNL_1j}, D _{TNL_1k}, D _{TNL_2j}, D _{TNL_2k}:膜厚 E, F:部分 MC:記憶胞 MC0～MC5:記憶胞 MC_1j, MC_1k, MC_2j, MC_2k:記憶胞 MS:記憶體串 P _{0_1}～P _{6_1}:積層間距 P _{0_2}～P _{6_2}:積層間距 PD1, PD2, PD3, PD4:電極 SBK0_1～SBK2_1:子區塊 SBK0_2～SBK2_2:子區塊 SGD, SGS:選擇閘極線 SGD0_1, SGD1_1, SGD2_1:選擇閘極線 SGD0_2, SGD1_2, SGD2_2:選擇閘極線 SGD_1, SGD_2:選擇閘極線 SL:源極線 SLT:狹縫 SST1, SST2, SST2i, SST2j, SST2k:積層體 ST1, ST2:選擇電晶體 SU0～SU3:串單元 TNL:絕緣膜 Tr:電晶體 WL:字元線 WL0～WL5:字元線 WS-1～WS-9:配線構造

圖1係顯示第1實施形態之半導體記憶裝置之構成之方塊圖。 圖2係顯示第1實施形態之區塊之構成之電路圖。 圖3係顯示第1實施形態之晶片間之連接構成之圖。 圖4係顯示第1實施形態之半導體記憶裝置之構成之積層方向的剖視圖。 圖5(a)、(b)係顯示第1實施形態之記憶胞之構成之積層方向、俯視方向的剖視圖。 圖6係顯示第1實施形態之記憶胞陣列之構成之俯視圖。 圖7係顯示第1實施形態之記憶胞陣列之構成之俯視圖。 圖8係顯示第1實施形態之插塞連接部之構成之積層方向之剖視圖。 圖9係顯示第1實施形態之胞部之構成之積層方向之剖視圖。 圖10係顯示第2實施形態之區塊之構成之電路圖。 圖11係顯示第2實施形態之半導體記憶裝置之構成之積層方向的剖視圖。 圖12(a)、(b)係顯示第2實施形態之積層間距之積層方向之剖視圖。 圖13係顯示第2實施形態之半導體記憶裝置之構成之俯視圖。 圖14係顯示第2實施形態之半導體記憶裝置之構成之俯視圖。 圖15係顯示第3實施形態之半導體記憶裝置之構成之積層方向之剖視圖。 圖16(a)、(b)係顯示第3實施形態之記憶胞之構成之俯視方向之剖視圖。 圖17係顯示第4實施形態之半導體記憶裝置之構成之積層方向之剖視圖。 圖18(a)、(b)係顯示第4實施形態之記憶胞之構成之俯視方向之剖視圖。

1:半導體記憶裝置 10_1, 10_2, 20:晶片 11_1:記憶胞陣列 11_2:記憶胞陣列 12:記憶胞陣列群 21:序列發生器 22:電壓產生電路 23:列驅動器 24:列解碼器 25:感測放大器 BK0～BK2:區塊 BL:位元線 CTR:控制器 MS:記憶體串 SBK0_1～SBK2_1:子區塊 SBK0_2～SBK2_2:子區塊 SGD, SGS:選擇閘極線 SU0～SU3:串單元 WL:字元線

Claims (12)

1. 一種半導體記憶裝置，其具備：第1晶片；第2晶片，其接合於上述第1晶片；及第3晶片，其於與上述第1晶片相反之側接合於上述第2晶片；且上述第1晶片具有：複數個第1導電層，其等介隔第1絕緣層積層；第1半導體膜，其通過上述複數個第1導電層於積層方向延伸；及第1絕緣膜，其配置於上述複數個第1導電層與上述第1半導體膜之間；且於上述第1晶片中，於上述複數個第1導電層與上述第1半導體膜交叉之複數個交叉位置形成複數個記憶胞；上述第2晶片具有：複數個第2導電層，其等介隔第2絕緣層積層；第2半導體膜，其通過上述複數個第2導電層於積層方向延伸；及第2絕緣膜，其配置於上述複數個第2導電層與上述第2半導體膜之間；且於上述第2晶片中，於上述複數個第2導電層與上述第2半導體膜交叉之複數個交叉位置形成複數個記憶胞；上述複數個第1導電層之積層間距與上述複數個第2導電層之積層間距互不相同。
2. 如請求項1之半導體記憶裝置，其中上述複數個第1導電層之積層間距較上述複數個第2導電層之積層間距大。
3. 如請求項1之半導體記憶裝置，其中上述複數個第1導電層之積層間距較上述複數個第2導電層之積層間距小。
4. 如請求項1之半導體記憶裝置，其中上述複數個第1導電層之積層數與上述複數個第2導電層之積層數互不相同。
5. 如請求項4之半導體記憶裝置，其中上述複數個第1導電層之積層數較上述複數個第2導電層之積層數多。
6. 如請求項4之半導體記憶裝置，其中上述複數個第1導電層之積層數較上述複數個第2導電層之積層數少。
7. 如請求項1之半導體記憶裝置，其中上述第1晶片具有：第1電荷蓄積膜，其配置於上述第1絕緣膜與上述第1半導體膜之間； 且上述第2晶片具有：第2電荷蓄積膜，其配置於上述第2絕緣膜與上述第2半導體膜之間；且於與上述積層方向交叉之方向上，上述第1電荷蓄積膜之膜厚與上述第2電荷蓄積膜之膜厚互不相同。
8. 如請求項7之半導體記憶裝置，其中上述第1電荷蓄積膜之膜厚較上述第2電荷蓄積膜之膜厚薄。
9. 如請求項7之半導體記憶裝置，其中上述第1電荷蓄積膜之膜厚較上述第2電荷蓄積膜之膜厚厚。
10. 如請求項1之半導體記憶裝置，其中上述第1晶片具有：第1電荷蓄積膜，其配置於上述第1絕緣膜與上述第1半導體膜之間；及第3絕緣膜，其配置於上述第1電荷蓄積膜與上述第1半導體膜之間；且上述第2晶片具有：第2電荷蓄積膜，其配置於上述第2絕緣膜與上述第2半導體膜之間；及第4絕緣膜，其配置於上述第2電荷蓄積膜與上述第2半導體膜之間； 且於與上述積層方向交叉之方向上，上述第3絕緣膜之膜厚與上述第4絕緣膜之膜厚互不相同。
11. 如請求項10之半導體記憶裝置，其中上述第3絕緣膜之膜厚較上述第4絕緣膜之膜厚薄。
12. 如請求項10之半導體記憶裝置，其中上述第3絕緣膜之膜厚較上述第4絕緣膜之膜厚厚。