CN117153219A - 半导体存储装置 - Google Patents

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Abstract

根据一实施方式，在半导体存储装置的第1芯片中，多个第1导电层介隔第1绝缘层积层。第1半导体膜通过多个第1导电层在积层方向延伸。在第1芯片中，在多个第1导电层与第1半导体膜交叉的多个交叉位置形成多个存储单元。在第2芯片中，多个第2导电层介隔第2绝缘层积层。第2半导体膜通过多个第2导电层在积层方向延伸。在第2芯片中，在多个第2导电层与第2半导体膜交叉的多个交叉位置形成多个存储单元。多个第1导电层的积层数与多个第2导电层的积层数互不相同。

Description

半导体存储装置
相关申请案的引用
本申请案基于2022年06月01日提出申请的在先日本专利申请案第2022-89484号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
具有存储单元阵列的半导体存储装置对存储单元阵列写入数据，或从存储单元阵列读出数据。半导体存储装置中，在写入处理及/或读出处理中实现特定功能。
发明内容
一实施方式提供一种能容易地使写入处理及/或读出处理多功能化的半导体存储装置。
根据一实施方式，提供一种半导体存储装置，其具有第1芯片、第2芯片及第3芯片。第2芯片接合于第1芯片。第3芯片在与第1芯片相反的侧接合于第2芯片。第1芯片具有多个第1导电层、第1半导体膜及第1绝缘膜。多个第1导电层介隔第1绝缘层积层。第1半导体膜通过多个第1导电层在积层方向延伸。第1绝缘膜配置在多个第1导电层与半导体膜之间。在第1芯片中，在多个第1导电层与第1半导体膜交叉的多个交叉位置形成多个存储单元。第2芯片具有多个第2导电层、第2半导体膜及第2绝缘膜。多个第2导电层介隔第2绝缘层积层。第2半导体膜通过多个第2导电层在积层方向上延伸。第2绝缘膜配置在多个第2导电层与半导体膜之间。在第2芯片中，在多个第2导电层与第2半导体膜交叉的多个交叉位置形成多个存储单元。多个第1导电层的积层数与多个第2导电层的积层数互不相同。
根据所述构成，能够提供能容易地使写入处理及/或读出处理多功能化的半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的框图。
图2是表示第1实施方式中的块的构成的电路图。
图3是表示第1实施方式中的芯片间的连接构成的图。
图4是表示第1实施方式的半导体存储装置的构成的积层方向的剖视图。
图5(a)、(b)是表示第1实施方式中的存储单元的构成的积层方向、俯视方向的剖视图。
图6是表示第1实施方式的存储单元阵列的构成的俯视图。
图7是表示第1实施方式的存储单元阵列的构成的俯视图。
图8是表示第1实施方式中的插塞连接部的构成的积层方向的剖视图。
图9是表示第1实施方式中的单元部的构成的积层方向的剖视图。
图10是表示第2实施方式中的块的构成的电路图。
图11是表示第2实施方式的半导体存储装置的构成的积层方向的剖视图。
图12(a)、(b)是表示第2实施方式中的积层间距的积层方向的剖视图。
图13是表示第2实施方式的半导体存储装置的构成的俯视图。
图14是表示第2实施方式的半导体存储装置的构成的俯视图。
图15是表示第3实施方式的半导体存储装置的构成的积层方向的剖视图。
图16(a)、(b)是表示第3实施方式中的存储单元的构成的俯视方向的剖视图。
图17是表示第4实施方式的半导体存储装置的构成的积层方向的剖视图。
图18(a)、(b)是表示第4实施方式中的存储单元的构成的俯视方向的剖视图。
具体实施方式
以下参考附图，详细说明实施方式的半导体存储装置。另外，本发明不受所述实施方式限定。
(第1实施方式)第1实施方式的半导体存储装置具有存储单元阵列，且对存储单元阵列写入数据，或从存储单元阵列读出数据，设法使写入处理及/或读出处理多功能化。例如，半导体存储装置1能如图1所示般构成。图1是表示半导体存储装置1的构成的框图。
半导体存储装置1具有多个芯片10_1、10_2、20。多个芯片10_1、10_2、20中，芯片10_1、10_2各自包含存储单元阵列11_1、11_2，也被称为阵列芯片。芯片20包含用来控制存储单元阵列11_1、11_2的电路，也被称为电路芯片。
另外，芯片10_1、10_2在互不区分的情况下，表述为芯片10。存储单元阵列11_1、11_2在互不区分的情况下，表述为存储单元阵列11。另外，图1中例示半导体存储装置1包含2个芯片(阵列芯片)10_1、10_2的构成，但是半导体存储装置1也可包含3个以上的阵列芯片。
芯片10_1包含存储单元阵列11_1。在存储单元阵列11_1中，三维排列多个存储单元晶体管(以下，简称为存储单元)。芯片10_2包含存储单元阵列11_2。在存储单元阵列11_2中，三维排列多个存储单元。包含存储单元阵列11_1及存储单元阵列11_2的存储单元阵列群12包含多个块BK。块BK是共通连接有字线WL的多个存储单元的集合。块BK被分割配置在多个芯片10_1、10_2上。设为将按芯片分割块BK的单位称为子块SBK。
在存储单元阵列群12包含多个块BK0～BK2的情况下，存储单元阵列11_1包含多个子块SBK0_1～SBK2_1，存储单元阵列11_2包含多个子块SBK0_2～SBK2_2。子块SBK内的多个存储单元与行及列建立对应。
各子块SBK包含多个串组件SU。串组件SU是共用字线WL的多个存储器串MS的集合。图1中例示子块SBK包含4个串组件SU0～SU3的构成。
串组件SU包含多个存储器串MS。存储器串MS包含串联连接的多个存储单元的集合。
另外，图1中例示半导体存储装置1包含2个芯片(阵列芯片)10_1、10_2的构成，但是半导体存储装置1也可包含3个以上的阵列芯片。据此，存储单元阵列群12可包含3个以上的存储单元阵列11。存储单元阵列群12内的块BK的个数、及存储单元阵列11内的子块SBK的个数为任意。子块SBK内的串组件SU的个数为任意。
芯片20包含序列发生器21、电压产生电路22、行驱动器23、行译码器24、及感测放大器25，作为用来控制存储单元阵列11_1、11_2的电路。
序列发生器21总括性控制控制芯片20的各部。序列发生器21分别连接于电压产生电路22、行驱动器23、行译码器24、及感测放大器25。序列发生器21基于从外部的控制器CTR接收到的命令、数据，控制半导体存储装置1的动作。
例如，序列发生器21基于写入命令控制写入动作。序列发生器21在写入动作的控制中，从存储单元阵列11中已指定地址的存储单元写入数据，并将写入完成通知返回到控制器CTR。序列发生器21基于读出命令控制读出动作。序列发生器21在读出动作的控制中，从存储单元阵列11中已指定地址的存储单元读出数据，并将读出数据返回到控制器CTR。序列发生器21基于抹除命令控制抹除动作。序列发生器21在抹除动作的控制中，抹除存储单元阵列11中指定的区域的数据，并将抹除完成通知返回到控制器CTR。
电压产生电路22连接于行驱动器23及感测放大器25。电压产生电路22根据来自序列发生器21的控制，产生用于写入动作、读出动作及抹除动作等的电压。电压产生电路22将产生的电压供给到行驱动器23及/或感测放大器25。
行驱动器23连接于行译码器24。行驱动器23从序列发生器21接收行地址(例如，页面地址)。行驱动器23根据行地址，将从电压产生电路22接收到的电压传送到行译码器24。
行译码器24从序列发生器21接收行地址(例如，块地址)。行译码器24对行地址进行译码。行译码器24根据译码结果，选择存储单元阵列11中已指定地址的块BK。
行译码器24经由多根字线WL连接于存储单元阵列11_1、11_2。存储单元阵列11_1的字线WL与存储单元阵列11_2的字线WL共通连接于行译码器24。由此，行译码器24能并行驱动存储单元阵列11_1的字线WL与存储单元阵列11_2的字线WL。
行译码器24经由多根选择栅极线SGS连接于存储单元阵列11_1、11_2。存储单元阵列11_1的选择栅极线SGS与存储单元阵列11_2的选择栅极线SGS共通连接于行译码器24。由此，行译码器24能并行驱动存储单元阵列11_1的选择栅极线SGS与存储单元阵列11_2的选择栅极线SGS。
行译码器24经由多根选择栅极线SGD_1连接于存储单元阵列11_1，且经由多根选择栅极线SGD_2连接于存储单元阵列11_2。存储单元阵列11_1的选择栅极线SGD_1与存储单元阵列11_2的选择栅极线SGD_2分别连接于行译码器24。由此，行译码器24能彼此独立地驱动存储单元阵列11_1的选择栅极线SGD_1与存储单元阵列11_2的选择栅极线SGD_2。
感测放大器25经由多根位线BL连接于存储单元阵列11_1、11_2。感测放大器25在写入动作时，将与写入数据相应的电压供给到存储单元阵列11的位线BL。感测放大器25在读出动作时，感测读出到存储单元阵列11的位线BL的数据。
存储单元阵列11_1的位线BL与存储单元阵列11_2的位线BL共通连接于感测放大器25。由此，感测放大器25能对存储单元阵列11_1的位线BL与存储单元阵列11_2的位线BL并行进行驱动或感测。
接下来，使用图2对各存储单元阵列11_1、11_2的电路构成进行说明。图2是表示各存储单元阵列11_1、11_2的构成的电路图。
各存储单元阵列11的各子块SBK的各串组件SU具有多个存储器串MS。各存储器串MS具有多个存储单元MC及选择晶体管ST1、ST2。在各存储器串MS内，在选择晶体管ST1、ST2之间串联连接多个存储单元MC。选择晶体管ST1的漏极连接于位线BL。选择晶体管ST2的源极连接于源极线SL。
各串组件SU中，多个存储器串MS共通连接有选择栅极线SGD、SGS、字线WL。例如，选择栅极线SGD共通连接于多个存储器串MS的选择晶体管ST1的栅极。字线WL共通连接于多个存储器串MS的存储单元MC的栅极。选择栅极线SGS共通连接于多个存储器串MS的选择晶体管ST2的栅极。
将在1个串组件SU内，连接于1根字线WL的多个存储单元MC的集合称为单元组件CU。例如，在存储单元MC存储p位数据(p是1以上的整数)的情况下，将单元组件CU的存储容量定义为p页数据。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS连接的字线WL的根数不同。在图2的例子中，存储单元阵列11_1的各存储器串MS连接于6根字线WL0～WL5，存储单元阵列11_2的各存储器串MS连接于2根字线WL0～WL1。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能部分地并行驱动字线WL。6根字线WL0～WL5中的2根字线WL0～WL1共通连接于存储单元阵列11_1的存储单元MC的栅极与存储单元阵列11_2的存储单元MC的栅极。剩余的4根字线WL2～WL5连接于存储单元阵列11_1的存储单元MC的栅极，且不连接于存储单元阵列11_2的存储单元MC的栅极。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能并行驱动选择栅极线SGS。选择栅极线SGS共通连接于存储单元阵列11_1的选择晶体管ST2的栅极与存储单元阵列11_2的选择晶体管ST2的栅极。
也就是说，行译码器24能在存储单元阵列11_1与存储单元阵列11_2中部分地并行驱动字线WL，且能并行地驱动选择栅极线SGS。由此，能将行译码器24中驱动字线WL、选择栅极线SGS的部分的电路面积抑制得较为紧凑。
存储单元阵列11_1的多个存储器串MS、存储单元阵列11_2的多个存储器串MS及多根位线BL0～BLn互相对应。存储单元阵列11_1的各存储器串MS共用对应的存储单元阵列11_2的存储器串MS与对应的位线BL。
也就是说，感测放大器25能在存储单元阵列11_1与存储单元阵列11_2中并行驱动位线BL，且能并行感测位线BL的电位。由此，能将感测放大器25中驱动位线BL的部分、及感测位线BL的部分的电路面积抑制得较为紧凑。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能彼此独立地驱动选择晶体管ST1。选择栅极线SGD由存储单元阵列11_1与存储单元阵列11_2个别连接。选择栅极线SGD0_1、SGD1_1、SGD2_1分别连接于存储单元阵列11_1中的串组件SU0、SU1、SU2的选择晶体管ST1的栅极。选择栅极线SGD0_2、SGD1_2、SGD2_2分别连接于存储单元阵列11_2中的串组件SU0、SU1、SU2的选择晶体管ST1的栅极。
也就是说，行译码器24能在存储单元阵列11_1与存储单元阵列11_2中独立地驱动选择栅极线SGD_1、SGD_2，且能选择驱动存储单元阵列11_1及存储单元阵列11_2的至少一个。由此，能在存储单元阵列11_1与存储单元阵列11_2中彼此独立地进行写入动作及/或读出动作。也就是说，能在存储单元阵列11_1与存储单元阵列11_2中实现关于写入动作及/或读出动作不同的功能，且能根据用途区分使用存储单元阵列11_1与存储单元阵列11_2。
例如，存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS包含的存储单元MC的数量不同。存储单元阵列11_1的各存储器串MS包含6个存储单元MC0～MC5，存储器串MS中的配线负载相对较大。存储单元阵列11_2的各存储器串MS包含2个存储单元MC0～MC1，存储器串MS中的配线负载相对较小。由此，在读出动作中，在存储单元阵列11_1中，选择存储器串MS的单元电流ICell相对较小，能低速进行位线BL的充放电而实现期间tR较长的动作，在存储单元阵列11_2中，选择存储器串MS的单元电流ICell相对较大，能高速进行位线BL的充放电而实现期间tR较短的动作。期间tR是从半导体存储装置1接收读出命令直到完成读出动作为止的时间，且主要是利用感测放大器25进行位线BL的感测动作的时间。
接下来，使用图3对芯片间的连接构成进行说明。图3是表示芯片20、10_1、10_2之间的连接构成的图。
在芯片(电路芯片)20的上侧配置芯片(阵列芯片)10_1。也可将芯片10_1接合在芯片20的上表面。在芯片10_1的上侧配置芯片(阵列芯片)10_2。也可将芯片10_2接合在芯片10_1的上表面。芯片10_2在芯片20的相反侧接合于芯片10_1。也就是说，形成在芯片20之上依序积层芯片10_1、芯片10_2的构成。所述构造是积层着多个存储单元阵列11_1、11_2的构造，也称为多堆叠阵列。
在芯片10_1、10_2的每一个中，存储单元阵列11_1、11_2包含单元部及插塞连接部。单元部是排列多个存储单元MC的区域。插塞连接部是相对于单元部朝俯视方向拉出选择栅极线SGS、字线WL、选择栅极线SGD，并分别连接于接触插塞的区域。
芯片10_1的选择栅极线SGD_1与芯片10_2的选择栅极线SGD_2互相个别地连接于芯片20的行译码器24。选择栅极线SGD_1连接于存储单元阵列11_1的插塞连接部。选择栅极线SGD_2以与插塞连接部绝缘的状态通过存储单元阵列11_1的插塞连接部，且连接于存储单元阵列11_2的插塞连接部。选择栅极线SGD_1与选择栅极线SGD_2彼此电绝缘。
芯片10_1的字线WL与芯片10_2的字线WL共通连接于芯片20的行译码器24。字线WL连接于存储单元阵列11_1的插塞连接部与存储单元阵列11_2的插塞连接部。
芯片10_1的选择栅极线SGS与芯片10_2的选择栅极线SGS共通连接于芯片20的行译码器24。选择栅极线SGS连接于存储单元阵列11_1的插塞连接部与存储单元阵列11_2的插塞连接部。
芯片10_1的位线BL与芯片10_2的位线BL共通连接于芯片20的感测放大器25。位线BL连接于存储单元阵列11_1的单元部与存储单元阵列11_2的单元部。
接下来，使用图4对半导体存储装置1中的各芯片20、10_1、10_2的概略构成进行说明。图4是表示半导体存储装置1的构成的积层方向的剖视图。
在半导体存储装置1中，将多个芯片20、10_1、10_2积层。在芯片20的+Z侧配置芯片10_1。在芯片10_1的+Z侧配置芯片10_2。也就是说，在芯片20的+Z侧依序积层芯片10_1、10_2。在芯片20的+Z侧依序接合芯片10_1、10_2的构造将存储单元阵列11_1、11_2依序积层，也称为多堆叠阵列。
另外，多堆叠阵列中的积层的芯片(阵列芯片)10的个数不限定于2个，也可为3个以上。
在芯片20的+Z侧的面接合芯片10_1。芯片10_1也可以直接接合的方式接合。芯片20在+Z侧具有绝缘膜(例如，氧化膜)DL1与电极PD1。芯片10_1在-Z侧具有绝缘膜(例如，氧化膜)DL2与电极PD2。在芯片20、10_1的接合面BF1中，接合芯片20的绝缘膜DL1与芯片10_1的绝缘膜DL2，并接合芯片20的电极PD1与芯片10_1的电极PD2。
在芯片10_1的+Z侧的面接合芯片10_2。芯片10_2在芯片20的相反侧接合于芯片10_1。芯片10_2也可以直接接合的方式接合。芯片10_1在+Z侧具有绝缘膜(例如，氧化膜)DL2与电极PD3。芯片10_2在-Z侧具有绝缘膜(例如，氧化膜)DL3与电极PD4。在芯片10_1、10_2的接合面BF2中，接合芯片10_1的绝缘膜DL2与芯片10_2的绝缘膜DL3，并接合芯片10_1的电极PD3与芯片10_2的电极PD4。
芯片20具有衬底4、晶体管Tr、电极PD1、配线构造WS-1～WS-9、及绝缘膜DL1。衬底4配置在芯片20中的-Z侧，在XY方向上呈板状延伸。衬底4能由以半导体(例如硅)为主要成分的材料形成。衬底4具有+Z侧的表面4a。晶体管Tr作为用来控制存储单元阵列11的电路(序列发生器21、电压产生电路22、行驱动器23、行译码器24、感测放大器25等)的电路元件发挥功能。晶体管Tr包含作为导电膜配置在衬底200的表面200a的栅极电极、作为半导体区域配置在衬底200内的表面200a附近的源极电极/漏极电极等。如上所述，电极PD1配置为其表面在芯片20、10_1的接合面BF1露出。各配线构造WS-1～WS-9主要在Z方向延伸，将晶体管Tr的栅极电极、源极电极/漏极电极等连接到电极PD1。
芯片10_1具有积层体SST1、导电层103、导电层104、多个柱状体CL1、多个插塞CP1、多个插塞CP2、多个导电膜BL、电极PD2、电极PD3、及绝缘膜DL2。在积层体SST1中，多个导电层102介隔绝缘层101在Z方向积层。在积层体SST1中，导电层102与绝缘层101交替积层多次。导电层102的Z方向厚度与绝缘层101的Z方向厚度可彼此大致均等。多个导电层102从-Z侧朝向+Z侧，依序作为选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS发挥功能。
各导电层102在XY方向上呈板状延伸。各柱状体CL1通过多个导电层102在Z方向延伸。各柱状体CL1也可在Z方向贯通积层体SST1。各柱状体CL1在Z方向上呈柱状延伸。各柱状体CL1包含作为通道区域发挥功能的半导体膜CH(参考图5)。半导体膜CH呈具有沿着Z方向的轴的柱状(例如，呈柱形状或筒形状)延伸。在多个导电层102与多个柱状体CL1交叉的多个交叉位置，也就是多个导电层102与多个半导体膜CH交叉的多个交叉位置，形成多个存储单元MC。
如图5(a)、图5(b)所示，各柱状体CL1包含绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷存储膜CT、绝缘膜BLK1、及绝缘膜BLK2。图5(a)是表示存储单元MC的构成的XZ剖视图，且是图4的A部分的放大剖视图。图5(b)是表示存储单元MC的构成的XY剖视图，表示将图5(a)沿B-B线切割时的剖面。绝缘膜CR在Z方向延伸，构成具有沿着Z方向的轴的柱形状。绝缘膜CR能由硅氧化物等绝缘物形成。半导体膜CH以从XY方向外侧覆盖绝缘膜CR的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。半导体膜CH能由多晶硅等半导体形成。绝缘膜TNL以从XY方向外侧覆盖半导体膜CH的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。绝缘膜TNL能由硅氧化物等绝缘物形成。电荷存储膜CT以从XY方向外侧覆盖绝缘膜TNL的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。电荷存储膜CT能由硅氮化物等绝缘物形成。绝缘膜BLK1以从XY方向外侧覆盖电荷存储膜CT的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。绝缘膜BLK1能由硅氧化物等绝缘物形成。绝缘膜BLK2以从XY方向外侧覆盖绝缘膜BLK1的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。绝缘膜BLK2能由铝氧化物等绝缘物形成。图5(a)、图5(b)中以虚线包围而表示的部分作为存储单元MC发挥功能。
如图4所示，柱状体CL1中的半导体膜CH在+Z侧端连接于导电层103，在-Z侧端经由插塞连接于导电膜BL。导电膜BL作为位线BL(参考图2)发挥功能。导电层103的+Z侧由导电层104覆盖。导电层103、104作为源极线SL(参考图2)发挥功能。半导体膜CH作为存储器串MS(参考图2)中的通道区域发挥功能。
另外，各导电层102的Y方向宽度可彼此均等。多个导电层102的X方向宽度从-Z侧到+Z侧阶段性地变大。多个导电层102构成为，X方向端从-Z侧到+Z侧逐渐位于外侧。由此，在存储单元阵列11_1中的插塞连接部中，构成从-Z侧朝向+Z侧，依序阶梯状地拉出选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS的阶梯构造。
多个插塞CP1与多个导电层102对应。各插塞CP1配置在Z方向上的电极PD1及对应的导电层102之间，-Z侧端电连接于电极PD2，且沿Z方向延伸，+Z侧端电连接于对应的导电层102。由此，插塞CP1将电极PD2及对应的导电层102电连接。各导电层102能经由插塞CP1、电极PD2、电极PD1、配线构造WS连接于芯片20的晶体管Tr。
多个插塞CP2与多个电极PD2对应，且与多个电极PD3对应。各插塞CP2配置在Z方向上的对应的电极PD2及对应的电极PD3之间，-Z侧端电连接于电极PD2，且沿Z方向延伸并贯通多个导电层102，+Z侧端电连接于对应的电极PD3。各插塞CP2在其外侧面由绝缘膜覆盖而与导电层102绝缘的状态下贯通导电层102。由此，插塞CP2将对应的电极PD2及对应的电极PD3电连接。
多个导电膜BL配置在积层体SST1的-Z侧。多个导电膜BL彼此在X方向上排列。各导电膜BL在Y方向延伸。多个导电膜BL与多个柱状体CL1对应。各导电膜BL电连接于对应的柱状体CL1的-Z侧端，作为位线BL发挥功能。导电膜BL电连接于电极PD2。由此，位线BL能经由电极PD2、电极PD1、配线构造WS连接于芯片10的晶体管Tr。
如上所述，电极PD2配置为其表面在芯片20、10_1的接合面BF1露出。如上所述，电极PD3配置为其表面在芯片10_1、10_2的接合面BF2露出。
芯片10_2具有积层体SST2、导电层103、导电层104、多个柱状体CL2、多个插塞CP3、多个导电膜BL、电极PD4、及绝缘膜DL2。在积层体SST2中，多个导电层102介隔绝缘层101在Z方向积层。在积层体SST1中，导电层102与绝缘层101交替积层多次。导电层102的Z方向厚度与绝缘层101的Z方向厚度可彼此大致均等。多个导电层102从-Z侧朝向+Z侧，依序作为选择栅极线SGD、字线WL1、字线WL0、选择栅极线SGS发挥功能。
各导电层102在XY方向上呈板状延伸。各柱状体CL2通过多个导电层102在Z方向延伸。各柱状体CL2也可在Z方向贯通积层体SST2。各柱状体CL2在Z方向上呈柱状延伸。各柱状体CL2包含作为通道区域发挥功能的半导体膜CH(参考图5)。半导体膜CH呈具有沿着Z方向的轴的柱状(例如，呈柱形状或筒形状)延伸。在多个导电层102与多个柱状体CL2交叉的多个交叉位置，也就是多个导电层102与多个半导体膜CH交叉的多个交叉位置，形成多个存储单元MC。
如图5(a)、图5(b)所示，各柱状体CL2包含绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷存储膜CT、绝缘膜BLK1、及绝缘膜BLK2。绝缘膜CR在Z方向延伸，构成具有沿着Z方向的轴的柱形状。绝缘膜CR能由硅氧化物等绝缘物形成。半导体膜CH以从XY方向外侧覆盖绝缘膜CR的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。半导体膜CH能由多晶硅等半导体形成。绝缘膜TNL以从XY方向外侧覆盖半导体膜CH的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。绝缘膜TNL能由硅氧化物等绝缘物形成。电荷存储膜CT以从XY方向外侧覆盖绝缘膜TNL的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。电荷存储膜CT能由硅氮化物等绝缘物形成。绝缘膜BLK1以从XY方向外侧覆盖电荷存储膜CT的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。绝缘膜BLK1能由硅氧化物等绝缘物形成。绝缘膜BLK2以从XY方向外侧覆盖绝缘膜BLK1的方式在Z方向延伸，构成具有沿着Z方向的轴的筒形状。绝缘膜BLK2能由铝氧化物等绝缘物形成。图5(a)、图5(b)中以虚线包围而表示的部分作为存储单元MC发挥功能。
如图4所示，柱状体CL2中的半导体膜CH在+Z侧端连接于导电层103，在-Z侧端经由插塞连接于导电膜BL。导电膜BL作为位线BL(参考图2)发挥功能。导电层103的+Z侧由导电层104覆盖。导电层103、104作为源极线SL(参考图2)发挥功能。半导体膜CH作为存储器串MS(参考图2)中的通道区域发挥功能。
另外，各导电层102的Y方向宽度可彼此均等。多个导电层102的X方向宽度从-Z侧到+Z侧阶段性地变大。多个导电层102构成为X方向端从-Z侧到+Z侧逐渐位于外侧。由此，在存储单元阵列11_2中的插塞连接部中，构成从-Z侧朝向+Z侧，依序阶梯状地拉出选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS的阶梯构造。
多个插塞CP3与多个导电层102对应。各插塞CP3配置在Z方向上的电极PD4及对应的导电层102之间，-Z侧端电连接于电极PD4，且沿Z方向延伸，+Z侧端电连接于对应的导电层102。由此，插塞CP3将电极PD4及对应的导电层102电连接。各导电层102能经由插塞CP3、电极PD4、电极PD3、插塞CP2、电极PD2、电极PD1、配线构造WS连接于芯片20的晶体管Tr。
多个导电膜BL配置在积层体SST2的-Z侧。多个导电膜BL彼此在X方向上排列。各导电膜BL在Y方向延伸。多个导电膜BL与多个柱状体CL2对应。各导电膜BL电连接于对应的柱状体CL2的-Z侧端，作为位线BL发挥功能。导电膜BL电连接于电极PD4。由此，位线BL能经由插塞(未图示)、电极PD4、电极PD3、插塞(未图示)、电极PD2、电极PD1、配线构造WS连接于芯片10的晶体管Tr。
如上所述，电极PD4配置为其表面在芯片10_1、10_2的接合面BF2露出。
比较芯片10_1与芯片10_2，从选择栅极线SGD_1延伸到芯片20的线与从选择栅极线SGD_2延伸到芯片20的线彼此绝缘。从芯片10_1的最靠-Z侧的导电层102到芯片20的晶体管Tr的连接构成(插塞CP1→电极PD2→电极PD1→配线构造WS-8)与从芯片10_2的最靠-Z侧的导电层102到芯片20的晶体管Tr的连接构成(插塞CP3→电极PD4→电极PD3→插塞CP2→电极PD2→电极PD1→配线构造WS-9)彼此绝缘。由此，能在存储单元阵列11_1与存储单元阵列11_2中彼此独立地进行写入动作及/或读出动作。
另外，积层体SST1中的导电层102的积层数与积层体SST2中的导电层102的积层数互不相同。积层体SST1中的导电层102的积层间距与积层体SST2中的导电层102的积层间距可彼此大致均等。这里，导电层102的积层间距大致等于导电层102的膜厚及绝缘层101的膜厚之和。据此，贯通积层体SST1的柱状体CL1的半导体膜CH与贯通积层体SST2的柱状体CL2的半导体膜CH的Z方向长度不同。由此，存储单元阵列11_1的各存储器串MS的配线负载(＝√{(配线电阻)×(配线电容)})与存储单元阵列11_2的各存储器串MS的配线负载互不相同，存储单元阵列11_1与存储单元阵列11_2的读出动作中的期间tR互不相同。也就是说，能在存储单元阵列11_1与存储单元阵列11_2中实现关于读出动作不同的功能，且能根据用途区分使用存储单元阵列11_1与存储单元阵列11_2。
例如，积层体SST1中的导电层102的积层数比积层体SST2中的导电层102的积层数多。图4的例子中，积层体SST1中的导电层102的积层数为8层，积层体SST2中的导电层102的积层数为4层，但是无特别限定。例如，积层体SST2中的导电层102的积层数可为积层体SST1中的导电层102的积层数的3/4以下。例如，积层体SST2中的导电层102的积层数可为积层体SST1中的导电层102的积层数的1/2以下。据此，贯通积层体SST1的柱状体CL1中的半导体膜CH的Z方向长度，长于贯通积层体SST2的柱状体CL2中的半导体膜CH的Z方向长度。由此，存储单元阵列11_1的各存储器串MS的配线负载大于存储单元阵列11_2的各存储器串MS的配线负载。由此，在读出动作中，在存储单元阵列11_1中，选择存储器串MS的单元电流ICell相对较小，能低速进行位线BL的充放电而实现期间tR较长的动作，在存储单元阵列11_2中，选择存储器串MS的单元电流ICell相对较大，能高速进行位线BL的充放电而实现期间tR较短的动作。
这里，存储单元阵列11_1的积层体SST1中的导电层102的积层数较多，且制造成本较高，而存储单元阵列11_2的积层体SST2中的导电层102的积层数较少，且制造成本较低。也就是说，能在请求成本较高但高速的读出动作的情况下，使用存储单元阵列11_1进行读出动作，在请求低速但低成本的读出动作的情况下，使用存储单元阵列11_2进行读出动作。
另外，多个配线构造WS-1～WS-9中，配线构造WS-1～WS-4、WS-8电连接于芯片10_1的导电层102，且不与芯片10_2的导电层102电连接。配线构造WS-5～WS-7电连接于芯片10_1的导电层102与芯片10_2的导电层102这两个。配线构造WS-9不与芯片10_1的导电层102电连接，而与芯片10_2的导电层102电连接。由此，能实现适合积层体SST1中的导电层102的积层数多于积层体SST2中的导电层102的积层数的情况的构造。
或者，虽然未图示，但是积层体SST1中的导电层102的积层数也可少于积层体SST2中的导电层102的积层数。据此，贯通积层体SST1的柱状体CL1中的半导体膜CH的Z方向长度，短于贯通积层体SST2的柱状体CL2中的半导体膜CH的Z方向长度。由此，存储单元阵列11_1的各存储器串MS的配线负载小于存储单元阵列11_2的各存储器串MS的配线负载。由此，在读出动作中，在存储单元阵列11_1中，选择存储器串MS的单元电流ICell相对较大，能高速进行位线BL的充放电而实现期间tR较短的动作，在存储单元阵列11_2中，选择存储器串MS的单元电流ICell相对较小，能低速进行位线BL的充放电而实现期间tR较长的动作。
接下来，使用图6对存储单元阵列11_2的平面构成进行说明。图6是表示存储单元阵列11_2的构成的XY俯视图。
在存储单元阵列11_2中，从+Y侧朝向-Y侧，块BK0、BK1、BK2、BK3依序排列。在各块BK中，多个导电层102在Z方向上分离并积层。例如，在各块BK中，将作为选择栅极线SGS、字线WL0～WL1、选择栅极线SGD发挥功能的4层导电层102积层。在各块BK的Y方向侧面配置沿XZ方向延伸的狭缝SLT。狭缝SLT将多个块BK电分离。
块BK具有单元部及插塞连接部。
在单元部配置多个柱状体CL。各柱状体CL在Z方向延伸。柱状体CL与存储器串MS(参考图2)对应。多个柱状体CL在XY方向上二维排列。在图6的例子中，朝向X方向配置为4列。柱状体CL的排列的列数可为3列以下，也可为5列以上。多个柱状体CL可呈交错状排列，也可呈格栅状排列。
在柱状体CL的+Z侧，多根位线BL互相在X方向上排列，且各自沿Y方向延伸。柱状体CL连接于任一位线BL。
插塞连接部配置在单元部的X方向两侧。插塞连接部包含CP3区域。
在CP3区域配置多个插塞CP3。各插塞CP3在Z方向延伸。插塞CP3与1个导电层102电连接，且不与其它导电层102电连接。以下，在限定与作为字线WL0、WL1发挥功能的导电层102连接的插塞CP3的情况下，表述为插塞CP3_w0、CP3_w1。在限定与作为选择栅极线SGD、SGS发挥功能的导电层102连接的插塞CP3的情况下，表述为插塞CP3_d、CP3_s。在图6的例子中，从存储单元阵列11_2的X方向端部朝向单元部，依序配置插塞CP3_s、CP3_w0、CP3_w1、插塞CP3_d。插塞CP3可配置为1列，也可呈交错状地以2列配置。
在插塞CP3的-Z侧配置导电层111。导电层111电连接于插塞CP3的-Z侧端，在+Y方向或-Y方向上从与插塞CP3的连接位置延伸到相邻的块BK。例如，导电层111在-Y方向上从块BK0中与插塞CP3的连接位置延伸到块BK1中与电极PD4的连接位置。在相邻的块BK中，在导电层111的-Z侧，在与插塞CP3对应的位置配置电极PD4，在除此以外的位置配置绝缘层112。电极PD4的-Z侧的面露出于接合面BF2。绝缘层112的-Z侧的面露出于接合面BF2。
接下来，使用图7对存储单元阵列11_1的平面构成进行说明。图7是表示存储单元阵列11_1的构成的XY俯视图。
存储单元阵列11_1中，在各块BK具有单元部及插塞连接部的方面与存储单元阵列11_2同样。另外，单元部的构成与存储单元阵列11_2同样。
插塞连接部配置在单元部的X方向两侧。插塞连接部包含CP1区域及CP2区域。
在CP1区域配置多个插塞CP1。各插塞CP1在Z方向延伸。插塞CP1与1个导电层102电连接，且不与其它导电层102电连接。以下，在限定与作为字线WL0～WL5发挥功能的导电层102连接的插塞CP1的情况下，表述为插塞CP1_w0～CP1_w5。在限定与作为选择栅极线SGD、SGS发挥功能的导电层102连接的插塞CP1的情况下，表述为插塞CP1_d、CP1_s。在图7的例子中，从存储单元阵列11_1的X方向端部朝向单元部，依序配置插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_w5、插塞CP1_d。插塞CP1可配置为1列，也可呈交错状地以2列配置。
在插塞CP1_d的-Z侧配置导电层111。导电层111电连接于插塞CP1的-Z侧端，在与插塞CP1的连接位置连接于电极PD2。电极PD2的-Z侧的面露出于接合面BF1。绝缘层112的-Z侧的面露出于接合面BF1。
在另外的插塞CP1_s～CP1_w5的-Z侧配置导电层111。导电层111电连接于插塞CP1的-Z侧端，在+Y方向或-Y方向上从与插塞CP1的连接位置延伸到相邻的块BK。例如，导电层111在-Y方向上从块BK0中与插塞CP1的连接位置延伸到块BK1中与电极PD4的连接位置。在相邻的块BK中，在导电层111的-Z侧，在与插塞CP2对应的位置配置电极PD2，在除此以外的位置配置绝缘层112。电极PD2的-Z侧的面露出于接合面BF1。绝缘层112的-Z侧的面露出于接合面BF1。
在CP2区域配置多个插塞CP2。各插塞CP2在Z方向延伸。插塞CP2不电连接于存储单元阵列11_1的导电层102。插塞CP2与存储单元阵列11_2中的1个导电层102电连接，且不与其它导电层102电连接。以下，在限定与作为字线WL0、WL1发挥功能的导电层102连接的插塞CP2的情况下，表述为插塞CP2_w0、CP2_w1。在限定与作为选择栅极线SGD、SGS发挥功能的导电层102连接的插塞CP2的情况下，表述为插塞CP2_d、CP2_s。在图7的例子中，从存储单元阵列11_1的X方向端部朝向单元部，依序配置插塞CP2_s、CP2_w0、CP2_w1、插塞CP2_d。插塞CP2可配置为1列，也可呈交错状地以2列配置。
在插塞CP2_d的-Z侧配置导电层111。导电层111电连接于插塞CP2的-Z侧端，在与插塞CP2的连接位置连接于电极PD2。电极PD2的-Z侧的面露出于接合面BF1。绝缘层112的-Z侧的面露出于接合面BF1。
在插塞CP2_d以外的插塞CP1_s～CP1_w1的-Z侧配置导电层111。导电层111电连接于插塞CP2_s～CP2_w1的-Z侧端。导电层111在与插塞CP2_s～CP2_w1的连接位置中，在-Z侧连接于电极PD2。电极PD2的-Z侧的面露出于接合面BF1。
导电层111在+Y方向或-Y方向上从块BK中与插塞CP2_s～CP2_w1的连接位置延伸到相邻的块BK中与插塞CP2_s～CP2_w1的连接位置。
例如，导电层111在-Y方向上从块BK0中与插塞CP1_s～CP1_w1的连接位置延伸到块BK1中与插塞CP2_s～CP2_w1的连接位置。插塞CP1_s～CP1_w1与插塞CP2_s～CP2_w1互相对应。插塞CP1_s～CP1_w1各自介隔导电层111与对应的插塞CP2电连接。
比较图7所示的存储单元阵列11_1的平面构成与图6所示的存储单元阵列11_2的平面构成，CP1区域中的插塞CP1的个数比CP3区域中的插塞CP3的个数多。CP2区域中的插塞CP2的个数与CP3区域中的插塞CP3的个数相等。
接下来，使用图8对插塞连接部的剖面构成进行说明。图8是表示插塞连接部的构成的YZ剖视图。图8与以C-C线分别切割图6及图7时的剖面对应。
在插塞连接部中，将芯片20、10_1、10_2依序积层并接合。芯片20与芯片10_1经由电极PD1及电极PD2互相电连接。芯片10_1与芯片10_2经由电极PD3及电极PD4互相电连接。
芯片10_1包含存储单元阵列11_1及其配线。芯片10_1具有绝缘层101、107、110、112、114、狭缝SLT、导电层102、103、104、111、及导电体106、108、109。
在存储单元阵列11_1中，绝缘层101与导电层102交替积层多次。多个导电层102从-Z侧朝向+Z侧，依序作为选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS发挥功能。
在限定作为字线WL5、WL4、WL3、WL2、WL1、WL0发挥功能的导电层102的情况下，表述为导电层102_w5、102_w4、102_w3、102_w2、102_w1、102_w0。在限定作为选择栅极线SGD、SGS发挥功能的导电层102的情况下，表述为导电层102_d、102_s。
绝缘层101能由硅氧化物等绝缘物形成。导电层102能由以钨等金属为主要成分的材料、被赋予导电性的半导体等导电物形成。
多个导电层102介隔在XZ方向上延伸的狭缝SLT与其它块BK的导电层102电分离。狭缝SLT能由硅氧化物等绝缘物形成。
在导电层102_s的+Z侧，介隔绝缘层101配置导电层103。在导电层103的+Z侧配置导电层104。导电层104覆盖导电层103的+Z侧的面。导电层103及导电层104作为源极线SL发挥功能。导电层104的+Z侧由绝缘层114覆盖。绝缘层114的面在+Z侧露出于接合面BF2。
导电层103能由被赋予导电性的半导体(例如，多晶硅)形成。导电层104能由以铝等金属为主要成分的材料形成。
在导电层102的-Z侧配置插塞CP1。插塞CP1具有柱形状，例如具有圆柱形状。插塞CP1包含导电体106及绝缘层107。导电体106具有柱形状，例如具有圆柱形状。绝缘层107覆盖导电体106的侧面。绝缘层107具有筒形状，例如具有圆筒形状。
导电体106的+Z侧端连接于特定的导电层102。导电体106以其侧面介隔绝缘层107与其它导电层102电绝缘的状态，贯通其它导电层102。导电体106的-Z侧端介隔导电层111连接于电极PD2。由此，导电体106将特定的导电层102及电极PD2电连接。导电体106能由以铜等金属为主要成分的材料形成。绝缘层107能由硅氧化物等绝缘物形成。
在图8的例子中，例示插塞CP1_w5。插塞CP1_w5将导电体106的+Z侧端连接于导电层102_w5。插塞CP1_w5以其侧面介隔绝缘层107与其它导电层102电绝缘的状态，贯通导电层102_d。插塞CP1_w5的-Z侧端经由导电层111连接于电极PD2。
在导电层111的-Z侧配置绝缘层112。绝缘层112的-Z侧的面露出于接合面BF1。
插塞CP2在Z方向贯通多个导电层102而延伸。插塞CP2具有柱形状，例如具有圆柱形状。插塞CP2包含导电体109及绝缘层110。导电体109具有柱形状，例如具有圆柱形状。绝缘层110覆盖导电体109的侧面。绝缘层110具有筒形状，例如具有圆筒形状。
在配置插塞CP2的CP2区域中，在插塞CP2的+Z侧不配置导电层103、104，而配置导电体108。导电体109的+Z侧端经由导电体108连接于电极PD3。导电体109以其侧面介隔绝缘层110与多个导电层102电绝缘的状态，贯通多个导电层102。导电体109的-Z侧端经由导电层111连接于电极PD2。由此，导电体109将电极PD2及电极PD3电连接。导电体109能由以铜等金属为主要成分的材料形成。绝缘层110能由硅氧化物等绝缘物形成。
芯片10_2包含存储单元阵列11_2及其配线。芯片10_2具有绝缘层101、112、117、狭缝SLT、导电层102、103、104、111、及导电体116。
在存储单元阵列11_2中，绝缘层101与导电层102交替积层多次。多个导电层102从-Z侧朝向+Z侧，依序作为选择栅极线SGD、字线WL1、字线WL0、选择栅极线SGS发挥功能。
在限定作为字线WL1、WL0发挥功能的导电层102的情况下，表述为导电层102_w1、102_w0。在限定作为选择栅极线SGD、SGS发挥功能的导电层102的情况下，表述为导电层102_d、102_s。
绝缘层101能由硅氧化物等绝缘物形成。导电层102能由以钨等金属为主要成分的材料、被赋予导电性的半导体等导电物形成。
多个导电层102介隔在XZ方向上延伸的狭缝SLT与其它块BK的导电层102电分离。狭缝SLT能由硅氧化物等绝缘物形成。
在导电层102_s的+Z侧，介隔绝缘层101配置导电层103。在导电层103的+Z侧配置导电层104。导电层104覆盖导电层103的+Z侧的面。导电层103及导电层104作为源极线SL发挥功能。
导电层103能由被赋予导电性的半导体形成。导电层104能由以铝等金属为主要成分的材料形成。
在导电层102的-Z侧配置插塞CP3。插塞CP3具有柱形状，例如具有圆柱形状。插塞CP3包含导电体116及绝缘层117。导电体116具有柱形状，例如具有圆柱形状。绝缘层117覆盖导电体116的侧面。绝缘层117具有筒形状，例如具有圆筒形状。
导电体116的+Z侧端连接于特定的导电层102。导电体116以其侧面介隔绝缘层117与其它导电层102电绝缘的状态，贯通其它导电层102。导电体116的-Z侧端介隔导电层111连接于电极PD4。由此，导电体116选择性地电连接于特定的导电层102。导电体116能由以铜等金属为主要成分的材料形成。绝缘层117能由硅氧化物等绝缘物形成。
在图8的例子中，例示插塞CP3_w1。插塞CP3_w1将导电体116的+Z侧端连接于导电层102_w1。插塞CP3_w1以其侧面介隔绝缘层117与其它导电层102电绝缘的状态，贯通导电层102_d。
在导电层111的-Z侧配置绝缘层112。绝缘层112的-Z侧的面露出于接合面BF2。
芯片20具有衬底200、绝缘层201、202、209、栅极电极203、导电体204、206、208、210及导电层205、207。
在衬底200中的表面附近配置阱区域及元件分离区域。衬底200能由半导体(例如硅)形成。元件分离区域将阱区域与其它阱区域电分离。在元件分离区域配置绝缘层201。绝缘层201能由硅氧化物等绝缘物形成。
在衬底200的+Z侧配置绝缘层202。绝缘层202能由硅氧化物等绝缘物形成。
晶体管Tr在衬底200的表面200a包含栅极电极203，在衬底200内的表面200a附近包含源极电极/漏极电极等。栅极电极203能由被赋予导电性的半导体(例如，多晶硅)形成。源极电极/漏极电极能作为衬底200中包含杂质的区域形成。
源极电极/漏极电极分别经由导电体204连接于导电层205。导电体204在Z方向延伸。导电层205经由导电体206连接于导电层207。导电体206在Z方向延伸。导电层207经由导电体208连接于电极PD1。导电体208在Z方向延伸。导电体204、206、208、210及导电层205、207能由以铝或铜等金属为主要成分的材料形成。
在绝缘层202的+Z侧，在与电极PD2对应的位置配置电极PD1，在除此以外的位置配置绝缘层209。电极PD1能由以铜等金属为主要成分的材料形成。绝缘层209能由硅氧化物等绝缘物形成。
比较存储单元阵列11_1的剖面构成与存储单元阵列11_2的剖面构成，存储单元阵列11_1中的导电层102的积层数比存储单元阵列11_2中的导电层102的积层数多。存储单元阵列11_1中的导电层102的积层间距与存储单元阵列11_2中的导电层102的积层间距均等。存储单元阵列11_1中的积层体SST1的Z方向高度高于存储单元阵列11_2中的积层体SST2的Z方向高度。
接下来，使用图9对单元部的剖面构成进行说明。图9是表示单元部的构成的YZ剖视图。图9与以D-D线分别切割图6及图7时的剖面对应。
如图9所示，在芯片10_1配置柱状体CL1，在芯片10_2配置柱状体CL2。
芯片10_2中，柱状体CL2在积层体SST2内沿Z方向延伸，且贯通多个导电层102。在图9的例子中，柱状体CL2贯通4层导电层102。柱状体CL2的+Z侧端连接于导电层103，-Z侧端连接于导电体CP3。导电体CP3的-Z侧的面连接于导电体CP4。导电体CP4在Z方向延伸，-Z侧端连接于导电膜BL。
柱状体CL2构成具有沿着Z方向的轴的柱形状。柱状体CL2中，从轴朝向外侧，依序配置绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷存储膜CT、绝缘膜BLK1、绝缘膜BLK2的方面如上所述(参考图5(a)、图5(b))。半导体膜CH在+Z侧端覆盖绝缘膜CR的+Z侧端且与导电层103接触。半导体膜CH在-Z侧端与半导体层CA接触。半导体层CA能由多晶硅等半导体形成。半导体层CA的-Z侧的面与插塞CP3接触。插塞CP3的-Z侧端与插塞CP4接触。插塞CP4的-Z侧端与导电膜BL接触。导电层103作为源极线SL发挥功能，导电膜BL作为位线发挥功能。由此，半导体膜CH的+Z侧端电连接于源极线SL，-Z侧端电连接于位线BL，作为存储器串MS中的通道区域发挥功能。
芯片10_2中，在多个导电层102与柱状体CL2交叉的多个交叉位置，形成在Z方向上排列的多个存储单元MC。在Z方向上排列的多个存储单元MC相当于存储器串MS包含的多个存储单元MC(参考图2)。在多个导电层102与多个柱状体CL2交叉的多个交叉位置，形成在XYZ方向上排列的多个存储单元MC。
导电膜BL在Y方向延伸。导电膜BL在从积层体SST1朝Y方向移位的位置，将-Z侧的面经由插塞CP6连接于电极PD4。电极PD4的-Z侧的面露出于接合面BF2。
芯片10_1中，柱状体CL1在积层体SST1内沿Z方向延伸，且贯通多个导电层102。在图9的例子中，柱状体CL2贯通8层导电层102。柱状体CL2的+Z侧端连接于导电层103，-Z侧端连接于导电体CP3。导电体CP3的-Z侧的面连接于导电体CP4。导电体CP4在Z方向延伸，-Z侧端连接于导电膜BL。
柱状体CL1构成具有沿着Z方向的轴的柱形状。柱状体CL1中，从轴朝向外侧，依序配置绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷存储膜CT、绝缘膜BLK1、绝缘膜BLK2的方面如上所述(参考图5(a)、图5(b))。半导体膜CH在+Z侧端覆盖绝缘膜CR的+Z侧端且与导电层103接触。半导体膜CH在-Z侧端与半导体层CA接触。半导体层CA能由多晶硅等半导体形成。半导体层CA的-Z侧的面与插塞CP3接触。插塞CP3的-Z侧端与插塞CP4接触。插塞CP4的-Z侧端与导电膜BL接触。导电层103作为源极线SL发挥功能，导电膜BL作为位线发挥功能。由此，半导体膜CH的+Z侧端电连接于源极线SL，-Z侧端电连接于位线BL，作为存储器串MS中的通道区域发挥功能。
芯片10_1中，在多个导电层102与柱状体CL1交叉的多个交叉位置，形成在Z方向上排列的多个存储单元MC。在Z方向上排列的多个存储单元MC相当于存储器串MS包含的多个存储单元MC(参考图2)。在多个导电层102与多个柱状体CL1交叉的多个交叉位置，形成在XYZ方向上排列的多个存储单元MC。
导电膜BL在Y方向延伸。导电膜BL在从积层体SST1朝Y方向移位的位置，将-Z侧的面经由插塞CP6连接于电极PD2。电极PD2的-Z侧的面露出于接合面BF1。
另外，导电膜BL在从积层体SST1朝Y方向移位的位置，将+Z侧的面经由插塞CP5连接于电极PD3。电极PD3的+Z侧的面露出于接合面BF2，且与电极PD4接触。
也就是说，将存储单元阵列11_1的柱状体CL1与存储单元阵列11_2的柱状体CL2电气并联连接于芯片10的晶体管Tr。
比较存储单元阵列11_1的剖面构成与存储单元阵列11_2的剖面构成，存储单元阵列11_1中的导电层102的积层数比存储单元阵列11_2中的导电层102的积层数多。存储单元阵列11_1中的导电层102的积层间距与存储单元阵列11_2中的导电层102的积层间距均等。存储单元阵列11_1中的柱状体CL1的Z方向高度高于存储单元阵列11_2中的柱状体CL2的Z方向高度。存储单元阵列11_1中的半导体膜CH的Z方向高度高于存储单元阵列11_2中的半导体膜CH的Z方向高度。存储单元阵列11_1中导电层102与柱状体CL1的交叉位置的数量比存储单元阵列11_2中导电层102与柱状体CL2的交叉位置的数量多。存储单元阵列11_1中的在Z方向上排列的存储单元MC的数量比存储单元阵列11_2中的在Z方向上排列的存储单元MC的数量多。
如上所述，第1实施方式中，在半导体存储装置1中，在沿Z方向配置的积层体SST1与积层体SST2之间将导电层102的积层数设为不同。由此，贯通积层体SST1的半导体膜CH与贯通积层体SST2的半导体膜CH的Z方向长度不同。因此，存储单元阵列11_1的各存储器串MS的配线负载与存储单元阵列11_2的各存储器串MS的配线负载互不相同，存储单元阵列11_1与存储单元阵列11_2的读出动作中的期间tR互不相同。也就是说，能在存储单元阵列11_1与存储单元阵列11_2中实现关于读出动作不同的功能，且能根据用途区分使用存储单元阵列11_1与存储单元阵列11_2。因此，能容易地使半导体存储装置1中的读出处理多功能化，且能并行应对各种请求。
另外，用来一边在存储单元阵列11_1与存储单元阵列11_2中共通连接字线WL一边进行独立驱动的构成不限定于共通连接位线BL且独立连接选择栅极线SGD_1、SGD_2的构成(参考图3)。也可为独立连接位线BL_1、BL_2且共通连接选择栅极线SGD的构成。所述情况下，位线BL_1连接于存储单元阵列11_1的单元部，位线BL_2连接于存储单元阵列11_2的单元部，且位线BL_1、BL_2彼此绝缘。
(第2实施方式)接下来，对第2实施方式的半导体存储装置1i进行说明。以下，以与第1实施方式不同的部分为中心进行说明。
在第1实施方式中，例示在积层体SST1与积层体SST2之间将导电层102的积层数设为不同的构造，而在第2实施方式中，例示在积层体SST1与积层体SST2i之间将导电层102的积层间距设为不同的构造。
半导体存储装置1i中，在积层体SST1与积层体SST2i之间，作为字线WL发挥功能的导电层102的积层数均等。据此，如图10所示，芯片10_1i的存储单元阵列11_1i的各存储器串MS与芯片10_2i的存储单元阵列11_2i的各存储器串MS连接的字线WL的根数均等。图10是表示半导体存储装置1i中的块BK的构成的电路图。据此，存储单元阵列11_1i的各存储器串MS与存储单元阵列11_2i的各存储器串MS包含的存储单元MC的数量均等。
在图10的例子中，存储单元阵列11_1i的各存储器串MS与存储单元阵列11_2i的各存储器串MS分别连接于6根字线WL0～WL5。据此，存储单元阵列11_1i的各存储器串MS与存储单元阵列11_2i的各存储器串MS各自包含6个存储单元MC0～MC5。
半导体存储装置1i中，如图11及图12所示，积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1与积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2互不相同。图11是表示半导体存储装置1i的构成的XZ剖视图。图12是表示积层间距的XZ剖视图。图12(a)是图11的E部分的放大剖视图，图12(b)是图11的F部分的放大剖视图。
根据积层间距P0_1～P6_1与积层间距P0_2～P6_2的差异，积层体SST1中的导电层102的Z方向膜厚与积层体SST2i中的导电层102的Z方向膜厚互不相同。由此，存储单元阵列11_1i中的字线WL的配线负载与存储单元阵列11_2i中的字线WL的配线负载互不相同，存储单元阵列11_1i与存储单元阵列11_2i的写入动作中的写入时间互不相同。也就是说，能在存储单元阵列11_1i与存储单元阵列11_2i中实现关于写入动作不同的功能，且能根据用途区分使用存储单元阵列11_1i与存储单元阵列11_2i。
例如，如图11及图12所示，积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1，大于积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2。如果积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1彼此均等，且积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2彼此均等，那么以下数式1成立。P0_1≈P1_1≈P2_1≈P3_1≈P4_1≈P5_1≈P6_1＞P0_2≈P1_2≈P2_2≈P3_2≈P4_2≈P5_2≈P6_2……数式1
根据数式1所示的关系，积层体SST1中的导电层102的Z方向膜厚比积层体SST2i中的导电层102的Z方向膜厚厚。由此，存储单元阵列11_1i中的字线WL的配线负载小于存储单元阵列11_2i中的字线WL的配线负载。由此，在写入动作中，在存储单元阵列11_1i中，能高速进行字线WL的充放电而实现写入时间较短的动作，在存储单元阵列11_2i中，能低速进行字线WL的充放电而实现写入时间较长的动作。写入时间是从半导体存储装置1i接收到写入命令后直到返回写入完成通知为止的时间。
这里，存储单元阵列11_1i的积层体SST1中的导电层102的积层间距较大，且制造成本较高，而存储单元阵列11_2i的积层体SST2i中的导电层102的积层间距较小，且制造成本较低。也就是说，能在请求成本较高但高速的写入动作的情况下，使用存储单元阵列11_1i进行写入动作，在请求低速但低成本的写入动作的情况下，使用存储单元阵列11_2i进行写入动作。
另外，期望导电层102_s～102_d的积层间距P在积层体SST1与积层体SST2i中相差5％～20％。例如，在积层体SST1中的导电层102的积层间距P*_1大于积层体SST2i中的导电层102的积层间距P*_2的情况下，期望以下数式2成立。1.05≤P0_1/P0_2≤1.20，1.05≤P1_1/P1_2≤1.20，1.05≤P2_1/P2_2≤1.20，1.05≤P3_1/P3_2≤1.20，1.05≤P4_1/P4_2≤1.20，1.05≤P5_1/P5_2≤1.20，1.05≤P6_1/P6_2≤1.20……数式2
通过数式2成立，能在存储单元阵列11_1i与存储单元阵列11_2i中发现性能的有意义差。
另外，积层体SST1与积层体SST2i中的导电层102的积层间距P不同，而积层体SST1与积层体SST2i中的导电层102的积层数相等，据此，积层体SST1的Z方向高度与积层体SST2i的Z方向高度可互不相同。据此，存储单元阵列11_1i中的各柱状体CL1的Z方向高度与存储单元阵列11_2i中的各柱状体CL2的Z方向高度可互不相同。
在图11及图12的情况下，积层体SST1的导电层102的积层间距P大于积层体SST2i的导电层102的积层间距P，且积层体SST1与积层体SST2i中的导电层102的积层数相等，据此，积层体SST1的Z方向高度高于积层体SST2i的Z方向高度。存储单元阵列11_1i中的柱状体CL1的Z方向高度高于存储单元阵列11_2i中的柱状体CL2的Z方向高度。
另外，各积层间距P大致等于导电层102的膜厚及绝缘层101的膜厚之和。积层体SST1中，各积层间距P可彼此大致相等。导电层102的膜厚占各积层间距P的比例可彼此大致相等。导电层102的膜厚与绝缘层101的膜厚可大致相等。导电层102的膜厚占各积层间距P的比例可为约50％。同样地，积层体SST2中，各积层间距P也可彼此大致相等。导电层102的膜厚占各积层间距P的比例也可彼此大致相等。导电层102的膜厚与绝缘层101的膜厚也可大致相等。导电层102的膜厚占各积层间距P的比例也可为约50％。
或者，虽然未图示，但是积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1也可小于积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2。由此，积层体SST1中的导电层102的Z方向膜厚能比积层体SST2i中的导电层102的Z方向膜厚薄。由此，存储单元阵列11_1i中的字线WL的配线负载大于存储单元阵列11_2i中的字线WL的配线负载。由此，在写入动作中，在存储单元阵列11_1i中，能低速进行字线WL的充放电而实现写入时间较长的动作，在存储单元阵列11_2i中，能高速进行字线WL的充放电而实现写入时间较短的动作。
另外，积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1与积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2互不相同。据此，存储单元阵列11_1i中的存储单元MC的Z方向间隔与存储单元阵列11_1i中的存储单元MC的Z方向间隔不同，存储单元阵列11_1i与存储单元阵列11_2i的数据保持特性不同。也就是说，能在存储单元阵列11_1i与存储单元阵列11_2i中实现关于读出数据的可靠性不同的功能，且能根据用途区分使用存储单元阵列11_1i与存储单元阵列11_2i。
例如，如图11及图12所示，积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1，大于积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2。据此，存储单元阵列11_1i中的存储单元MC的Z方向间隔(参考图12(b))大于存储单元阵列11_2i中的存储单元MC的Z方向间隔(参考图12(a))。由此，存储单元阵列11_1i中的存储单元MC的数据保持特性比存储单元阵列11_2i中的存储单元MC的数据保持特性良好。因此，在读出动作中，能从存储单元阵列11_1i中的存储单元MC读出可靠性较高的数据，且能从存储单元阵列11_2i中的存储单元MC读出可靠性较低的数据。
这里，存储单元阵列11_1i的积层体SST1中的导电层102的积层间距较大，且制造成本较高，而存储单元阵列11_2i的积层体SST2i中的导电层102的积层间距较小，且制造成本较低。也就是说，能在请求成本较高但可靠性高的读出动作的情况下，使用存储单元阵列11_1i进行读出动作，在请求可靠性较低但低成本的读出动作的情况下，使用存储单元阵列11_2i进行读出动作。
另外，存储单元阵列11_1i的存储器串MS中的存储单元MC的个数与存储单元阵列11_2的存储器串MS中的存储单元MC的个数也可为均等。
或者，虽然未图示，但是积层体SST1中的导电层102_s～102_d的积层间距P0_1～P6_1也可小于积层体SST2i中的导电层102_s～102_d的积层间距P0_2～P6_2。据此，存储单元阵列11_1i中的存储单元MC的Z方向间隔小于存储单元阵列11_2i中的存储单元MC的Z方向间隔。由此，存储单元阵列11_1i中的存储单元MC的数据保持特性比存储单元阵列11_2i中的存储单元MC的数据保持特性劣化。因此，在读出动作中，能从存储单元阵列11_1i中的存储单元MC读出可靠性较低的数据，且能从存储单元阵列11_2i中的存储单元MC读出可靠性较高的数据。
另外，如图13所示，存储单元阵列11_2i的平面构成在以下方面与第1实施方式不同。图13是表示存储单元阵列11_2i的构成的XY俯视图。
在存储单元阵列11_2i的各块BK中，将作为选择栅极线SGS、字线WL0～WL5、选择栅极线SGD发挥功能的8层导电层102积层。
在CP3区域配置多个与其相应的插塞CP3。在图13的例子中，从存储单元阵列11_2i的X方向端部朝向单元部，依序配置插塞CP3_s、CP3_w0、CP3_w1、CP3_w2、CP3_w3、CP3_w4、CP3_w5、CP3_d。除此以外的方面与图6所示的平面构成同样。
如图14所示，存储单元阵列11_2i的平面构成在以下方面与第1实施方式不同。图14是表示存储单元阵列11_1i的构成的XY俯视图。
在存储单元阵列11_1i的各块BK中，将作为选择栅极线SGS、字线WL0～WL5、选择栅极线SGD发挥功能的8层导电层102积层。
在CP2区域配置多个与其相应的插塞CP3。在图14的例子中，从存储单元阵列11_1i的X方向端部朝向单元部，依序配置插塞CP3_s、CP3_w0、CP3_w1、CP3_w2、CP3_w3、CP3_w4、CP3_w5、CP3_d。除此以外的方面与图7所示的平面构成同样。
比较图14所示的存储单元阵列11_1i的平面构成与图13所示的存储单元阵列11_2i的平面构成，CP1区域中的插塞CP1的个数与CP3区域中的插塞CP3的个数相等。CP2区域中的插塞CP2的个数与CP3区域中的插塞CP3的个数相等。
如上所述，第2实施方式中，在半导体存储装置1i中，在沿Z方向配置的积层体SST1与积层体SST2i之间将导电层102的积层间距设为不同。由此，贯通积层体SST1的柱状体CL的半导体膜CH与贯通积层体SST2i的柱状体CL的半导体膜CH的Z方向长度不同。因此，存储单元阵列11_1i的各存储器串MS的配线负载与存储单元阵列11_2i的各存储器串MS的配线负载互不相同，存储单元阵列11_1i与存储单元阵列11_2i的写入动作中的写入时间互不相同。也就是说，能在存储单元阵列11_1i与存储单元阵列11_2i中实现关于写入动作不同的功能，且能根据用途区分使用存储单元阵列11_1i与存储单元阵列11_2i。因此，能容易地使半导体存储装置1i中的写入处理多功能化，且能并行应对各种请求。
另外，第2实施方式中，在半导体存储装置1i中，在沿Z方向配置的积层体SST1与积层体SST2i之间将导电层102的积层间距设为不同。据此，存储单元阵列11_1i中的存储单元MC的Z方向间隔与存储单元阵列11_1i中的存储单元MC的Z方向间隔不同，存储单元阵列11_1i与存储单元阵列11_2i的数据保持特性不同。也就是说，能在存储单元阵列11_1i与存储单元阵列11_2i中实现关于读出数据的可靠性不同的功能，且能根据用途区分使用存储单元阵列11_1i与存储单元阵列11_2i。因此，能容易地使半导体存储装置1i中的读出处理多功能化，且能并行应对各种请求。
(第3实施方式)接下来，对第3实施方式的半导体存储装置1j进行说明。以下，以与第1实施方式及第2实施方式不同的部分为中心进行说明。
在第1实施方式中，例示在存储单元阵列11之间将积层体SST中的导电层102的积层数设为不同的构造，而在第3实施方式中，例示在存储单元阵列11之间将电荷存储膜CT的膜厚设为不同的构造。
在半导体存储装置1j中，如图15及图16所示，存储单元阵列11_1j的存储单元MC_1j中的电荷存储膜CT的膜厚DCT_1j与存储单元阵列11_2j的存储单元MC_2j中的电荷存储膜CT的膜厚DCT_2j互不相同。图15是表示半导体存储装置1j的构成的XZ剖视图。图16是表示存储单元MC_1j、MC_2j的构成的XY剖视图。图16(a)是存储单元MC_2j的XY剖视图，相当于将图15以G-G线切割时的XY剖视图。图16(b)是存储单元MC_2j的XY剖视图，相当于将图15以H-H线切割时的XY剖视图。
在积层体SST1与积层体SST2j中相等的积层位置的存储单元MC_1j、MC_2j的电荷存储膜CT的膜厚DCT_1j、DCT_2j互不相同。积层位置能以从积层体SST1、SST2j中的位线BL侧数起的导电层102的层数表示。根据膜厚DCT_1j、DCT_2j的差异，存储单元MC_1j的写入动作的速度与存储单元MC_2j的写入动作的速度互不相同。另外，根据膜厚DCT_1j、DCT_2j的差异，存储单元MC_1j的数据保持特性与存储单元MC_2j的数据保持特性互不相同。也就是说，能在存储单元阵列11_1与存储单元阵列11_2i中实现关于写入动作的速度及读出数据的可靠性不同的功能，且能根据用途区分使用存储单元阵列11_1j与存储单元阵列11_2j。
例如，对于在积层体SST1与积层体SST2j中相等的积层位置，存储单元MC_1j的电荷存储膜CT的膜厚DCT_1j比存储单元MC_2j的电荷存储膜CT的膜厚DCT_2j薄。作为一例，对于从积层体SST1、SST2j中的位线BL侧起第2层的积层位置，在导电层102_w5与柱状体CL_1j、CL_2j的交叉位置形成存储单元MC_1j、MC_2j。柱状体CL_1j、CL_2j的直径DCL_1j、DCL_2j均等，但是存储单元MC_1j的电荷存储膜CT的膜厚DCT_1j比存储单元MC_2j的电荷存储膜CT的膜厚DCT_2j薄。存储单元MC_1j的绝缘膜CR的直径DCR_1j大于存储单元MC_2j的绝缘膜CR的直径DCR_2j。关于电荷存储膜CT、绝缘膜CR以外的膜，存储单元MC_1j与存储单元MC_2j之间的膜厚均等。在图16(a)、图16(b)的情况下，以下数式3～9成立。DCL_1j≈DCL_2j……数式3DCT_1j＜DCT_2j……数式4DCR_1j＞DCR_2j……数式5DCH_1j≈DCH_2j……数式6DTNL_1j≈DTNL_2j……数式7DBLK1_1j≈DBLK1_2j……数式8DBLK2_1j≈DBLK2_2j……数式9数式6的DCH_1j、DCH_2j分别表示存储单元MC_1j、MC_2j的半导体膜CH的膜厚。数式7的DTNL_1j、DTNL_2j分别表示存储单元MC_1j、MC_2j的绝缘膜TNL的膜厚。数式8的DBLK1_1j、DBLK1_2j分别表示存储单元MC_1j、MC_2j的绝缘膜BLK1的膜厚。数式9的DBLK2_1j、DBLK2_2j分别表示存储单元MC_1j、MC_2j的绝缘膜BLK2的膜厚。
另外，关于积层体SST1、SST2j中的其它积层位置，与数式3～9同样的关系也成立。例如，对于从积层体SST1、SST2j中的位线BL侧起第8层的积层位置，在形成于导电层102_w0与柱状体CL_1j、CL_2j的交叉位置的存储单元MC_1j、MC_2j之间，与数式3～9同样的关系也成立。
根据数式4所示的关系，在存储单元MC_1j中，能抑制写入时的阈值电压的偏差而使写入动作高速化，在存储单元MC_2j中，能增大写入时的阈值电压的偏差而使写入动作低速化。另外，根据数式4所示的关系，在存储单元MC_1j中，能根据缩短隧道距离且增强电场而使数据保持特性劣化，在存储单元MC_2j中，能根据加长隧道距离且减弱电场而改善数据保持特性。隧道距离是写入时电荷从半导体膜CH穿过绝缘膜TNL到达电荷存储膜CT的距离。也就是说，在写入动作/读出动作中，在存储单元阵列11_1j中，能实现高速的写入动作与可靠性较低的读出动作，在存储单元阵列11_2j中，能实现低速的写入动作与可靠性较高的读出动作。
另外，期望在与积层体SST1、SST2j中的相同积层位置对应的存储单元MC_1j与存储单元MC_2j中，电荷存储膜CT的膜厚DCT_1j、DCT_2j相差10％以上。例如，在对于积层体SST1、SST2j中的相同积层位置，存储单元MC_1j的电荷存储膜CT的膜厚DCT_1j比存储单元MC_2j的电荷存储膜CT的膜厚DCT_2j薄的情况下，期望以下数式10成立。DCT_2j/DCT_1j≥1.1……数式10
通过数式10成立，能在存储单元阵列11_1j与存储单元阵列11_2j中发现性能的有意义差。
或者，期望不管积层体SST1、SST2j中的积层位置如何，存储单元阵列11_1j、11_2j之间的电荷存储膜CT的最大膜厚Max_DCT_1j、Max_DCT_2j都相差10％以上。最大膜厚Max_DCT_1j是存储单元阵列11_1j包含的多个存储单元MC_1j的电荷存储膜CT的膜厚中最大的膜厚。最大膜厚Max_DCT_2j是存储单元阵列11_2j包含的多个存储单元MC_1j的电荷存储膜CT的膜厚中最大的膜厚。例如，在对于积层体SST1、SST2j中的相同积层位置，存储单元MC_1j的电荷存储膜CT的膜厚DCT_1j比存储单元MC_2j的电荷存储膜CT的膜厚DCT_2j薄的情况下，期望以下数式11成立。Max_DCT_2j/Max_DCT_1j≥1.1……数式11
通过数式11成立，能在存储单元阵列11_1j与存储单元阵列11_2j中发现性能的有意义差。
或者，虽然未图示，但是对于在积层体SST1与积层体SST2j中相等的积层位置，存储单元MC_1j的电荷存储膜CT的膜厚DCT_1j也可比存储单元MC_2j的电荷存储膜CT的膜厚DCT_2j厚。据此，在存储单元MC_1j中，能增大写入时的阈值电压的偏差而使写入动作低速化，在存储单元MC_2j中，能抑制写入时的阈值电压的偏差而使写入动作高速化。另外，在存储单元MC_1j中，能根据加长隧道距离且减弱电场而改善数据保持特性，在存储单元MC_2j中，能根据缩短隧道距离且增强电场而使数据保持特性劣化。也就是说，在写入动作/读出动作中，在存储单元阵列11_1j中，能实现低速的写入动作与可靠性较高的读出动作，在存储单元阵列11_2j中，能实现高速的写入动作与可靠性较低的读出动作。
如上所述，第3实施方式中，在半导体存储装置1j中，在积层体SST1与积层体SST2j中相等的积层位置的存储单元MC_1j、MC_2j的电荷存储膜CT的膜厚DCT_1j、DCT_2j互不相同。根据膜厚DCT_1j、DCT_2j的差异，存储单元MC_1j的写入动作的速度与存储单元MC_2j的写入动作的速度互不相同。另外，根据膜厚DCT_1j、DCT_2j的差异，存储单元MC_1j的数据保持特性与存储单元MC_2j的数据保持特性互不相同。也就是说，能在存储单元阵列11_1与存储单元阵列11_2i中实现关于写入动作的速度及读出数据的可靠性不同的功能，且能根据用途区分使用存储单元阵列11_1j与存储单元阵列11_2j。
(第4实施方式)接下来，对第4实施方式的半导体存储装置1k进行说明。以下，以与第1实施方式～第3实施方式不同的部分为中心进行说明。
在第3实施方式中，例示在存储单元阵列11之间将电荷存储膜CT的膜厚设为不同的构造。而在第4实施方式中，例示在存储单元阵列11之间将绝缘膜TNL的膜厚设为不同的构造。
在半导体存储装置1k中，如图17及图18所示，存储单元阵列11_1k的存储单元MC_1k中的绝缘膜TNL的膜厚DTNL_1k与存储单元阵列11_2k的存储单元MC_2k中的绝缘膜TNL的膜厚DTNL_2k互不相同。图17是表示半导体存储装置1k的构成的XZ剖视图。图18是表示存储单元MC_1k、MC_2k的构成的XY剖视图。图18(a)是存储单元MC_2k的XY剖视图，相当于将图17以I-I线切割时的XY剖视图。图18(b)是存储单元MC_2k的XY剖视图，相当于将图17以J-J线切割时的XY剖视图。
在积层体SST1与积层体SST2k中相等的积层位置的存储单元MC_1k、MC_2k的绝缘膜TNL的膜厚DTNL_1k、DTNL_2k互不相同。积层位置能以从积层体SST1、SST2k中的位线BL侧数起的导电层102的层数表示。根据膜厚DTNL_1k、DTNL_2k的差异，存储单元MC_1k的写入动作的速度与存储单元MC_2k的写入动作的速度互不相同。另外，根据膜厚DTNL_1k、DTNL_2k的差异，存储单元MC_1k的数据保持特性与存储单元MC_2k的数据保持特性互不相同。也就是说，能在存储单元阵列11_1与存储单元阵列11_2i中实现关于写入动作的速度及读出数据的可靠性不同的功能，且能根据用途区分使用存储单元阵列11_1k与存储单元阵列11_2k。
例如，对于在积层体SST1与积层体SST2k中相等的积层位置，存储单元MC_1k的绝缘膜TNL的膜厚DTNL_1k比存储单元MC_2k的绝缘膜TNL的膜厚DTNL_2k薄。作为一例，对于从积层体SST1、SST2k中的位线BL侧起第2层的积层位置，在导电层102_w5与柱状体CL_1k、CL_2k的交叉位置形成存储单元MC_1k、MC_2k。柱状体CL_1k、CL_2k的直径DCL_1k、DCL_2k均等，但是存储单元MC_1k的绝缘膜TNL的膜厚DTNL_1k比存储单元MC_2k的绝缘膜TNL的膜厚DTNL_2k薄。存储单元MC_1k的绝缘膜CR的直径DCR_1k大于存储单元MC_2k的绝缘膜CR的直径DCR_2k。关于绝缘膜TNL、绝缘膜CR以外的膜，存储单元MC_1k与存储单元MC_2k之间的膜厚均等。在图18(a)、图18(b)的情况下，以下数式12～18成立。DCL_1k≈DCL_2k……数式12DTNL_1k＜DTNL_2k……数式13DCR_1k＞DCR_2k……数式14DCH_1k≈DCH_2k……数式15DCT_1k≈DCT_2k……数式16DBLK1_1k≈DBLK1_2k……数式17DBLK2_1k≈DBLK2_2k……数式18
数式15的DCH_1k、DCH_2k分别表示存储单元MC_1k、MC_2k的半导体膜CH的膜厚。数式16的DCT_1k、DCT_2k分别表示存储单元MC_1k、MC_2k的电荷存储膜CT的膜厚。数式17的DBLK1_1k、DBLK1_2k分别表示存储单元MC_1k、MC_2k的绝缘膜BLK1的膜厚。数式18的DBLK2_1k、DBLK2_2k分别表示存储单元MC_1k、MC_2k的绝缘膜BLK2的膜厚。
另外，关于积层体SST1、SST2k中的其它积层位置，与数式12～18同样的关系也成立。例如，对于从积层体SST1、SST2k中的位线BL侧起第8层的积层位置，在形成于导电层102_w0与柱状体CL_1k、CL_2k的交叉位置的存储单元MC_1k、MC_2k之间，与数式12～18同样的关系也成立。
根据数式13所示的关系，在存储单元MC_1k中，能抑制写入时的阈值电压的偏差而使写入动作高速化，在存储单元MC_2k中，能增大写入时的阈值电压的偏差而使写入动作低速化。另外，根据数式13所示的关系，在存储单元MC_1k中，能根据缩短隧道距离且增强电场而使数据保持特性劣化，在存储单元MC_2k中，能根据加长隧道距离且减弱电场而改善数据保持特性。隧道距离是写入时电荷从半导体膜CH穿过绝缘膜TNL到达绝缘膜TNL的距离。也就是说，在写入动作/读出动作中，在存储单元阵列11_1k中，能实现高速的写入动作与可靠性较低的读出动作，在存储单元阵列11_2k中，能实现低速的写入动作与可靠性较高的读出动作。
另外，期望在与积层体SST1、SST2k中的相同积层位置对应的存储单元MC_1k与存储单元MC_2k中，绝缘膜TNL的膜厚DTNL_1k、DTNL_2k相差10％以上。例如，在对于积层体SST1、SST2k中的相同积层位置，存储单元MC_1k的绝缘膜TNL的膜厚DTNL_1k比存储单元MC_2k的绝缘膜TNL的膜厚DTNL_2k薄的情况下，期望以下数式19成立。DTNL_2k/DTNL_1k≥1.1……数式19
通过数式19成立，能在存储单元阵列11_1k与存储单元阵列11_2k中发现性能的有意义差。
或者，期望不管积层体SST1、SST2k中的积层位置如何，存储单元阵列11_1k、11_2k之间的绝缘膜TNL的最大膜厚Max_DTNL_1k、Max_DTNL_2k都相差10％以上。最大膜厚Max_DTNL_1k是存储单元阵列11_1k包含的多个存储单元MC_1k的绝缘膜TNL的膜厚中最大的膜厚。最大膜厚Max_DTNL_2k是存储单元阵列11_2k包含的多个存储单元MC_1k的绝缘膜TNL的膜厚中最大的膜厚。例如，在对于积层体SST1、SST2k中的相同积层位置，存储单元MC_1k的绝缘膜TNL的膜厚DTNL_1k比存储单元MC_2k的绝缘膜TNL的膜厚DTNL_2k薄的情况下，期望以下数式20成立。
Max_DTNL_2k/Max_DTNL_1k≥1.1……数式20
通过数式20成立，能在存储单元阵列11_1k与存储单元阵列11_2k中发现性能的有意义差。
或者，虽然未图示，但是对于在积层体SST1与积层体SST2k中相等的积层位置，存储单元MC_1k的绝缘膜TNL的膜厚DTNL_1k也可比存储单元MC_2k的绝缘膜TNL的膜厚DTNL_2k厚。据此，在存储单元MC_1k中，能增大写入时的阈值电压的偏差而使写入动作低速化，在存储单元MC_2k中，能抑制写入时的阈值电压的偏差而使写入动作高速化。另外，在存储单元MC_1k中，能根据加长隧道距离且减弱电场而改善数据保持特性，在存储单元MC_2k中，能根据缩短隧道距离且增强电场而使数据保持特性劣化。也就是说，在写入动作/读出动作中，在存储单元阵列11_1k中，能实现低速的写入动作与可靠性较高的读出动作，在存储单元阵列11_2k中，能实现高速的写入动作与可靠性较低的读出动作。
如上所述，第4实施方式中，在半导体存储装置1k中，在积层体SST1与积层体SST2k中相等的积层位置的存储单元MC_1k、MC_2k的绝缘膜TNL的膜厚DTNL_1k、DTNL_2k互不相同。根据膜厚DTNL_1k、DTNL_2k的差异，存储单元MC_1k的写入动作的速度与存储单元MC_2k的写入动作的速度互不相同。另外，根据膜厚DTNL_1k、DTNL_2k的差异，存储单元MC_1k的数据保持特性与存储单元MC_2k的数据保持特性互不相同。也就是说，能在存储单元阵列11_1与存储单元阵列11_2i中实现关于写入动作的速度及读出数据的可靠性不同的功能，且能根据用途区分使用存储单元阵列11_1k与存储单元阵列11_2k。
已说明本发明的若干实施方式，但是所述实施方式是作为示例提出的，并未意欲限定发明的范围。所述新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能进行各种省略、置换、变更。所述实施方式及其变化包含在发明的范围或主旨中，且包含在权利要求书所记载的发明及其均等的范围内。

Claims (12)

1.一种半导体存储装置，具备：
第1芯片；
第2芯片，接合在所述第1芯片；及
第3芯片，在与所述第1芯片相反的侧接合在所述第2芯片；且
所述第1芯片具有：
多个第1导电层，介隔第1绝缘层积层；
第1半导体膜，通过所述多个第1导电层在积层方向延伸；及
第1绝缘膜，配置在所述多个第1导电层与所述第1半导体膜之间；且
在所述第1芯片中，在所述多个第1导电层与所述第1半导体膜交叉的多个交叉位置形成多个存储单元；
所述第2芯片具有：
多个第2导电层，介隔第2绝缘层积层；
第2半导体膜，通过所述多个第2导电层在积层方向延伸；及
第2绝缘膜，配置在所述多个第2导电层与所述第2半导体膜之间；且
在所述第2芯片中，在所述多个第2导电层与所述第2半导体膜交叉的多个交叉位置形成多个存储单元；
所述多个第1导电层的积层数与所述多个第2导电层的积层数互不相同。
2.根据权利要求1所述的半导体存储装置，其中所述多个第1导电层的积层数比所述多个第2导电层的积层数多。
3.根据权利要求1所述的半导体存储装置，其中所述多个第1导电层的积层数比所述多个第2导电层的积层数少。
4.一种半导体存储装置，具备：
第1芯片；
第2芯片，接合在所述第1芯片；及
第3芯片，在与所述第1芯片相反的侧接合在所述第2芯片；且
所述第1芯片具有：
多个第1导电层，介隔第1绝缘层积层；
第1半导体膜，通过所述多个第1导电层在积层方向延伸；及
第1绝缘膜，配置在所述多个第1导电层与所述第1半导体膜之间；且
在所述第1芯片中，在所述多个第1导电层与所述第1半导体膜交叉的多个交叉位置形成多个存储单元；
所述第2芯片具有：
多个第2导电层，介隔第2绝缘层积层；
第2半导体膜，通过所述多个第2导电层在积层方向延伸；及
第2绝缘膜，配置在所述多个第2导电层与所述第2半导体膜之间；且
在所述第2芯片中，在所述多个第2导电层与所述第2半导体膜交叉的多个交叉位置形成多个存储单元；
所述多个第1导电层的积层间距与所述多个第2导电层的积层间距互不相同。
5.根据权利要求4所述的半导体存储装置，其中所述多个第1导电层的积层间距比所述多个第2导电层的积层间距大。
6.根据权利要求4所述的半导体存储装置，其中所述多个第1导电层的积层间距比所述多个第2导电层的积层间距小。
7.一种半导体存储装置，具备：
第1芯片；
第2芯片，接合在所述第1芯片；及
第3芯片，在与所述第1芯片相反的侧接合在所述第2芯片；且
所述第1芯片具有：
多个第1导电层，介隔第1绝缘层积层；
第1半导体膜，通过所述多个第1导电层在积层方向延伸；
第1绝缘膜，配置在所述多个第1导电层与所述第1半导体膜之间；及
第1电荷存储膜，配置在所述第1绝缘膜与所述第1半导体膜之间；且
在所述第1芯片中，在所述多个第1导电层与所述第1半导体膜交叉的多个交叉位置形成多个存储单元；
所述第2芯片具有：
多个第2导电层，介隔第2绝缘层积层；
第2半导体膜，通过所述多个第2导电层在积层方向延伸；
第2绝缘膜，配置在所述多个第2导电层与所述第2半导体膜之间；及
第2电荷存储膜，配置在所述第2绝缘膜与所述第2半导体膜之间；且
在所述第2芯片中，在所述多个第2导电层与所述第2半导体膜交叉的多个交叉位置形成多个存储单元；
在与所述积层方向交叉的方向上，所述第1电荷存储膜的膜厚与所述第2电荷存储膜的膜厚互不相同。
8.根据权利要求7所述的半导体存储装置，其中所述第1电荷存储膜的膜厚比所述第2电荷存储膜的膜厚薄。
9.根据权利要求7所述的半导体存储装置，其中所述第1电荷存储膜的膜厚比所述第2电荷存储膜的膜厚厚。
10.一种半导体存储装置，具备：
第1芯片；
第2芯片，接合在所述第1芯片；及
第3芯片，在与所述第1芯片相反的侧接合在所述第2芯片；且
所述第1芯片具有：
多个第1导电层，介隔第1绝缘层积层；
第1半导体膜，通过所述多个第1导电层在积层方向延伸；
第1绝缘膜，配置在所述多个第1导电层与所述第1半导体膜之间；
第1电荷存储膜，配置在所述第1绝缘膜与所述第1半导体膜之间；及
第3绝缘膜，配置在所述第1电荷存储膜与所述第1半导体膜之间；且
在所述第1芯片中，在所述多个第1导电层与所述第1半导体膜交叉的多个交叉位置形成多个存储单元；
所述第2芯片具有：
多个第2导电层，介隔第2绝缘层积层；
第2半导体膜，通过所述多个第2导电层在积层方向延伸；
第2绝缘膜，配置在所述多个第2导电层与所述第2半导体膜之间；
第2电荷存储膜，配置在所述第2绝缘膜与所述第2半导体膜之间；及
第4绝缘膜，配置在所述第2电荷存储膜与所述第2半导体膜之间；且
在所述第2芯片中，在所述多个第2导电层与所述第2半导体膜交叉的多个交叉位置形成多个存储单元；
在与所述积层方向交叉的方向上，所述第3绝缘膜的膜厚与所述第4绝缘膜的膜厚互不相同。
11.根据权利要求10所述的半导体存储装置，其中所述第3绝缘膜的膜厚比所述第4绝缘膜的膜厚薄。
12.根据权利要求10所述的半导体存储装置，其中所述第3绝缘膜的膜厚比所述第4绝缘膜的膜厚厚。
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