KR20240104988A - 비휘발성 메모리 장치 - Google Patents

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KR20240104988A
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memory cell
bonding
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남한민
박증환
곽판석
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삼성전자주식회사
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Abstract

비휘발성 메모리 장치는, 제1 방향으로 각각 연장된 복수의 비트 라인들과 복수의 비트 라인들에 각각 연결되는 복수의 상부 본딩 패드들을 포함하는 메모리 셀 영역, 및 페이지 버퍼 회로, 페이지 버퍼 회로의 상부에 배치되고 복수의 상부 본딩 패드들에 각각 연결되는 복수의 하부 본딩 패드들과 제1 방향으로 각각 연장된 복수의 관통 배선들을 포함하는 주변 회로 영역을 포함한다. 복수의 하부 본딩 패드들은 제1 본딩 패드 그룹에 포함되고 제1 방향을 따라 일렬로 배치된 제1 하부 본딩 패드들과 제2 본딩 패드 그룹에 포함되고 제1 방향을 따라 일렬로 배치된 제2 하부 본딩 패드들을 포함한다. 복수의 관통 배선들은 제1 본딩 패드 그룹과 제2 본딩 패드 그룹 사이에서 페이지 버퍼 회로를 가로지르는 적어도 하나의 제1 관통 배선을 포함한다.

Description

비휘발성 메모리 장치{Non-volatile Memory Device}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 메모리 셀 어레이가 주변 회로에 대해 수직 방향으로 배치되는 3차원 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 메모리 셀 어레이와 주변 회로가 수직 방향으로 배치되는 3차원 비휘발성 메모리 장치가 개발되었다. 반도체 공정의 발달에 따라 메모리 셀 어레이에 포함되는 워드 라인들의 적층 개수가 증가할수록, 메모리 셀 어레이의 면적이 줄어들게 된다. 제1 웨이퍼에 형성된 메모리 셀 어레이와 제2 웨이퍼에 형성된 주변 회로가 본딩 방식으로 연결되는 경우, 이러한 메모리 셀 어레이의 면적 감소에 따라 주변 회로의 면적도 감소하게 된다. 이때, 주변 회로에서 배선의 복잡도가 증가할 수 있고, 배선 공정의 비용도 증가하는 문제가 발생할 수 있다.
본 개시의 기술적 사상은 주변 회로 영역에서 관통 배선을 효율적으로 배치할 수 있는 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 방향으로 각각 연장된 복수의 비트 라인들, 및 상기 복수의 비트 라인들에 각각 연결되는 복수의 상부 본딩 패드들을 포함하는 메모리 셀 영역; 및 페이지 버퍼 회로, 상기 페이지 버퍼 회로의 상부에 배치되고 상기 복수의 상부 본딩 패드들에 각각 연결되는 복수의 하부 본딩 패드들, 상기 제1 방향으로 각각 연장된 복수의 관통 배선들을 포함하는 주변 회로 영역을 포함하고, 상기 복수의 하부 본딩 패드들은, 제1 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제1 하부 본딩 패드들; 및 제2 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제2 하부 본딩 패드들을 포함하며, 상기 복수의 관통 배선들은, 상기 제1 본딩 패드 그룹과 상기 제2 본딩 패드 그룹 사이에서 상기 페이지 버퍼 회로를 가로지르는 적어도 하나의 제1 관통 배선을 포함한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 웨이퍼에 배치된 제1 메모리 셀 어레이, 상기 제1 메모리 셀 어레이에 연결되고 제1 방향으로 각각 연장된 비트 라인들, 및 상기 비트 라인들에 각각 연결된 상부 본딩 패드들을 포함하는 제1 메모리 셀 영역; 제2 웨이퍼에 배치된 제2 메모리 셀 영역을 포함하고, 상기 제1 메모리 셀 영역에 대해 수직 방향으로 상부에 배치되는 제2 메모리 셀 영역; 및 제3 웨이퍼에 배치된 페이지 버퍼 회로, 상기 상부 본딩 패드들에 각각 연결된 하부 본딩 패드들, 및 상기 제1 방향으로 각각 연장된 복수의 관통 배선들을 포함하고, 상기 제1 메모리 셀 영역에 대해 상기 수직 방향으로 하부에 배치되는 주변 회로 영역을 포함하고, 상기 하부 본딩 패드들은, 제1 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제1 하부 본딩 패드들; 및 제2 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제2 하부 본딩 패드들을 포함하며, 상기 복수의 관통 배선들은, 상기 제1 본딩 패드 그룹과 상기 본딩 패드 제2 그룹 사이에서 상기 페이지 버퍼 회로를 가로지르는 적어도 하나의 제1 관통 배선을 포함한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 방향으로 각각 연장된 복수의 비트 라인들, 및 상기 복수의 비트 라인들에 각각 연결되는 복수의 상부 본딩 패드들을 포함하는 메모리 셀 영역; 및 페이지 버퍼 회로, 상기 페이지 버퍼 회로의 상부에서 제2 방향으로 서로 이격된 복수의 본딩 패드 그룹들, 및 상기 제1 방향으로 각각 연장되어 상기 페이지 버퍼 회로를 가로지르는 복수의 관통 배선들을 포함하고, 본딩 방식을 통해 상기 메모리 셀 영역에 대해 수직 방향으로 연결되는 주변 회로 영역을 포함하고, 각 본딩 패드 그룹은, 상기 제1 방향을 따라 일렬로 배치된 하부 본딩 패드들을 포함하며, 상기 복수의 본딩 패드 그룹들과 상기 복수의 관통 배선들은 교번적으로 배치된다.
본 개시의 기술적 사상에 따르면, 비휘발성 메모리 장치는 주변 회로 영역의 페이지 버퍼 회로의 상부에서 비트 라인 본딩 패드들을 일렬로 배치함으로써, 페이지 버퍼 회로를 가로지르는 관통 배선을 효율적으로 배치할 수 있다. 구체적으로, 페이지 버퍼 회로의 상부에서 일 방향으로 연장되는 관통 배선의 너비 및 관통 배선들의 개수를 증가시킬 수 있고, 배선 공정의 복잡도 및 비용을 줄일 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치를 나타낸다.
도 5는 본 개시의 일 실시예에 따른 주변 회로 영역을 나타내는 평면도이다.
도 6a는 본 개시의 일 실시예에 따라, 주변 회로 영역에 배치된 관통 배선을 나타낸다.
도 6b는 본 개시의 일 실시예에 따라 주변 회로 영역에 배치된 관통 배선을 나타낸다.
도 7a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 7b는 도 7a의 X1-X1' 선에 따른 단면도이다.
도 8a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 8b는 도 8a의 X2-X2' 선에 따른 단면도이다.
도 9a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 9b는 도 9a의 X3-X3' 선에 따른 단면도이다.
도 10a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 10b는 도 10a의 X4-X4' 선에 따른 단면도이다.
도 11a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내고, 도 11b는 도 11a의 메모리 셀 영역을 나타내는 평면도이다.
도 12a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내고, 도 12b는 도 12a의 메모리 셀 영역을 나타내는 평면도이다.
도 13은 본 개시의 일 실시예에 따른 메모리 셀 어레이 및 페이지 버퍼 회로를 예시적으로 나타낸다.
도 14는 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 개략적으로 나타내는 평면도이다.
도 15는 본 개시의 일 실시예에 따른 페이지 버퍼를 예시적으로 나타내는 회로도이다.
도 16은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 개략적으로 나타내는 평면도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 셀 영역을 나타내는 평면도이다.
도 18은 본 개시의 일 실시예에 따라, 도 17의 X5-X5' 선에 따른 단면도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 20은 본 개시의 일 실시예에 따른 메모리 셀 영역을 나타내는 평면도이다.
도 21은 본 개시의 일 실시예에 따라, 도 20의 X6-X6' 선에 따른 단면도이다.
도 22는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 23은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 24는 본 개시의 일 실시예에 따른 메모리 장치를 포함하는 SSD를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(11) 및 주변 회로(PECT)를 포함할 수 있고, 주변 회로(PECT)는 페이지 버퍼 회로(12), 제어 로직 회로(13), 전압 생성기(14), 및 로우 디코더(15)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(PECT)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다. 또한, 주변 회로(PECT)는 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수도 있다. 본 명세서에서, 메모리 장치(10)는 "비휘발성 메모리 장치"를 지칭할 수 있다.
메모리 셀 어레이(11)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(11)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(12)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(15)에 연결될 수 있다. 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(11)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 2를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(11)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼 회로(12)는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 복수의 페이지 버퍼들(PB) 각각은 대응하는 비트 라인을 통해 메모리 셀 어레이(11)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼 회로(12)는 제어 로직 회로(13)의 제어에 따라 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 예를 들어, 페이지 버퍼 회로(12)는 제어 로직 회로(13)로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 복수의 페이지 버퍼들(PB) 각각은 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작에서, 복수의 페이지 버퍼들(PB) 각각은 프로그램될 데이터(DATA)에 대응하는 전압을 비트 라인으로 인가하여 메모리 셀에 데이터(DATA)를 저장할 수 있다. 예를 들어, 프로그램 검증 동작 또는 읽기 동작에서, 복수의 페이지 버퍼들(PB) 각각은 비트 라인을 통해 전류 또는 전압을 감지하여 프로그램된 데이터(DATA)를 감지할 수 있다.
제어 로직 회로(13)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(11)에 데이터를 프로그램, 메모리 셀 어레이(11)로부터 데이터를 독출, 또는 메모리 셀 어레이(11)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)를 출력할 수 있다. 이로써, 제어 로직 회로(13)는 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 예를 들어, 제어 로직 회로(13)는 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 수신할 수 있다.
전압 생성기(14)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(11)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(14)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(14)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
로우 디코더(15)는 제어 로직 회로(13)로부터 수신한 로우 어드레스(X_ADDR)에 응답하여, 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(15)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 로우 디코더(15)는 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
일 실시예에 따르면, 메모리 셀 어레이(11)는 메모리 셀 영역, 제1 반도체 층, 제1 웨이퍼, 제1 반도체 칩, 또는 메모리 칩(예를 들어, 도 3의 31, 도 4의 41, 도 11a, 도 19, 도 22의 CELL, 또는 도 12a, 도 23의 CELL1, CELL2)에 배치될 수 있고, 주변 회로(PECT)는 주변 회로 영역, 제2 반도체 층, 제2 웨이퍼, 제2 반도체 칩, 또는 주변 회로 칩(예를 들어, 도 3의 32, 도 4의 42, 도 11a, 도 12a, 도 19, 도 22의 PERI_C, 도 23의 PERI)에 배치될 수 있다. 이에 따라, 주변 회로(PECT)의 적어도 일부는 메모리 셀 어레이(11)에 대해 수직 방향으로 오버랩될 수 있다.
일 실시예에서, 메모리 장치(10)의 메모리 셀 영역은 제1 방향으로 각각 연장된 복수의 비트 라인들(BL), 및 복수의 비트 라인들(BL)에 각각 연결되는 복수의 상부 본딩 패드들을 포함하고, 메모리 장치(10)의 주변 회로 영역은 페이지 버퍼 회로(12), 페이지 버퍼 회로(12)의 상부에 배치되고 복수의 상부 본딩 패드들에 각각 연결되는 복수의 하부 본딩 패드들, 및 제1 방향으로 각각 연장된 복수의 관통 배선들을 포함할 수 있다. 이때, 복수의 하부 본딩 패드들은, 제1 본딩 패드 그룹에 포함되고 제1 방향을 따라 일렬로 배치된 제1 하부 본딩 패드들, 및 제2 본딩 패드 그룹에 포함되고 제1 방향을 따라 일렬로 배치된 제2 하부 본딩 패드들을 포함할 수 있다. 이때, 복수의 관통 배선들은 제1 본딩 패드 그룹과 제2 본딩 패드 그룹 사이에서 페이지 버퍼 회로(12)를 가로지르는 적어도 하나의 제1 관통 배선을 포함할 수 있다. 이에 대한 다양한 실시예들은 이하에서 도 7a 내지 10b를 참조하여 후술하기로 한다.
도 2는 본 개시의 일 실시예에 따른 메모리 블록(BLK)을 나타내는 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 도 1의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 낸드 스트링들(NS11 내지 NS33)을 포함하고, 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 각 낸드 스트링에 포함된 트랜지스터들(SST, GST) 및 메모리 셀들(MCs)은 기판 상에서 수직 방향을 따라 적층된 구조를 형성할 수 있다.
비트 라인들(BL1 내지 BL3)은 제1 방향(예를 들어, 도 3의 Y 방향)을 따라 연장될 수 있고, 워드 라인들(WL1 내지 WL8)은 제2 방향(예를 들어, 도 3의 X 방향)을 따라 연장될 수 있다. 실시예에 따라, 제1 방향은 제1 수평 방향으로 지칭될 수 있고, 제2 방향은 제2 수평 방향은 지칭될 수도 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 위치할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 메모리 셀들(MCs)은 대응하는 워드 라인들(WL1 내지 WL8)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치(30)의 구조를 개략적으로 나타낸다.
도 3을 참조하면, 메모리 장치(30)는 메모리 셀 영역(31) 및 주변 회로 영역(32)을 포함할 수 있고, 도 1의 메모리 장치(10)의 일 구현 예에 대응할 수 있다. 메모리 셀 영역(31)은 제1 웨이퍼에 형성될 수 있고, 이에 따라, 메모리 칩 또는 제1 반도체 칩이라고 지칭할 수 있다. 주변 회로 영역(32)은 제2 웨이퍼에 형성될 수 있고, 이에 따라 주변 회로 칩 또는 제2 반도체 칩이라고 지칭할 수 있다. 일 실시예에서, 메모리 셀 영역(31)과 주변 회로 영역(32)은 본딩 방식에 의해 수직 방향(Z)으로 연결될 수 있고, 이에 따라, 메모리 장치(30)는 B-VNAND(Bonding Vertical NAND) 타입 또는 C2C 본딩 구조의 메모리 장치라고 지칭될 수 있다.
일 실시예에서, 메모리 셀 영역(31)은 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4)을 포함할 수 있다. 이때, 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4) 각각은 메모리 플레인 또는 MAT라고 지칭할 수 있고, 이에 따라, 메모리 셀 영역(31)은 4-MAT 구조를 가질 수 있다. 주변 회로 영역(32)은 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4)에 각각 대응하는 제1 내지 제4 주변 회로들(PECT1 내지 PECT4)을 포함할 수 있다. 또한, 주변 회로 영역(32)은 복수의 패드들(PD)이 배치된 패드 영역(PA)을 더 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치(40)를 나타낸다.
도 4를 참조하면, 메모리 장치(40)는 제1 반도체 칩(41) 및 제2 반도체 칩(42)을 포함할 수 있고, 메모리 장치(40)는 B-VNAND 타입 또는 C2C 본딩 구조로 구현될 수 있다. C2C 본딩 구조에 따르면, 메모리 장치(40)의 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(40)의 집적도를 향상시킬 수 있다. 실시예에 따라, 제1 반도체 칩(41)은 제1 반도체 층, 제1 웨이퍼, 제1 칩, 제1 다이, 상부 반도체 층, 상부 웨이퍼, 상부 칩, 상부 반도체 칩 또는 메모리 셀 영역으로 지칭될 수 있다. 실시예에 따라, 제2 반도체 칩(42)은 제2 반도체 층, 제2 웨이퍼, 제2 칩, 제2 다이, 하부 반도체 층, 하부 웨이퍼, 하부 칩, 하부 반도체 칩 또는 주변 회로 영역으로 지칭될 수 있다.
제1 반도체 칩(41)은 셀 영역(CR) 및 계단 영역들(SR1, SR2)을 포함할 수 있다. 셀 영역(CR)에는 수직 구조의 낸드 스트링들을 포함하는 메모리 셀 어레이(MCA)가 배치될 수 있다. 예를 들어, 메모리 셀 어레이(MCA)는 도 3의 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4) 중 하나에 대응할 수 있다. 계단 영역들(SR)은 셀 영역(CR)의 양 옆에 위치하며, 워드 라인 연장(extension) 영역들이라고 지칭할 수도 있다. 제1 반도체 칩(41)에서, 비트 라인 본딩 패드들(BLBP)은 셀 영역(CR)에 배치되고, 워드 라인 본딩 패드들(WLBP)은 계단 영역들(SR)에 배치될 수 있다. 본 명세서에서, 제1 반도체 칩(41)에 배치되는 비트 라인 본딩 패드들(BLBP) 및 워드 라인 본딩 패드들(WLBP)은 "상부 본딩 패드들"이라고 지칭할 수 있다.
제2 반도체 칩(42)은 로우 디코더들(XD1, XD2), 주변 회로(PERI), 페이지 버퍼 회로(PGBUF), 및 페이지 버퍼 디코더(PBD)를 포함할 수 있다. 예를 들어, 로우 디코더들(XD1, XD2)은 계단 영역들(SR1, SR2)에 각각 대응하는 영역에 배치될 수 있고, 주변 회로(PERI), 페이지 버퍼 회로(PGBUF), 및 페이지 버퍼 디코더(PBD)는 셀 영역(CR)에 대응하는 영역에 배치될 수 있다. 제2 반도체 칩(42)에서, 비트 라인 본딩 패드들(BLBP)은 페이지 버퍼 회로(PGBUF)의 상부에 배치되고, 워드 라인 본딩 패드들(WLBP)은 로우 디코더들(XD1, XD2)의 상부에 배치될 수 있다. 본 명세서에서, 제2 반도체 칩(41)에 배치되는 비트 라인 본딩 패드들(BLBP) 및 워드 라인 본딩 패드들(WLBP)은 "하부 본딩 패드들"이라고 지칭할 수 있다.
도 5는 본 개시의 일 실시예에 따른 주변 회로 영역(50)을 나타낸다.
도 5를 참조하면, 주변 회로 영역(50)은 제1 방향(Y)을 따라 배치된 주변 회로(PERI), 페이지 버퍼 회로(PGBUF) 및 페이지 버퍼 디코더(PBD)를 포함할 수 있다. 예를 들어, 주변 회로 영역(50)은 도 4의 제2 반도체 칩(42)의 일부 영역에 대응할 수 있다. 주변 회로(PERI)와 페이지 버퍼 디코더(PBD) 사이의 연결을 위한 배선(51)은 제1 방향(Y)으로 연장되어 페이지 버퍼 회로(PGBUF)를 관통할 수 있다. 이에 따라, 배선(51)은 "관통 배선"이라고 지칭할 수 있다.
예를 들어, 관통 배선(51)은 주변 회로(PERI)에서 페이지 버퍼 디코더(PBD)에 제공하는 전원 전압을 전달하는 배선일 수 있다. 예를 들어, 관통 배선(51)은 주변 회로(PERI)에서 페이지 버퍼 디코더(PBD)에 제공하는 접지 전압을 전달하는 배선일 수 있다. 예를 들어, 관통 배선(51)은 주변 회로(PERI)에서 페이지 버퍼 디코더(PBD)에 제공하는 제어 신호를 전달하는 배선일 수 있다. 예를 들어, 관통 배선(51)은 페이지 버퍼 디코더(PBD)에서 주변 회로(PERI)에 제공하는 출력 신호를 전달하는 배선일 수 있다.
주변 회로 영역(50) 상의 비트 라인 본딩 패드들, 즉, 하부 본딩 패드들(LBP)은 페이지 버퍼 회로(PGBUF)의 상부에서 제1 방향(Y) 및 제2 방향(X)을 따라 매트릭스 형태로 배치될 수 있다. 이때, 동일한 하부 본딩 패드 열에 포함된 하부 본딩 패드들(LBP)은 제1 방향(Y)을 따라 일렬로 배치될 수 있다. 제1 방향(Y)을 따라 일렬로 배치되는 하부 본딩 패드들(LBP)은 "본딩 패드 그룹" 또는 "비트 라인 본딩 패드 그룹"을 구성할 수 있다. 관통 배선(51)은 인접한 하부 본딩 패드 열들 또는 인접한 본딩 패드 그룹들 사이에서 제1 방향(Y)으로 연장되어 페이지 버퍼 회로(PGBUF)를 가로지를 수 있다. 이에 따라, 하부 본딩 패드 열 또는 비트 라인 그룹과 관통 배선(51)은 서로 교번적으로 배치될 수 있다.
도 6a는 본 개시의 일 실시예에 따라, 주변 회로 영역(60a)에 배치된 관통 배선을 나타낸다.
도 6a를 참조하면, 주변 회로 영역(60a)은 도 5의 주변 회로 영역(50)의 일 구현 예에 대응하며, 중복된 설명은 생략하기로 한다. 주변 회로 영역(60a)에서 관통 배선은 하부 메탈층(LM)으로 구현될 수 있다. 예를 들어, 하부 메탈층(LM)은 주변 회로(PERI) 상부에서 제1 방향(Y)으로 각각 연장된 배선들, 페이지 버퍼 회로(PGBUF) 상부에 제1 방향(Y)으로 각각 연장된 배선들, 및 페이지 버퍼 디코더(PBD) 상부에서 제1 방향(Y)으로 각각 연장된 배선들을 포함할 수 있다. 주변 회로(PERI)와 페이지 버퍼 디코더(PBD)는 하부 메탈층(LM)을 통해 서로 전기적으로 연결될 수 있다. 구체적으로, 주변 회로(PERI)의 상부에서 제1 방향(Y)으로 각각 연장된 배선들과 페이지 버퍼 디코더(PBD)의 상부에서 제1 방향(Y)으로 각각 연장된 배선들은, 페이지 버퍼 회로(PGBUF) 상부에 제1 방향(Y)으로 각각 연장된 배선들을 통해 전기적으로 연결될 수 있다.
도 6b는 본 개시의 일 실시예에 따라 주변 회로 영역(60b)에 배치된 관통 배선을 나타낸다.
도 6b를 참조하면, 주변 회로 영역(60b)은 도 5의 주변 회로 영역(50)의 일 구현 예에 대응하며, 중복된 설명은 생략하기로 한다. 주변 회로 영역(60b)에서 관통 배선은 서로 다른 레벨들에 각각 배치된 복수의 하부 메탈층들(LMa, LMb)로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에 따르면, 관통 배선은 3개 이상의 메탈층들로 구현될 수도 있다.
예를 들어, 하부 메탈층(LMa)은 주변 회로(PERI)의 상부에서 제1 방향(Y)으로 각각 연장된 배선들, 페이지 버퍼 회로(PGBUF)의 상부에 제1 방향(Y)으로 각각 연장된 배선들, 및 페이지 버퍼 디코더(PBD)의 상부에서 제1 방향(Y)으로 각각 연장된 배선들을 포함할 수 있다. 예를 들어, 하부 메탈층(LMb)은 주변 회로(PERI)의 상부에서 제2 방향(X)으로 연장된 배선, 페이지 버퍼 회로(PGBUF)의 상부에 제1 방향(Y)으로 각각 연장된 배선들, 및 페이지 버퍼 디코더(PBD)의 상부에서 제2 방향(X)으로 연장된 배선을 포함할 수 있다. 주변 회로(PERI)와 페이지 버퍼 디코더(PBD)는 하부 메탈층들(LMa, LMb)을 통해 서로 전기적으로 연결될 수 있다.
도 7a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 7b는 도 7a의 X1-X1' 선에 따른 단면도이다.
도 7a 및 도 7b를 함께 참조하면, 주변 회로 영역(70)은 기판(SUB), 하부 메탈층들(LMa, LMb), 하부 메탈 컨택들(LMCa, LMCb), 및 하부 본딩 패드들(LBP)을 포함할 수 있다. 하부 본딩 패드들(LBP)은 제1 내지 제4 본딩 패드 그룹들(BPG1 내지 BPG4)을 포함하는 복수의 본딩 패드 그룹들(BPGs)로 그룹핑될 수 있다. 제1 내지 제4 본딩 패드 그룹들(BPG1 내지 BPG4)은 제2 방향(X)으로 서로 이격될 수 있고, 제1 내지 제4 본딩 패드 그룹들(BPG1 내지 BPG4) 각각은 제1 방향(Y)을 따라 일렬로 배치된 복수의 하부 본딩 패드들(LBP)을 포함할 수 있다.
또한, 주변 회로 영역(70)은 복수의 본딩 패드 그룹들(BPGs) 중 인접한 본딩 패드 그룹들 사이에 각각 배치된 관통 배선들(71, 72, 73)을 포함할 수 있다. 예를 들어, 관통 배선(71)은 제1 및 제2 본딩 패드 그룹들(BPG1, BPG2) 사이에서 제1 방향(Y)으로 연장될 수 있고, 관통 배선(72)은 제2 및 제3 본딩 패드 그룹들(BPG2, BPG3) 사이에서 제1 방향(Y)으로 연장될 수 있고, 관통 배선(73)은 제3 및 제4 본딩 패드 그룹들(BPG3, BPG4) 사이에서 제1 방향(Y)으로 연장될 수 있다.
각 관통 배선(71, 72, 73)은 제2 방향(X)으로 제1 너비(WD1)를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 관통 배선들(71, 72, 73)은 서로 다른 너비를 가질 수도 있다. 예를 들어, 각 관통 배선(71, 72, 73)은 서로 다른 레벨들에 각각 배치된 하부 메탈층들(LMa, LMb)을 포함할 수 있다. 일 실시예에서, 하부 메탈층들(LMa, LMb)은 서로 다른 신호들, 예를 들어, 제어 신호 및 출력 신호가 각각 전달될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라 하부 메탈층들(LMa, LMb)은 동일 신호가 전달될 수도 있다.
도 8a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 8b는 도 8a의 X2-X2' 선에 따른 단면도이다.
도 8a 및 도 8b를 함께 참조하면, 주변 회로 영역(80)은 도 7a의 주변 회로 영역(70)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 주변 회로 영역(80)은 기판(SUB), 하부 메탈층들(LMa, LMb), 하부 메탈 컨택들(LMCa, LMCb), 및 하부 본딩 패드들(LBP)을 포함할 수 있다. 또한, 주변 회로 영역(80)은 복수의 본딩 패드 그룹들(BPGs) 중 인접한 본딩 패드 그룹들 사이에 배치된 각각 관통 배선들(81, 82, 83)을 포함할 수 있다. 예를 들어, 관통 배선(81)은 제1 및 제2 본딩 패드 그룹들(BPG1, BPG2) 사이에서 제1 방향(Y)으로 연장될 수 있고, 관통 배선(82)은 제2 및 제3 본딩 패드 그룹들(BPG2, BPG3) 사이에서 제1 방향(Y)으로 연장될 수 있고, 관통 배선(83)은 제3 및 제4 본딩 패드 그룹들(BPG3, BPG4) 사이에서 제1 방향(Y)으로 연장될 수 있다.
각 관통 배선(81, 82, 83)은 제2 방향(X)으로 제2 너비(WD2)를 가질 수 있다. 이때, 제2 너비(WD2)는 도 7b의 제1 너비(WD1)보다 클 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 관통 배선들(81, 82, 83)은 서로 다른 너비를 가질 수도 있다. 예를 들어, 각 관통 배선(81, 82, 83)은 서로 다른 레벨들에 각각 배치된 하부 메탈층들(LMa, LMb)을 포함할 수 있다. 일 실시예에서, 하부 메탈층들(LMa, LMb)은 서로 다른 신호들, 예를 들어, 전원 전압 및 접지 전압이 각각 전달될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라 하부 메탈층들(LMa, LMb)은 동일 신호가 전달될 수도 있다.
도 9a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 9b는 도 9a의 X3-X3' 선에 따른 단면도이다.
도 9a 및 도 9b를 함께 참조하면, 주변 회로 영역(90)은 도 7a의 주변 회로 영역(70)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 주변 회로 영역(90)은 기판(SUB), 하부 메탈층들(LMa, LMb), 하부 메탈 컨택들(LMCa, LMCb), 및 하부 본딩 패드들(LBP)을 포함할 수 있다. 또한, 주변 회로 영역(90)은 복수의 본딩 패드 그룹들(BPGs) 중 인접한 본딩 패드 그룹들 사이에 배치된 관통 배선들(91 내지 96)을 포함할 수 있다. 예를 들어, 관통 배선들(91, 92)은 제1 및 제2 본딩 패드 그룹들(BPG1, BPG2) 사이에서 제1 방향(Y)으로 각각 연장될 수 있고, 관통 배선들(93, 94)은 제2 및 제3 본딩 패드 그룹들(BPG2, BPG3) 사이에서 제1 방향(Y)으로 각각 연장될 수 있고, 관통 배선들(95, 96)은 제3 및 제4 본딩 패드 그룹들(BPG3, BPG4) 사이에서 제1 방향(Y)으로 각각 연장될 수 있다.
각 관통 배선(91 내지 96)은 제2 방향(X)으로 제3 너비(WD3)를 가질 수 있다. 이때, 제3 너비(WD3)는 도 7b의 제1 너비(WD1)보다 작거나 같을 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 관통 배선들(91 내지 96)은 서로 다른 너비를 가질 수도 있다. 예를 들어, 각 관통 배선(91 내지 96)은 서로 다른 레벨들에 각각 배치된 하부 메탈층들(LMa, LMb)을 포함할 수 있다. 일 실시예에서, 하부 메탈층들(LMa, LMb)은 서로 다른 신호들이 각각 전달될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라 하부 메탈층들(LMa, LMb)은 동일 신호가 전달될 수도 있다.
도 10a는 본 개시의 일 실시예에 따른 하부 본딩 패드들 및 관통 배선들을 나타내고, 도 10b는 도 10a의 X4-X4' 선에 따른 단면도이다.
도 10a 및 도 10b를 함께 참조하면, 주변 회로 영역(100)은 도 7a의 주변 회로 영역(70)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 주변 회로 영역(100)은 기판(SUB), 하부 메탈층들(LMa, LMb), 하부 메탈 컨택들(LMCa, LMCb), 및 하부 본딩 패드들(LBP)을 포함할 수 있다. 또한, 주변 회로 영역(100)은 복수의 본딩 패드 그룹들(BPGs) 중 인접한 본딩 패드 그룹들 사이에 배치된 관통 배선들(101 내지 104)을 포함할 수 있다. 예를 들어, 관통 배선(101)은 제1 및 제2 본딩 패드 그룹들(BPG1, BPG2) 사이에서 제1 방향(Y)으로 연장될 수 있고, 관통 배선들(102, 103)은 제2 및 제3 본딩 패드 그룹들(BPG2, BPG3) 사이에서 제1 방향(Y)으로 각각 연장될 수 있고, 관통 배선(104)은 제3 및 제4 본딩 패드 그룹들(BPG3, BPG4) 사이에서 제1 방향(Y)으로 연장될 수 있다.
관통 배선(101)은 제2 방향(X)으로 제2 너비(WD2)를 가질 수 있고, 각 관통 배선(102, 103)은 제2 방향(X)으로 제3 너비(WD3)를 가질 수 있고, 관통 배선(104)은 제2 방향(X)으로 제1 너비(WD1)를 가질 수 있다. 이때, 제2 너비(WD2)는 제1 너비(WD1) 및 제3 너비(WD3)보다 클 수 있다. 예를 들어, 각 관통 배선(101 내지 104)은 서로 다른 레벨들에 각각 배치된 하부 메탈층들(LMa, LMb)을 포함할 수 있다. 일 실시예에서, 하부 메탈층들(LMa, LMb)은 서로 다른 신호들이 각각 전달될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라 하부 메탈층들(LMa, LMb)은 동일 신호가 전달될 수도 있다.
도 11a는 본 개시의 일 실시예에 따른 메모리 장치(110a)를 나타내고, 도 11b는 도 11a의 메모리 셀 영역을 나타내는 평면도이다.
도 11a 및 도 11b를 함께 참조하면, 메모리 장치(110a)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI_C)을 포함할 수 있다. 메모리 셀 영역(CELL)은 메모리 셀 어레이(111) 및 상부 본딩 패드(UBP)를 포함할 수 있다. 메모리 셀 영역(CELL)에서, 상부 본딩 패드(UBP)는 비아(116)를 통해 비트 라인(BL)에 연결되고, 비트 라인(BL)은 비아(115)를 통해 메모리 셀 어레이(111)에 연결될 수 있다. 셀 영역(CELL)에서, 상부 본딩 패드들(UBP)이 배치되는 비트 라인 본딩 패드 영역(BLBP_R)은 주변 회로 영역(PERI_C)의 고전압 페이지 버퍼 회로(114)에 대응하는 영역일 수 있다.
주변 회로 영역(PERI_C)은 로우 디코더/주변 회로(112), 저전압 페이지 버퍼 회로(113), 고전압 페이지 버퍼 회로(114), 및 하부 본딩 패드(LBP)를 포함할 수 있다. 주변 회로 영역(PERI_C)에서, 하부 본딩 패드(LBP)는 고전압 페이지 버퍼 회로(114)에 연결될 수 있다. 예를 들어, 하부 본딩 패드(LBP)는 비아들(117, 119) 및 하부 메탈층(118)을 통해 고전압 페이지 버퍼 회로(114)에 연결될 수 있다. 여기서, 저전압 페이지 버퍼 회로(113)는 페이지 버퍼 회로에 포함되는 복수의 페이지 버퍼들(예를 들어, 도 1의 PB) 각각의 저전압 영역들(예를 들어, 도 15의 LV)을 포함할 수 있고, 고전압 페이지 버퍼 회로(114)는 페이지 버퍼 회로에 포함되는 복수의 페이지 버퍼들 각각의 고전압 영역들(예를 들어, 도 15의 HV)을 포함할 수 있다.
도 12a는 본 개시의 일 실시예에 따른 메모리 장치(120a)를 나타내고, 도 12b는 도 12a의 메모리 셀 영역을 나타내는 평면도이다.
도 12a 및 도 12b를 함께 참조하면, 메모리 장치(120a)는 제1 메모리 셀 영역(CELL1), 제2 메모리 셀 영역(CELL2) 및 주변 회로 영역(PERI_C)을 포함할 수 있다. 이때, 제1 메모리 셀 영역(CELL1)은 제1 웨이퍼에 형성되고, 제2 메모리 셀 영역(CELL2)은 제2 웨이퍼에 형성되며, 주변 회로 영역(PERI_C)은 제3 웨이퍼에 형성될 수 있다. 제2 메모리 셀 영역(CELL2)은 제1 메모리 셀 영역(CELL1)에 대해 수직 방향으로 상부에 배치되고, 주변 회로 영역(PERI_C)은 제1 메모리 셀 영역(CELL1)에 대해 수직 방향으로 하부에 배치될 수 있다.
제1 메모리 셀 영역(CELL1)은 제1 메모리 셀 어레이(111a), 상부 본딩 패드(UBP) 및 본딩 패드(BP1)를 포함할 수 있다. 제1 메모리 셀 영역(CELL1)에서, 상부 본딩 패드(UBP)는 비아(116a)를 통해 비트 라인(BL)에 연결되고, 비트 라인(BL)은 비아(115a)를 통해 제1 메모리 셀 어레이(111a)에 연결될 수 있다. 제1 메모리 셀 영역(CELL1)에서, 상부 본딩 패드들(UBP)이 배치되는 비트 라인 본딩 패드 영역(BLBP_R)은 주변 회로 영역(PERI_C)의 고전압 페이지 버퍼 회로(114)에 대응하는 영역일 수 있다.
제2 메모리 셀 영역(CELL2)은 제2 메모리 셀 어레이(111b) 및 본딩 패드(BP2)를 포함할 수 있다. 제2 메모리 셀 영역(CELL2)에서, 본딩 패드(BP2)는 비아(116b)를 통해 비트 라인(BL)에 연결되고, 비트 라인(BL)은 비아(115b)를 통해 제2 메모리 셀 어레이(111b)에 연결될 수 있다. 제2 메모리 셀 영역(CELL2)의 본딩 패드(BP2)는 제1 메모리 셀 영역(CELL1)의 본딩 패드(BP1)와 본딩 방식으로 연결될 수 있고, 이로써, 제2 메모리 셀 영역(CELL2)의 본딩 패드(BP2)는 제1 메모리 셀 영역(CELL1)의 상부 본딩 패드(UBP)에 연결될 수 있다.
주변 회로 영역(PERI_C)은 로우 디코더/주변 회로(112), 저전압 페이지 버퍼 회로(113), 고전압 페이지 버퍼 회로(114), 및 하부 본딩 패드(LBP)를 포함할 수 있다. 주변 회로 영역(PERI_C)에서, 하부 본딩 패드(LBP)는 고전압 페이지 버퍼 회로(114)에 연결될 수 있다. 예를 들어, 하부 본딩 패드(LBP)는 비아들(117, 119) 및 하부 메탈층(118)을 통해 고전압 페이지 버퍼 회로(114)에 연결될 수 있다. 여기서, 저전압 페이지 버퍼 회로(113)는 페이지 버퍼 회로에 포함되는 복수의 페이지 버퍼들(예를 들어, 도 1의 PB) 각각의 저전압 영역들(예를 들어, 도 15의 LV)을 포함할 수 있고, 고전압 페이지 버퍼 회로(114)는 페이지 버퍼 회로에 포함되는 복수의 페이지 버퍼들 각각의 고전압 영역들(예를 들어, 도 15의 HV)을 포함할 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 셀 어레이(11) 및 페이지 버퍼 회로(12)를 예시적으로 나타낸다.
도 13을 참조하면, 메모리 셀 어레이(11)는 제1 내지 제n 낸드 스트링들(NS1 내지 NSn)을 포함할 수 있고, 제1 내지 제n 낸드 스트링들(NS1 내지 NSn) 각각은 그라운드 선택 라인(GSL)에 연결된 그라운드 선택 트랜지스터(GST), 복수의 워드 라인들(WL0 내지 WLm)에 각각 연결된 복수의 메모리 셀들(MC), 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)를 포함할 수 있고, 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)는 서로 직렬로 연결될 수 있다. 여기서, n과 m은 양의 정수이다.
페이지 버퍼 회로(12)는 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)을 포함하는 다단(multi-stages) 구조를 가질 수 있다. 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 낸드 스트링(NS1)에 연결되고, 제n 페이지 버퍼(PBn)는 제n 비트 라인(BLn)을 통해 제n 낸드 스트링(NSn)에 연결될 수 있다. 여기서, n은 양의 정수이다. 예를 들어, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)은 제1 내지 제n 비트 라인들(BL1 내지 BLn)의 연장 방향을 따라 일렬로 배치될 수 있다.
도 14는 본 개시의 일 실시예에 따른 페이지 버퍼 회로(140)를 개략적으로 나타내는 평면도이다.
도 14를 참조하면, 페이지 버퍼 회로(140)는 다단 구조를 가질 수 있고, 예를 들어, 도 13의 페이지 버퍼 회로(12)의 일 예에 대응할 수 있다. 제1 단(STAGE1)은 제1 및 제2 저전압 영역들(LV1, LV2) 및 제1 및 제2 고전압 영역들(HV1, HV2)을 포함할 수 있다. 제1 및 제2 저전압 영역들(LV1, LV2)은 제2 방향(X)으로 서로 인접할 수 있고, 예를 들어, STI(shallow trench isolation)와 같은 소자 분리막에 의해 서로 분리될 수 있다. 제1 및 제2 고전압 영역들(HV1, HV2)은 제1 방향(Y)으로 서로 인접할 수 있고, 제1 고전압 영역(HV1)은 제1 및 제2 저전압 영역들(LV1, LV2)와 제1 방향(Y)으로 인접할 수 있다. 예를 들어, 제1 고전압 영역(HV1)은 소자 분리막에 의해 제1 및 제2 저전압 영역들(LV1, LV2)과 분리될 수 있다. 예를 들어, 제1 저전압 영역(LV1)과 제1 고전압 영역(HV1)은 제1 페이지 버퍼를 구성할 수 있고, 제2 저전압 영역(LV2)과 제2 고전압 영역(HV2)은 제2 페이지 버퍼를 구성할 수 있다. 예를 들어, 제1 및 제2 페이지 버퍼들은 도 1의 페이지 버퍼(PB)에 각각 대응할 수 있다.
제2 단(STAGE2)은 제3 및 제4 고전압 영역들(HV3, HV4) 및 제3 및 제4 저전압 영역들(LV3, LV4)을 포함할 수 있다. 제3 및 제4 저전압 영역들(LV3, LV4)은 제2 방향(X)으로 서로 인접할 수 있고, 소자 분리막에 의해 서로 분리될 수 있다. 제3 및 제4 고전압 영역들(HV3, HV4)은 제1 방향(Y)으로 서로 인접할 수 있고, 제4 고전압 영역(HV4)은 제3 및 제4 저전압 영역들(LV3, LV4)와 제1 방향(Y)으로 인접할 수 있다. 예를 들어, 제4 고전압 영역(HV4)은 소자 분리막에 의해 제3 및 제4 저전압 영역들(LV3, LV4)과 분리될 수 있다. 예를 들어, 제3 저전압 영역(LV3)과 제3 고전압 영역(HV3)은 제3 페이지 버퍼를 구성할 수 있고, 제4 저전압 영역(LV4)과 제4 고전압 영역(HV4)은 제4 페이지 버퍼를 구성할 수 있다. 예를 들어, 제3 및 제4 페이지 버퍼들은 도 1의 페이지 버퍼(PB)에 각각 대응할 수 있다.
일 실시예에서, 하부 본딩 패드들(LBP)은 페이지 버퍼 회로(140)의 본딩 패드 영역(BP_R)에서 제1 방향(Y)을 따라 일렬로 배치될 수 있다. 예를 들어, 하부 본딩 패드들(LBP)의 개수는 제1 내지 제4 고전압 영역들(HV1 내지 HV4)에 대응하는 4개일 수 있다. 예를 들어, 본딩 패드 영역(BP_R)은 페이지 버퍼 회로(140)의 제1 내지 제4 고전압 영역들(HV1 내지 HV4) 및 오버헤드 영역(OH)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 예를 들어, 본딩 패드 영역(BP_R)은 오버헤드 영역(OH)을 포함할 수 있고, 하부 본딩 패드들(LBP)은 오버 헤드 영역(OH)에 모두 배치될 수 있다. 또 다른 예를 들어, 본딩 패드 영역(BP_R)은 제1 내지 제4 고전압 영역들(HV1 내지 HV4)을 포함할 수 있고, 하부 본딩 패드들(LBP)은 제1 내지 제4 고전압 영역들(HV1 내지 HV4)에 배치될 수 있다.
일 실시예에서, 관통 전극(TW)은 페이지 버퍼 회로(140)의 상부에서 제1 방향(Y)을 따라 연장될 수 있다. 예를 들어, 관통 전극(TW)은 페이지 버퍼 회로(140)의 제2 및 제4 저전압 영역들(LV2, LV4) 및 제1 내지 제4 고전압 영역들(HV1 내지 HV4)을 가로지를 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 관통 전극(TW)은 페이지 버퍼 회로(140)의 제1 및 제3 저전압 영역들(LV1, LV3) 및 제1 내지 제4 고전압 영역들(HV1 내지 HV4)을 가로지를 수도 있다.
도 15는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 예시적으로 나타내는 회로도이다.
도 15를 참조하면, 페이지 버퍼(PB)는 도 1의 페이지 버퍼(PB)의 일 예에 대응할 수 있고, 또한, 도 14의 제1 내지 제4 페이지 버퍼들 중 하나에 대응할 수 있다. 페이지 버퍼(PB)는 고전압 영역(HV) 및 저전압 영역(LV)을 포함할 수 있다. 고전압 영역(HV)은 비트 라인(BL)에 연결되고 비트 라인 선택 신호(BLSLT)에 의해 구동되는 고전압 트랜지스터(TR1), 예를 들어, 비트 라인 선택 트랜지스터(TR1)를 포함할 수 있다. 또한, 고전압 영역(HV)은 비트 라인(BL)과 소거 전압 라인(VERS) 사이에 연결되고 소거 제어 신호(BLERS)에 의해 구동되는 고전압 트랜지스터, 즉, 소거 트랜지스터(TR2)를 더 포함할 수 있다. 예를 들어, 고전압 트랜지스터들(TR1, TR2)은 약 2V 내지 28V의 고전압 영역에서 동작할 수 있다. 예를 들어, 고전압 영역(HV)은 제1 웰(well) 영역에 배치될 수 있다.
저전압 영역(LV)은 센싱 노드(SO)와 고전압 트랜지스터(TR1) 사이에 연결되고 비트 라인 셧-오프(shut-off) 신호(BLSHF)에 의해 구동되는 트랜지스터(TR), 예를 들어, 비트 라인 셧-오프 트랜지스터(TR)를 포함할 수 있다. 또한, 저전압 영역(LV)은 센싱 노드(SO)에 연결된 복수의 래치들(LT1, LT2)을 더 포함할 수 있다. 예를 들어, 복수의 래치들(LT1, LT2)은 센싱 래치, 포스(force) 래치, 상위 비트 래치, 하위 비트 래치, 또는 캐시 래치 등을 포함할 수 있다. 나아가, 저전압 영역(LV)은 비트 라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로를 더 포함할 수 있다. 예를 들어, 저전압 영역(LV)은 제1 웰 영역과 분리된 제2 웰 영역에 배치될 수 있다.
도 16은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(160)를 개략적으로 나타내는 평면도이다.
도 16을 참조하면, 페이지 버퍼 회로(160)는 제1 내지 제3 영역들(161, 162, 163)을 포함할 수 있다. 제1 영역(161)은 제2 방향(X)을 따라 일렬로 배치된 복수의 저전압 영역들(LV)을 포함하고, 제3 영역(163)은 제2 방향(X)을 따라 일렬로 배치된 복수의 저전압 영역들(LV)을 포함할 수 있다. 예를 들어, 각 저전압 영역(LV)은 도 15의 저전압 영역(LV)에 대응할 수 있다. 제2 영역(162)은 복수의 고전압 영역들(HV) 및 오버헤드 영역(OH)을 포함할 수 있다. 일 실시예에서, 복수의 하부 본딩 패드들(LBP)은 제2 영역(162)에 배치될 수 있고, 이에 따라, 제2 영역(162)은 비트 라인 본딩 패드 영역 또는 본딩 패드 영역(BP_R)이라고 지칭할 수 있다.
복수의 하부 본딩 패드들(LBP)은 복수의 본딩 패드 그룹들(BPG)로 그룹핑될 수 있고, 복수의 본딩 패드 그룹들(BPG) 중 인접한 본딩 패드 그룹들 사이에는 적어도 하나의 관통 배선(TW)이 배치될 수 있다. 이에 따라, 제2 영역(162)에서, 본딩 패드 그룹(BPG)과 관통 배선(TW)은 제2 방향(X)을 따라 교번적으로 배치될 수 있다. 예를 들어, 각 본딩 패드 그룹(BPG)은 제1 방향(Y)을 따라 일렬로 배치된 8개의 하부 본딩 패드들(LBP)을 포함할 수 있다. 이때, 8개의 하부 본딩 패드들(LBP)은 8개의 고전압 영역들(HV)에 각각 연결될 수 있다. 예를 들어, 8개의 하부 본딩 패드들(LBP)은 8개의 고전압 영역들(HV)에 하부 메탈층들 및 하부 메탈 컨택들을 통해 각각 연결될 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 셀 영역(170)을 나타내는 평면도이다. 도 18은 본 개시의 일 실시예에 따라, 도 17의 X5-X5' 선에 따른 단면도이다.
도 17 및 도 18을 함께 참조하면, 메모리 셀 영역(170)은 예를 들어, 도 3의 메모리 셀 영역(31), 도 4의 제1 반도체 칩(41), 도 11a의 메모리 셀 영역(CELL), 또는 도 12a의 제1 메모리 셀 영역(CELL1)에 대응할 수 있다. 메모리 셀 영역(170)은 상부 기판(U_SUB), 공통 소스 라인(CSL), 게이트 구조물(GS), 채널 구조물들(CH), 절연층(IL), 층간 절연층들(ILD1, ILD2, ILD3), 제1 및 제2 메탈층들(M1, M2), 제1 및 제2 비아들(VIA1, VIA2), 상부 본딩 비아들(UBV), 및 상부 본딩 패드들(UBP)을 포함할 수 있다.
상부 기판(U_SUB)은 폴리실리콘으로 구현될 수 있고, 공통 소스 라인(CSL)은 상부 기판(U_SUB)에 불순물들을 도핑함으로써 판형으로 형성될 수 있다. 실시예에 따라, 상부 기판(U_SUB)이 판형 공통 소스 라인(plate CSL)을 포함하는 것으로 정의될 수 있다. 게이트 구조물(GS)는 수직 방향(Z)을 따라 적층되는 복수의 게이트 전극들(GE)을 포함할 수 있고, 인접한 게이트 전극들(GE) 사이에는 절연층(IL)이 배치될 수 있다. 채널 구조물들(CH)은 상부 기판(U_SUB) 또는 공통 소스 라인(CSL) 상에서 수직 방향(Z)을 따라 연장될 수 있다.
제1 및 제2 메탈층들(M1, M2), 상부 본딩 비아들(UBVM), 및 상부 본딩 패드들(UBP)은 금속 물질, 예컨대 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및 티타늄-알루미늄-질화물(TiAlN)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다.　제1 및 제2 비아들(VIA1, VIA2)은 각각 도전성 물질로 이루어질 수 있으며, 예컨대 도핑된 폴리 실리콘 또는 알루미늄(Al), 텅스텐(W), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있다.
본 실시예에 따르면, 제1 메탈층(M1)은 제1 방향(Y)으로 각각 연장되고 제2 방향(X)으로 서로 이격된 비트 라인들(BL)을 포함할 수 있다. 일 실시예에서, 비트 라인들(BL)은 대응하는 제1 비아(VIA1) 및 드레인(DR)을 통해 채널 구조물들(CH)에 각각 연결될 있다. 또한, 비트 라인들(BL)은 대응하는 제2 비아(VIA2), 제2 메탈층(M2) 및 상부 본딩 비아들(UBV)을 통해 상부 본딩 패드들(UBP)에 각각 연결될 수 있다.
예를 들어, 비트 라인들(BL)은 제1 내지 제4 비트 라인들(BL1 내지 BL4)을 포함할 수 있다. 제1 내지 제4 비트 라인들(BL1 내지 BL4)은 대응하는 제2 비아(VIA2)을 통해 제2 메탈층(M2a 내지 M2d)에 각각 연결될 수 있다. 또한, 제2 메탈층(M2a 내지 M2d)은 대응하는 상부 본딩 비아(UBV)를 통해 상부 본딩 패드들(UBP)에 각각 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 상부 본딩 패드들(UBP)은 제1 방향(Y)을 따라 일렬로 배치될 수 있고, 이에 따라, 대응하는 하부 본딩 패드들(LBP)에 각각 연결될 수 있다. 이때, 제2 방향(X)을 따라 배치된 복수의 비트 라인들(BL)은 제2 방향(X)으로 연장된 제2 메탈층(M2)을 통해 상부 본딩 패드들(UBP)에 각각 연결될 수 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치(190)를 나타내는 단면도이다.
도 19를 참조하면, 메모리 장치(190)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI_C)을 포함할 수 있고, 예를 들어, 메모리 셀 영역(CELL)은 도 18의 메모리 셀 영역(170)에 대응할 수 있다. 주변 회로 영역(PERI_C)은 하부 기판(L_SUB), 하부 메탈층들(LMa, LMb), 하부 메탈 컨택들(LMCa, LMCb), 하부 절연층(L_IL), 하부 본딩 비아들(LBV) 및 하부 본딩 패드들(LBP)을 포함할 수 있다. 도시되지는 않았으나, 하부 기판(L_SUB) 상에는 복수의 회로 소자들, 예를 들어, 복수의 트랜지스터들이 배치될 수 있다. 주변 회로 영역(PERI_C)에 포함되는 하부 메탈층들의 개수는 실시예에 다양하게 변경될 수 있다.
일 실시예에서, 주변 회로 영역(PERI_C)은 제1 방향(Y)을 따라 각각 연장되고 수직 방향(Z)으로 서로 이격된 제1 관통 배선(TWa) 및 제2 관통 배선(TWb)을 더 포함할 수 있다. 제1 관통 배선(TWa)은 하부 메탈층(LMa)으로 구현되고, 제2 관통 배선(TWb)은 하부 메탈층(LMb)으로 구현될 수 있다. 이와 같이, 본 실시예에 따르면, 제2 방향(X)으로 이격된 하부 본딩 패드들(LBP) 사이에서, 제1 방향(Y)을 따라 제1 및 제2 관통 배선들(TWa, TWb)이 연장될 수 있다. 주변 회로 영역(PERI_C)에 포함되는 관통 배선들의 개수는 실시예에 다양하게 변경될 수 있다.
도 20은 본 개시의 일 실시예에 따른 메모리 셀 영역(200)을 나타내는 평면도이다. 도 21은 본 개시의 일 실시예에 따라, 도 20의 X6-X6' 선에 따른 단면도이다.
도 20 및 도 21을 함께 참조하면, 메모리 셀 영역(200)은 예를 들어, 도 3의 메모리 셀 영역(31), 도 4의 제1 반도체 칩(41), 도 11a의 메모리 셀 영역(CELL), 또는 도 12a의 제1 메모리 셀 영역(CELL1)에 대응할 수 있다. 또한, 메모리 셀 영역(200)은 도 17의 메모리 셀 영역(170)의 변형 예에 대응할 수 있고, 중복된 설명은 생략한다. 메모리 셀 영역(200)은 상부 기판(U_SUB), 공통 소스 라인(CSL), 게이트 구조물(GS), 채널 구조물들(CH), 절연층(IL), 층간 절연층들(ILD1, ILD2), 제1 메탈층(M1), 제1 비아(VIA1), 상부 본딩 비아(UBV), 및 상부 본딩 패드들(UBP)을 포함할 수 있다.
본 실시예에 따르면, 제1 메탈층(M1)은 제1 방향(Y)으로 각각 연장되고 제2 방향(X)으로 서로 이격된 비트 라인들(BL)을 포함할 수 있다. 일 실시예에서, 비트 라인들(BL)은 대응하는 제1 비아(VIA1) 및 드레인(DR)을 통해 채널 구조물들(CH)에 각각 연결될 있다. 또한, 비트 라인들(BL)은 대응하는 상부 본딩 비아(UBV)를 통해 상부 본딩 패드들(UBP)에 각각 연결될 수 있다.
예를 들어, 비트 라인들(BL)은 제1 내지 제4 비트 라인들(BL1 내지 BL4)을 포함할 수 있다. 제1 내지 제4 비트 라인들(BL1 내지 BL4)은 대응하는 상부 본딩 비아(UBV)를 통해 상부 본딩 패드들(UBPa 내지 UBPd)에 각각 연결될 수 있다. 이때, 상부 본딩 패드들(UBPa 내지 UBPd)은 제2 방향(X)으로 연장된 메탈 패턴들로 구현될 수 있고, 상부 본딩 패드들(UBPa 내지 UBPd)의 제2 방향(X)의 사이즈를 서로 다를 수 있다. 이와 같이, 제2 방향(X)을 따라 배치된 복수의 비트 라인들(BL)은 도 17과 달리 제2 메탈층(M2)을 거치지 않고, 제2 방향(X)으로 연장된 상부 본딩 패드들(UBP)에 각각 연결될 수 있다.
도 22는 본 개시의 일 실시예에 따른 메모리 장치(220)를 나타내는 단면도이다.
도 22를 참조하면, 메모리 장치(220)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI_C)을 포함할 수 있고, 예를 들어, 메모리 셀 영역(CELL)은 도 20의 메모리 셀 영역(200)에 대응할 수 있다. 주변 회로 영역(PERI_C)은 하부 기판(L_SUB), 하부 메탈층들(LMa, LMb), 하부 메탈 컨택들(LMCa, LMCb), 하부 절연층(L_IL), 하부 본딩 비아들(LBV) 및 하부 본딩 패드들(LBP)을 포함할 수 있다. 도시되지는 않았으나, 하부 기판(L_SUB) 상에는 복수의 회로 소자들, 예를 들어, 복수의 트랜지스터들이 배치될 수 있다. 주변 회로 영역(PERI_C)에 포함되는 하부 메탈층들의 개수는 실시예에 다양하게 변경될 수 있다.
일 실시예에서, 주변 회로 영역(PERI_C)은 제1 방향(Y)을 따라 각각 연장되고 수직 방향(Z)으로 서로 이격된 제1 관통 배선(TWa) 및 제2 관통 배선(TWb)을 더 포함할 수 있다. 제1 관통 배선(TWa)은 하부 메탈층(LMa)으로 구현되고, 제2 관통 배선(TWb)은 하부 메탈층(LMb)으로 구현될 수 있다. 이와 같이, 본 실시예에 따르면, 제2 방향(X)으로 이격된 하부 본딩 패드들(LBP) 사이에서, 제1 방향(Y)을 따라 제1 및 제2 관통 배선들(TWa, TWb)이 연장될 수 있다. 주변 회로 영역(PERI_C)에 포함되는 관통 배선들의 개수는 실시예에 다양하게 변경될 수 있다.
일 실시예에서, 하부 본딩 패드들(LBP)은 제2 방향(X)으로 동일한 사이즈를 가질 수 있고, 상부 본딩 패드들(UBP)은 제2 방향(X)으로 서로 다른 사이즈를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 하부 본딩 패드들(LBP)은 제1 방향(Y)으로 동일한 사이즈를 가질 수 있고, 상부 본딩 패드들(UBP)은 제1 방향(Y)으로 서로 다른 사이즈를 가질 수도 있다.
도 23은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치(500)의 단면도이다.
도 23을 참조하면, 메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(500)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 23에 도시된 바와 같이, 메모리 장치(500)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 23에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.
메모리 장치(500)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(410)과 공통 소스 라인(420)을 포함하며, 제3 기판(410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(431-438: 430)이 적층될 수 있다. 제2 기판(310) 및 제3 기판(410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.
일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트 라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트 라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드 라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드 라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드 라인은 더미 워드 라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드 라인(332) 및 워드 라인(333)은 더미 워드 라인일 수 있다. 이 경우, 더미 워드 라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드 라인에 인가되는 전압 레벨은 일반적인 워드 라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드 라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드 라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 23에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(320) 및 복수의 워드 라인들(330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트 라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트 라인(360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.
계속해서, 도 23을 참조하면, 워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드 라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드 라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디
코더를 제공하며, 셀 컨택 플러그들(340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
마찬가지로, 워드 라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드 라인들(430)은 제3 기판(410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(270b)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(370b)과 상부 본딩 메탈(270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 23을 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/ 또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.
일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다.
다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드 라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드 라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드 라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.
한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.
본 실시예에 따르면, 주변 회로 영역(PERI)의 상부 본딩 메탈들(270c)은 페이지 버퍼 회로 영역의 상부에 배치될 수 있고, 제1 방향(X) 및 제2 방향(Y)에 따라 매트릭스 형태로 배치될 수 있다. 페이지 버퍼 회로 영역은 비트 라인 본딩 영역(BLBA)에 대응할 수 있다. 예를 들어, 상부 본딩 메탈들(270c)은 복수의 본딩 패드 그룹들로 그룹핑될 수 있고, 각 본딩 패드 그룹은 제1 방향(Y)을 따라 일렬로 배치된 상부 본딩 메탈들을 포함할 수 있다. 본 실시예에 따르면, 주변 회로 영역(PERI)은 제1 방향(Y)을 따라 연장된 복수의 하나의 관통 배선들을 포함할 수 있다. 예를 들어, 각 관통 배선은 인접한 본딩 패드 그룹들 사이에 배치될 수 있다.
도 24는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 23을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 방향으로 각각 연장된 복수의 비트 라인들, 및 상기 복수의 비트 라인들에 각각 연결되는 복수의 상부 본딩 패드들을 포함하는 메모리 셀 영역; 및
    페이지 버퍼 회로, 상기 페이지 버퍼 회로의 상부에 배치되고 상기 복수의 상부 본딩 패드들에 각각 연결되는 복수의 하부 본딩 패드들, 및 상기 제1 방향으로 각각 연장된 복수의 관통 배선들을 포함하는 주변 회로 영역을 포함하고,
    상기 복수의 하부 본딩 패드들은,
    제1 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제1 하부 본딩 패드들; 및
    제2 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제2 하부 본딩 패드들을 포함하며,
    상기 복수의 관통 배선들은, 상기 제1 본딩 패드 그룹과 상기 제2 본딩 패드 그룹 사이에서 상기 페이지 버퍼 회로를 가로지르는 적어도 하나의 제1 관통 배선을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로 영역은,
    상기 복수의 상부 본딩 패드들과 상기 복수의 하부 본딩 패드들의 본딩에 의해 상기 메모리 셀 영역에 수직 방향으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 페이지 버퍼 회로는, 상기 복수의 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들을 포함하고,
    각 페이지 버퍼는,
    상기 복수의 하부 본딩 패드들 중 하나에 연결되는 고전압 트랜지스터를 포함하는 고전압 영역; 및
    상기 고전압 트랜지스터에 연결되는 제1 트랜지스터를 포함하는 저전압 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 복수의 하부 본딩 패드들은,
    상기 복수의 페이지 버퍼들의 고전압 영역들의 상부에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 적어도 하나의 제1 관통 배선은,
    제1 배선; 및
    상기 제1 배선에 대해 제2 방향으로 이격되고, 상기 제1 배선과 동일 레벨에 배치된 제2 배선을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 적어도 하나의 제1 관통 배선은,
    제1 배선; 및
    상기 제1 배선에 대해 수직 방향으로 이격되고, 상기 제1 배선과 다른 레벨에 배치된 제2 배선을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 복수의 하부 본딩 패드들은,
    제3 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제3 하부 본딩 패드들을 더 포함하며,
    상기 복수의 관통 배선들은,
    상기 제2 본딩 패드 그룹과 상기 제3 본딩 패드 그룹 사이에서 상기 페이지 버퍼 회로를 가로지르는 적어도 하나의 제2 관통 배선을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 적어도 하나의 제1 관통 배선은,
    제1 배선; 및
    상기 제1 배선에 대해 제2 방향으로 이격되고, 상기 제1 배선과 동일 레벨에 배치된 제2 배선을 포함하고,
    상기 제1 및 제2 배선들 각각의 너비는, 상기 적어도 하나의 제2 관통 배선의 너비보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 주변 회로 영역은, 주변 회로 및 페이지 버퍼 디코더를 더 포함하고,
    상기 페이지 버퍼 회로는, 상기 주변 회로와 상기 페이지 버퍼 디코더 사이에 배치되며,
    상기 복수의 관통 배선들은 상기 주변 회로와 상기 페이지 버퍼 디코더 사이에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1 웨이퍼에 배치된 제1 메모리 셀 어레이, 상기 제1 메모리 셀 어레이에 연결되고 제1 방향으로 각각 연장된 비트 라인들, 및 상기 비트 라인들에 각각 연결된 상부 본딩 패드들을 포함하는 제1 메모리 셀 영역;
    제2 웨이퍼에 배치된 제2 메모리 셀 영역을 포함하고, 상기 제1 메모리 셀 영역에 대해 수직 방향으로 상부에 배치되는 제2 메모리 셀 영역; 및
    제3 웨이퍼에 배치된 페이지 버퍼 회로, 상기 상부 본딩 패드들에 각각 연결된 하부 본딩 패드들, 및 상기 제1 방향으로 각각 연장된 복수의 관통 배선들을 포함하고, 상기 제1 메모리 셀 영역에 대해 상기 수직 방향으로 하부에 배치되는 주변 회로 영역을 포함하고,
    상기 하부 본딩 패드들은,
    제1 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제1 하부 본딩 패드들; 및
    제2 본딩 패드 그룹에 포함되고 상기 제1 방향을 따라 일렬로 배치된 제2 하부 본딩 패드들을 포함하며,
    상기 복수의 관통 배선들은, 상기 제1 본딩 패드 그룹과 상기 본딩 패드 제2 그룹 사이에서 상기 페이지 버퍼 회로를 가로지르는 적어도 하나의 제1 관통 배선을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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