CN117177579A - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置的第1芯片中，多个第1半导体膜穿通多个第1导电层而分别沿积层方向延伸。第1芯片中，在多个第1导电层与多个第1半导体膜交叉的多个交叉位置形成有多个存储单元。第2芯片中，多个第2半导体膜穿通多个第2导电层而分别沿积层方向延伸。第2芯片中，在多个第2导电层与多个第2半导体膜交叉的多个交叉位置形成有多个存储单元。第1连接构成与第2连接构成彼此绝缘。第1连接构成是从多个第1导电层中第1半导体膜的前端所到达的第1导电层到第3芯片。第2连接构成是从多个第2导电层中第2半导体膜的前端所到达的第2导电层到第3芯片。

Description

半导体存储装置
[相关申请的交叉参考]
本申请基于2022年06月03日提出申请的在先日本专利申请第2022-090696号的优先权而主张优先权利益，通过引用而将其全部内容并入本文中。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
对于具有存储单元阵列的半导体存储装置，有时会从存储单元阵列中抹除数据。在半导体存储装置中，在抹除处理中实现特定的功能。
发明内容
一实施方式提供一种能够容易地使抹除处理多功能化的半导体存储装置。
根据一实施方式，提供一种具有第1芯片、第2芯片及第3芯片的半导体存储装置。第2芯片接合于第1芯片。第3芯片在与第1芯片相反的一侧接合于第2芯片。第1芯片具有多个第1导电层、多个第1半导体膜及多个第1绝缘膜。多个第1导电层隔着第1绝缘层而积层。多个第1半导体膜穿通多个第1导电层而分别沿积层方向延伸。多个第1绝缘膜分别配置在多个第1导电层与第1半导体膜之间。第1芯片中，在多个第1导电层与多个第1半导体膜交叉的多个交叉位置形成有多个存储单元。第2芯片具有多个第2导电层、多个第2半导体膜及多个第2绝缘膜。多个第2导电层隔着第2绝缘层而积层。多个第2半导体膜穿通多个第2导电层而分别沿积层方向延伸。多个第2绝缘膜分别配置在多个第2导电层与第2半导体膜之间。第2芯片中，在多个第2导电层与多个第2半导体膜交叉的多个交叉位置形成有多个存储单元。第1连接构成与第2连接构成彼此绝缘。第1连接构成是从多个第1导电层中第1半导体膜的前端所到达的第1导电层到第3芯片。第2连接构成是从多个第2导电层中第2半导体膜的前端所到达的第2导电层到第3芯片。
根据所述构成，能提供一种能够容易地使抹除处理多功能化的半导体存储装置。
附图说明
图1是表示实施方式的半导体存储装置的构成的框图。
图2是表示实施方式的各存储单元阵列的构成的电路图。
图3是表示实施方式的芯片间的连接构成的图。
图4是表示实施方式的半导体存储装置的构成的积层方向的剖视图。
图5(a)、(b)是表示实施方式的存储单元的构成的积层方向、俯视方向的剖视图。
图6是表示实施方式的半导体存储装置的构成的俯视图。
图7是表示实施方式的半导体存储装置的构成的俯视图。
图8是表示实施方式的插塞连接部的构成的积层方向的剖视图。
图9是表示实施方式的单元部的构成的积层方向的剖视图。
具体实施方式
以下，参照附图来详细说明实施方式的半导体存储装置。此外，本发明不受该实施方式限定。
(实施方式)实施方式的半导体存储装置具有存储单元阵列，有时会从存储单元阵列中抹除数据，且设法使抹除处理多功能化。例如，半导体存储装置1以图1所示的方式构成。图1是表示半导体存储装置1的构成的框图。
半导体存储装置1具有多个芯片10_1、10_2、20。多个芯片10_1、10_2、20中，芯片10_1、10_2分别包含存储单元阵列11_1、11_2，也被称作阵列芯片。芯片20包含控制存储单元阵列11_1、11_2的电路，也被称作电路芯片。
此外，芯片10_1、10_2在无需彼此区分时简称为芯片10。存储单元阵列11_1、11_2在无需彼此区分时简称为存储单元阵列11。
芯片10_1包含存储单元阵列11_1。存储单元阵列11_1中，三维排列着多个存储单元晶体管(以下简称为存储单元)。芯片10_2包含存储单元阵列11_2。存储单元阵列11_2中，三维排列着多个存储单元。包含存储单元阵列11_1及存储单元阵列11_2的存储单元阵列群12包含多个区块BK。区块BK是共通连接着字线WL的多个存储单元的集合。区块BK分割配置在多个芯片10_1、10-2。将针对每个芯片分割区块BK的单位称为子区块SBK。
在存储单元阵列群12包含多个区块BK0～BK2的情况下，存储单元阵列11_1包含多个子区块SBK0_1～SBK2_1，存储单元阵列11_2包含多个子区块SBK0_2～SBK2_2。子区块SBK内的多个存储单元与行及列建立对应。
各子区块SBK包含多个串组件SU。串组件SU是共有字线WL的多个存储器串MS的集合。图1中，例示子区块SBK包含4个串组件SU0～SU3的构成。
串组件SU包含多个存储器串MS。存储器串MS包含串联连接的多个存储单元的集合。
此外，图1中，例示了半导体存储装置1包含2个芯片(阵列芯片)10_1、10_2的构成，但半导体存储装置1也可包含3个以上的阵列芯片。与此相应，存储单元阵列群12也可包含3个以上的存储单元阵列11。存储单元阵列群12内的区块BK的个数、存储单元阵列11内的子区块SBK的个数是任意的。子区块SBK内的串组件SU的个数也是任意的。
芯片20包含定序器21、电压产生电路22、行驱动器23、行解码器24及感测放大器25作为用于控制存储单元阵列11_1、11_2的电路。
定序器21统括地控制芯片20的各部。定序器21与电压产生电路22、行驱动器23、行解码器24及感测放大器25分别连接。定序器21基于从外部的控制器CTR接收到的指令、数据，控制半导体存储装置1的动作。
例如，定序器21基于写入指令而控制写入动作。定序器21在写入动作的控制下，从存储单元阵列11中地址被指定的存储单元写入数据，并向控制器CTR发回写入完成通知。定序器21基于读取指令而控制读取动作。定序器21在读取动作的控制下，自存储单元阵列11中地址被指定的存储单元读取数据，并向控制器CTR发回读取数据。定序器21基于抹除指令而控制抹除动作。定序器21在抹除动作的控制下，抹除存储单元阵列11中地址被指定的区域的数据，并向控制器CTR发回抹除完成通知。
电压产生电路22产生写入动作、读取动作及抹除动作等所使用的电压。电压产生电路22连接于行驱动器23及感测放大器25。电压产生电路22将所产生的电压供给到行驱动器23及/或感测放大器25。
行驱动器23连接于行解码器24。行驱动器23从定序器21接收行地址(例如页地址)。行驱动器23根据行地址，将从电压产生电路22接收到的电压传输到行解码器24。
行解码器24从定序器21接收行地址(例如区块地址)。行解码器24将行地址解码。行解码器24根据解码结果，选择存储单元阵列11中地址被指定的区块BK。
行解码器24经由多个字线WL连接于存储单元阵列11_1、11_2。存储单元阵列11_1的字线WL与存储单元阵列11_2的字线WL共通连接于行解码器24。由此，行解码器24能够并行地驱动存储单元阵列11_1的字线WL与存储单元阵列11_2的字线WL。
行解码器24经由多个选择栅极线SGD、SGS连接于存储单元阵列11_1、11_2。存储单元阵列11_1的选择栅极线SGD、SGS与存储单元阵列11_2的选择栅极线SGD、SGS共通连接于行解码器24。由此，行解码器24能够并行地驱动存储单元阵列11_1的选择栅极线SGD、SGS与存储单元阵列11_2的选择栅极线SGD、SGS。
行解码器24经由多个源极线SL_1连接于存储单元阵列11_1，经由多个源极线SL_2连接于存储单元阵列11_2。存储单元阵列11_1的源极线SL_1与存储单元阵列11_2的源极线SL_2分别连接于行解码器24。由此，行解码器24能够将存储单元阵列11_1的源极线SL_1与存储单元阵列11_2的源极线SL_2彼此独立地驱动。
行解码器24可在抹除动作时，对源极线SL_1及源极线SL_2中的一者供给抹除电压且不对另一者供给抹除电压。行解码器24也可在抹除动作时，对源极线SL_1供给抹除电压，且独立地对源极线SL_2供给抹除电压。
存储单元阵列11_1的位线BL_1与存储单元阵列11_2的位线BL_2单独连接于感测放大器25。由此，感测放大器25能够将存储单元阵列11_1的位线BL_1与存储单元阵列11_2的位线BL_2彼此独立地进行驱动或感测。
感测放大器25经由多个位线BL连接于BL选择电路26。BL选择电路26分别连接于存储单元阵列11_1、11_2。BL选择电路26经由多个位线BL_1连接于存储单元阵列11_1，经由多个位线BL_2连接于存储单元阵列11_2。BL选择电路26选择多个位线BL_1与多个位线BL_2的至少一者，并将它们连接于多个位线BL。
在BL选择电路26选择多个位线BL_1，并将它们连接于多个位线BL的情况下，感测放大器25在写入动作时，将与写入数据对应的电压供给到存储单元阵列11_1的位线BL_1。感测放大器25在读取动作时，对存储单元阵列11_1的位线BL_1供给电压并感测电位。感测放大器25也可在抹除动作时对位线BL_1供给抹除电压。
在BL选择电路26选择多个位线BL_2，并将它们连接于多个位线BL的情况下，感测放大器25在写入动作时，将与写入数据对应的电压供给到存储单元阵列11_2的位线BL_2。感测放大器25在读取动作时，对存储单元阵列11_2的位线BL_2供给电压并感测电位。感测放大器25也可在抹除动作时对位线BL_2供给抹除电压。
接下来，使用图2对各存储单元阵列11_1、11_2的电路构成进行说明。图2是表示各存储单元阵列11_1、11_2的构成的电路图。
各存储单元阵列11的各子区块SBK的各串组件SU具有多个存储器串MS。各存储器串MS具有多个存储单元MC及选择晶体管ST1、ST2。在各存储器串MS内，多个存储单元MC0～MC5串联连接于选择晶体管ST1、ST2间。选择晶体管ST1的漏极连接于位线BL。选择晶体管ST2的源极连接于源极线SL。
各串组件SU中，多个存储器串MS共通连接于选择栅极线SGD、SGS、字线WL。例如，选择栅极线SGD共通连接于多个存储器串MS的选择晶体管ST1的栅极。字线WL共通连接于多个存储器串MS的存储单元MC的栅极。选择栅极线SGS共通连接于多个存储器串MS的选择晶体管ST2的栅极。
在1个串组件SU内，连接于1个字线WL的多个存储单元MC的集合被记作单元组件CU。例如，在存储单元MC存储p比特数据(p为1以上的整数)的情况下，单元组件CU的存储电容被定义为p页数据。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能够并行地驱动字线WL。各字线WL共通连接于存储单元阵列11_1的存储单元MC的栅极与存储单元阵列11_2的存储单元MC的栅极。字线WL0共通连接于存储单元阵列11_1的存储单元MC0的栅极与存储单元阵列11_2的存储单元MC0的栅极。字线WL5共通连接于存储单元阵列11_1的存储单元MC5的栅极与存储单元阵列11_2的存储单元MC5的栅极。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能够并行地驱动选择栅极线SGD。选择栅极线SGD0共通连接于存储单元阵列11_1的串组件SU0的选择晶体管ST2的栅极与存储单元阵列11_2的串组件SU0的选择晶体管ST2的栅极。选择栅极线SGD2共通连接于存储单元阵列11_1的串组件SU2的选择晶体管ST2的栅极与存储单元阵列11_2的串组件SU2的选择晶体管ST2的栅极。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能够并行地驱动选择栅极线SGS。选择栅极线SGS共通连接于存储单元阵列11_1的选择晶体管ST2的栅极与存储单元阵列11_2的选择晶体管ST2的栅极。
即，行解码器24能够利用存储单元阵列11_1与存储单元阵列11_2并行地驱动字线WL，且能够并行地驱动选择栅极线SGD，且能够并行地驱动选择栅极线SGS。由此，能够抑制行解码器24中驱动字线WL、选择栅极线SGD、选择栅极线SGS的部分的电路面积使之小型化。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为源极线SL能够彼此独立地驱动。源极线SL单独连接于存储单元阵列11_1与存储单元阵列11_2。源极线SL_1连接于存储单元阵列11_1的各存储器串MS的选择晶体管ST2的源极。源极线SL_2连接于存储单元阵列11_2的各存储器串MS的选择晶体管ST2的源极。
存储单元阵列11_1的各存储器串MS与存储单元阵列11_2的各存储器串MS构成为能够彼此独立地驱动位线BL。位线BL单独连接于存储单元阵列11_1与存储单元阵列11_2。位线BL_1连接于存储单元阵列11_1中的各存储器串MS的选择晶体管ST2的漏极。位线BL_2连接于存储单元阵列11_2中的各存储器串MS的选择晶体管ST2的漏极。
存储单元阵列11_1、11-2与感测放大器25之间连接着BL选择电路26。BL选择电路26具有n个选择器SEL。n个选择器SEL对应于感测放大器25侧的n个位线BL0～BLn，且对应于存储单元阵列11_1侧的n个位线BL0_1～BLn_1，且对应于存储单元阵列11_2侧的n个位线BL0_2～BLn_2。各选择器SEL根据位线选择信号BS1、BS2，将感测放大器25侧的位线BL连接于存储单元阵列11_1侧的位线BL_1与存储单元阵列11_2侧的位线BL_2的至少一者。
即，行解码器24能够利用存储单元阵列11_1与存储单元阵列11_2独立地驱动源极线SL_1、SL_2，且能够选择地驱动存储单元阵列11_1及存储单元阵列11_2的至少一者。感测放大器25能够利用存储单元阵列11_1与存储单元阵列11_2独立地驱动位线BL_1、BL_2，且能够选择地驱动存储单元阵列11_1及存储单元阵列11_2的至少一者。由此，能够使存储单元阵列11_1与存储单元阵列11_2彼此独立地进行不同的抹除动作。即，能够利用存储单元阵列11_1与存储单元阵列11_2关于抹除动作实现不同的功能，且能够根据用途区分使用存储单元阵列11_1与存储单元阵列11_2。
例如，在抹除动作中，如果利用行解码器24及BL选择电路26选择存储单元阵列11_1而不选择存储单元阵列11_2，则能够利用存储单元阵列11_1中地址被指定的子区块SBK选择性地抹除数据。此时，在存储单元阵列11_2中，数据未被抹除。即，能够将抹除的单位减小为区块BK内以芯片为单位分割而成的子区块SBK的尺寸。此外，也能够利用行解码器24及BL选择电路26选择存储单元阵列11_1与存储单元阵列11_2两者而抹除数据。
或者，存储单元阵列11_1的源极线SL_1的配线负载与存储单元阵列11_2的源极线SL_2的配线负载有时不同。配线负载可能因配线的寄生电容、寄生电阻等而异。在抹除动作中，能够根据配线负载的差异，利用行解码器24、BL选择电路26及感测放大器25使存储单元阵列11_1中数据的抹除时间与存储单元阵列11_2中数据的抹除时间不同。当存储单元阵列11_1的源极线SL_1的配线负载高于存储单元阵列11_2的源极线SL_2的配线负载时，在抹除动作中，存储单元阵列11_1中数据的抹除时间可被控制得比存储单元阵列11_2中数据的抹除时间长。
或者，在抹除动作中，能够根据配线负载的差异，利用行解码器24、BL选择电路26及感测放大器25使存储单元阵列11_1中数据的抹除电压与存储单元阵列11_2中数据的抹除电压不同。当存储单元阵列11_1的源极线SL_1的配线负载高于存储单元阵列11_2的源极线SL_2的配线负载时，在抹除动作中，存储单元阵列11_1中数据的抹除电压可被控制得高于存储单元阵列11_2中数据的抹除电压。
接下来，使用图3来说明芯片间的连接构成。图3是表示芯片20、10_1、10_2间的连接构成的图。
在芯片(电路芯片)20的上侧，配置芯片(阵列芯片)10_1。也可在芯片20的上表面接合芯片10_1。在芯片10_1的上侧配置芯片(阵列芯片)10_2。也可在芯片10_1的上表面接合芯片10_2。芯片10_2在芯片20的相反侧接合于芯片10_1。即，形成芯片20之上依序积层有芯片10_1、芯片10_2的构造。该构造是多个存储单元阵列11_1、11_2积层而成的构造，也被称作多堆叠阵列。
在芯片10_1、10_2的每一个中，存储单元阵列11_1、11_2包含单元部、插塞连接部及单元源极部CSL_1、CSL_2。单元部是排列着多个存储单元MC的区域。插塞连接部是选择栅极线SGS、字线WL、选择栅极线SGD相对于单元部被朝俯视方向引出，分别连接于接触插塞的区域。单元源极部CSL_1、CSL_2在积层方向上与单元部及插塞连接部相邻，连接于各存储器串MS(参照图2)的源极侧端部。单元源极部CSL_1、CSL_2等效地作为源极线SL_1、SL_2的一部分发挥功能。
芯片10_1的源极连接线SCL_1与芯片10_2的源极连接线SCL_2彼此单独连接于芯片20的行解码器24。源极连接线SCL_1连接于存储单元阵列11_1的单元源极部CSL_1。源极连接线SCL_1及单元源极部CSL_1作为源极线SL_1发挥功能。源极连接线SCL_2以与单元源极部CSL_1绝缘的状态通过存储单元阵列11_1的单元源极部CSL_1，连接于存储单元阵列11_2的单元源极部CSL_2。源极连接线SCL_2及单元源极部CSL_2作为源极线SL_2发挥功能。源极连接线SCL_1与源极连接线SCL_2彼此电绝缘。即，源极线SL_1与源极线SL_2彼此电绝缘。
芯片10_1的字线WL与芯片10_2的字线WL共通连接于芯片20的行解码器24。字线WL连接于存储单元阵列11_1的插塞连接部与存储单元阵列11_2的插塞连接部。
芯片10_1的选择栅极线SGD与芯片10_2的选择栅极线SGD共通连接于芯片20的行解码器24。选择栅极线SGD连接于存储单元阵列11_1的插塞连接部与存储单元阵列11_2的插塞连接部。
芯片10_1的选择栅极线SGS与芯片10_2的选择栅极线SGS共通连接于芯片20的行解码器24。选择栅极线SGS连接于存储单元阵列11_1的插塞连接部与存储单元阵列11_2的插塞连接部。
芯片10_1的位线BL与芯片10_2的位线BL共通连接于芯片20的感测放大器25。位线BL连接于存储单元阵列11_1的单元部与存储单元阵列11_2的单元部。
接下来，使用图4来说明半导体存储装置1的各芯片20、10_1、10_2的概略构成。图4是表示半导体存储装置1的构成的积层方向的剖视图。
半导体存储装置1中，积层有多个芯片20、10_1、10_2。芯片10_1配置在芯片20的+Z侧。芯片10_2配置在芯片10_1的+Z侧。即，芯片10_1、10_2依序积层在芯片20的+Z侧。芯片10_1、10_2依序接合于芯片20的+Z侧的构造中，存储单元阵列11_1、11_2依序积层，而被称作多堆叠阵列。
此外，多堆叠阵列中积层的芯片(阵列芯片)10的个数不限于2个，也可为3个以上。
芯片10_1接合于芯片20的+Z侧的面。芯片10_1也可通过直接接合而接合。芯片20在+Z侧具有绝缘膜(例如氧化膜)DL1与电极PD1。芯片10_1在-Z侧具有绝缘膜(例如氧化膜)DL2与电极PD2。在芯片20、10_1的接合面BF1，芯片20的绝缘膜DL1与芯片10_1的绝缘膜DL2接合，芯片20的电极PD1与芯片10_1的电极PD2接合。
芯片10_2接合于芯片10_1的+Z侧的面。芯片10_2在芯片20的相反侧接合于芯片10_1。芯片10_2也可通过直接接合而接合。芯片10_1在+Z侧具有绝缘膜(例如氧化膜)DL2与电极PD3。芯片10_2在-Z侧具有绝缘膜(例如氧化膜)DL3与电极PD4。在芯片10_1、10_2的接合面BF2，芯片10_1的绝缘膜DL2与芯片10_2的绝缘膜DL3接合，芯片10_1的电极PD3与芯片10_2的电极PD4接合。
芯片20具有衬底4、晶体管Tr、电极PD1、配线构造WS-1～WS-10、绝缘膜DL1。衬底4配置在芯片20的-Z侧，沿XY方向呈板状延伸。衬底4可由以半导体(例如硅)为主成分的材料形成。衬底4具有+Z侧的表面4a。晶体管Tr作为用于控制存储单元阵列11的电路(定序器21、电压产生电路22、行驱动器23、行解码器24、感测放大器25等)的电路元件发挥功能。晶体管Tr包含：作为导电膜配置在衬底4的表面4a的栅极电极、作为半导体区域配置在衬底4内的表面4a附近的源极电极、及漏极电极等。电极PD1如上所述，以其表面在芯片20、10_1的接合面BF1露出的方式配置。各配线构造WS-1～WS-10主要沿Z方向延伸，将晶体管Tr的栅极电极、源极电极、漏极电极等连接到电极PD1。
芯片10_1具有积层体SST1、导电层103、导电层104、多个柱状体CL、多个插塞CP1、多个插塞CP2、多个导电膜BL_1、电极PD2、电极PD3、绝缘膜DL2。积层体SST1中，多个导电层102隔着绝缘层101沿Z方向积层。多个导电层102从-Z侧到+Z侧依序作为选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS发挥功能。
各导电层102沿XY方向呈板状延伸。各柱状体CL穿通多个导电层102而沿Z方向延伸。各柱状体CL也可沿Z方向贯通积层体SST1。各柱状体CL沿Z方向呈柱状延伸。各柱状体CL包含作为通道区域发挥功能的半导体膜CH(参照图5)。半导体膜CH呈具有沿着Z方向的轴的柱状(例如以柱形状或筒形状)延伸。在多个导电层102与多个柱状体CL交叉的多个交叉位置、即多个导电层102与多个半导体膜CH交叉的多个交叉位置形成有多个存储单元MC。
如图5(a)、图5(b)所示，各柱状体CL包含绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷蓄积膜CT、绝缘膜BLK1、绝缘膜BLK2。图5(a)是表示存储单元MC的构成的XZ剖视图，且是图4的A部分的放大剖视图。图5(b)是表示存储单元MC的构成的XY剖视图，且表示将图5(a)沿着B-B线切断时的截面。绝缘膜CR构成沿Z方向延伸，且具有沿着Z方向的轴的柱形状。绝缘膜CR可由氧化硅等绝缘物形成。半导体膜CH构成以从XY方向外侧覆盖绝缘膜CR的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。半导体膜CH可由多晶硅等半导体形成。绝缘膜TNL构成以从XY方向外侧覆盖半导体膜CH的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。绝缘膜TNL可由氧化硅等绝缘物形成。电荷蓄积膜CT构成以从XY方向外侧覆盖绝缘膜TNL的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。电荷蓄积膜CT可由氮化硅等绝缘物形成。绝缘膜BLK1构成以从XY方向外侧覆盖电荷蓄积膜CT的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。绝缘膜BLK1可由氧化硅等绝缘物形成。绝缘膜BLK2构成以从XY方向外侧覆盖绝缘膜BLK1的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。绝缘膜BLK2可由氧化铝等绝缘物形成。图5(a)、图5(b)中以虚线包围而示出的部分作为存储单元MC发挥功能。
如图4所示，柱状体CL的半导体膜CH的前端到达导电层103。半导体膜CH在+Z侧端连接于导电层103，在-Z侧端经由插塞连接于导电膜BL_1。导电膜BL_1作为位线BL_1(参照图2)发挥功能。导电层103的+Z侧被导电层104覆盖。导电层103、104作为源极线SL的单元源极部CSL_1(参照图3)发挥功能。半导体膜CH作为存储器串MS(参照图2)的通道区域发挥功能。
另外，各导电层102的Y方向宽度也可彼此均等。多个导电层102从-Z侧到+Z侧，X方向宽度阶段性地变大。多个导电层102以从-Z侧到+Z侧，X方向端逐渐位于外侧的方式构成。由此，构成从-Z侧到+Z侧，依序将选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS呈阶梯状引出到存储单元阵列11_1的插塞连接部的阶梯构造。
进而，导电层103可为与最靠+Z侧的导电层102相比，X方向宽度较大，且X方向端可位于更靠外侧。由此，构成从-Z侧到+Z侧，依序将选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS、单元源极部CSL_1呈阶梯状引出到存储单元阵列11_1的插塞连接部的阶梯构造。
多个插塞CP1对应于多个导电层102及导电层103。各插塞CP1配置在Z方向上的电极PD1与对应的导电层102、103之间，且-Z侧端电连接于电极PD2，沿Z方向延伸，+Z侧端电连接于对应的导电层102、103。由此，插塞CP1将电极PD2与对应的导电层102、103电连接。将电极PD2与导电层103连接的插塞CP1作为源极线SL的源极连接线SCL_1(参照图3)发挥功能。
多个插塞CP2对应于多个电极PD2，且对应于多个电极PD3。各插塞CP2配置在Z方向上的对应电极PD2与对应电极PD3之间，且-Z侧端电连接于电极PD2，沿Z方向延伸而贯通多个导电膜102，+Z侧端电连接于对应电极PD3。各插塞CP2以其外侧面被绝缘膜覆盖而与导电膜102绝缘的状态贯通导电膜102。由此，插塞CP2将对应电极PD2与对应电极PD3电连接。将电极PD2、对应电极PD3与芯片10_2的导电层103连接的插塞CP2作为源极线SL的源极连接线SCL_2(参照图3)发挥功能。
多个导电膜BL_1配置在积层体SST1的-Z侧。多个导电膜BL_1彼此沿X方向排列。各导电膜BL_1沿Y方向延伸。多个导电膜BL_1对应于多个柱状体CL。各导电膜BL_1电连接于对应的柱状体CL的-Z侧端，作为位线BL_1发挥功能。导电膜BL_1电连接于电极PD2。由此，位线BL_1可以经由电极PD2、电极PD1、配线构造WS连接于芯片10的晶体管Tr。
电极PD2如上所述，以其表面在芯片20、10_1的接合面BF1露出的方式配置。电极PD3如上所述，以其表面在芯片10_1、10_2的接合面BF2露出的方式配置。
芯片10_2具有积层体SST2、导电层103、导电层104、多个柱状体CL、多个插塞CP3、多个导电膜BL_2、电极PD4、绝缘膜DL2。积层体SST2中，多个导电层102隔着绝缘层101沿Z方向积层。多个导电层102从-Z侧到+Z侧，依序作为选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS发挥功能。
各导电层102沿XY方向呈板状延伸。各柱状体CL穿通多个导电层102而沿Z方向延伸。各柱状体CL也可沿Z方向贯通积层体SST2。各柱状体CL沿Z方向呈柱状延伸。各柱状体CL包含作为通道区域发挥功能的半导体膜CH(参照图5)。半导体膜CH呈具有沿着Z方向的轴的柱状(例如以柱形状或筒形状)延伸。在多个导电层102与多个柱状体CL交叉的多个交叉位置、即多个导电层102与多个半导体膜CH交叉的多个交叉位置形成有多个存储单元MC。
如图5(a)、图5(b)所示，各柱状体CL包含绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷蓄积膜CT、绝缘膜BLK1、绝缘膜BLK2。绝缘膜CR构成沿Z方向延伸，且具有沿着Z方向的轴的柱形状。绝缘膜CR可由氧化硅等绝缘物形成。半导体膜CH构成以从XY方向外侧覆盖绝缘膜CR的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。半导体膜CH可由多晶硅等半导体形成。绝缘膜TNL构成以从XY方向外侧覆盖半导体膜CH的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。绝缘膜TNL可由氧化硅等绝缘物形成。电荷蓄积膜CT构成以从XY方向外侧覆盖绝缘膜TNL的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。电荷蓄积膜CT可由氮化硅等绝缘物形成。绝缘膜BLK1构成以从XY方向外侧覆盖电荷蓄积膜CT的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。绝缘膜BLK1可由氧化硅等绝缘物形成。绝缘膜BLK2构成以从XY方向外侧覆盖绝缘膜BLK1的方式沿Z方向延伸，且具有沿着Z方向的轴的筒形状。绝缘膜BLK2可由氧化铝等绝缘物形成。图5(a)、图5(b)中以虚线包围而示出的部分作为存储单元MC发挥功能。
如图4所示，柱状体CL的半导体膜CH的前端到达导电层103。半导体膜CH在+Z侧端连接于导电层103，在-Z侧端经由插塞连接于导电膜BL_2。导电膜BL_2作为位线BL_2(参照图2)发挥功能。导电层103的+Z侧被导电层104覆盖。导电层103、104作为源极线SL的单元源极部CSL_2(参照图3)发挥功能。半导体膜CH作为存储器串MS(参照图2)的通道区域发挥功能。
另外，各导电层102的Y方向宽度也可彼此均等。多个导电层102从-Z侧到+Z侧，X方向宽度阶段性地变大。多个导电层102以从-Z侧到+Z侧，X方向端逐渐位于外侧的方式构成。由此，构成从-Z侧到+Z侧，依序将选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS呈阶梯状引出到存储单元阵列11_2的插塞连接部的阶梯构造。
进而，导电层103可为与最靠+Z侧的导电层102相比，X方向宽度较大，且X方向端可位于更靠外侧。由此，构成从-Z侧到+Z侧，依序将选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS、单元源极部CSL_2呈阶梯状引出到存储单元阵列11_2的插塞连接部的阶梯构造。
多个插塞CP3对应于多个导电层102及导电层103。各插塞CP3配置在Z方向上的电极PD4与对应的导电层102、103之间，且-Z侧端电连接于电极PD4，沿Z方向延伸，+Z侧端电连接于对应的导电层102、103。由此，插塞CP3将电极PD4与对应的导电层102、103电连接。将电极PD4与电层103连接的插塞CP3作为源极线SL的源极连接线SCL_2(参照图3)发挥功能。
多个导电膜BL_2配置在积层体SST2的-Z侧。多个导电膜BL_2彼此沿X方向排列。各导电膜BL_2沿Y方向延伸。多个导电膜BL_2对应于多个柱状体CL。各导电膜BL_2电连接于对应的柱状体CL的-Z侧端，作为位线BL_2发挥功能。导电膜BL_2电连接于电极PD4。由此，位线BL_2可以经由电极PD4、电极PD1、配线构造WS连接于芯片10的晶体管Tr。
电极PD4如上所述，以其表面在芯片10_1、10_2的接合面BF2露出的方式配置。
如果将芯片10_1与芯片10_2加以比较，则从单元源极部CSL_1延伸到芯片20的源极连接线SCL_1与从单元源极部CSL_2延伸到芯片20的源极连接线SCL_2彼此绝缘。从芯片10_1的半导体膜CH的前端所到达的导电层103到芯片20的晶体管Tr的连接构成(插塞CP1→电极PD2→电极PD1→配线构造WS-1)与从芯片10_2的半导体膜CH的前端所到达的导电层103到芯片20的晶体管Tr的连接构成(插塞CP3→电极PD4→电极PD3→插塞CP2→电极PD2→电极PD1→配线构造WS-2)彼此绝缘。
另外，从芯片10_1的半导体膜CH的后端延伸到芯片20的位线BL_1与从芯片10_2的半导体膜CH的后端延伸到芯片20的位线BL_2彼此绝缘。从芯片10_1的半导体膜CH的后端到芯片20的晶体管Tr的连接构成(插塞(未图示)→电极PD2→电极PD1→配线构造WS)与从芯片10_2的半导体膜CH的后端到芯片20的晶体管Tr的连接构成(插塞(未图示)→电极PD4→电极PD3→插塞(未图示)→电极PD2→电极PD1→配线构造WS)彼此绝缘。
由此，能够独立地进行经由源极线SL_1及位线BL_1的驱动向存储单元MC施加抹除电压、及经由源极线SL_2及位线BL_2的驱动向存储单元MC施加抹除电压。即，能够使存储单元阵列11_1与存储单元阵列11_2彼此独立地进行不同的抹除动作。由此，能够利用存储单元阵列11_1与存储单元阵列11_2关于抹除动作实现不同的功能，且能够根据用途区分使用存储单元阵列11_1与存储单元阵列11_2。
例如，在抹除动作中，能够使得存储单元阵列11_1中数据被抹除，存储单元阵列11_2中数据不被抹除。即，通过对积层体SST1中最靠-Z侧的导电层102与积层体SST2中最靠-Z侧的导电层102供给选择电压而选择存储单元阵列11_1、11_2两者。此时，经由源极线SL_1及位线BL_1对存储单元阵列11_1的存储单元MC的通道区域施加抹除电压(例如约20V)，经由源极线SL_2及位线BL_2对存储单元阵列11_2的存储单元MC的通道区域施加基准电压(例如约0V)。由此，实质上，能够以选择存储单元阵列11_1而不选择存储单元阵列11_2的方式，在存储单元阵列11_1的地址被指定的子区块SBK中选择性地抹除数据。此时，存储单元阵列11_2中，数据未被抹除。即，能够将抹除的单位减小为区块BK内以芯片为单位分割而成的子区块SBK的尺寸。
或者，在抹除动作中，能够使得存储单元阵列11_1中数据未被抹除，而存储单元阵列11_2中数据被抹除。即，通过对积层体SST1中最靠-Z侧的导电层102与积层体SST2中最靠-Z侧的导电层102供给选择电压而选择存储单元阵列11_1、11_2两者。此时，经由源极线SL_1及位线BL_1对存储单元阵列11_1的存储单元MC的通道区域施加基准电压(例如约0V)，经由源极线SL_2及位线BL_2对存储单元阵列11_2的存储单元MC的通道区域施加抹除电压(例如约20V)。由此，实质上，能够以不选择存储单元阵列11_1而选择存储单元阵列11_2的方式，在存储单元阵列11_2的地址被指定的子区块SBK中选择性地抹除数据。此时，存储单元阵列11_1中，数据未被抹除。即，能够将抹除的单位减小为区块BK内以芯片为单位分割而成的子区块SBK的尺寸。
另外，存储单元阵列11_1的源极线SL_1的配线负载与存储单元阵列11_2的源极线SL_2的配线负载有时不同。配线负载可能因配线的寄生电容、寄生电阻等而异。与此相应，在抹除动作中，能够将存储单元阵列11_1中数据的抹除时间控制为与存储单元阵列11_2中数据的抹除时间不同。抹除时间是从半导体存储装置1接收到抹除指令到发回抹除完成通知的时间。
例如，假设从存储单元阵列11_1的导电层103到芯片20的晶体管Tr的连接构成CST1的寄生电容大于从存储单元阵列11_2的导电层103到芯片20的晶体管Tr的连接构成CST2的寄生电容。该情况下，连接构成CST1的配线负载可高于连接构成CST2的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除时间可被控制得比存储单元阵列11_2中数据的抹除时间长。
假设存储单元阵列11_1的导电层104由第1导电物形成，存储单元阵列11_2的导电层104由导电率比第1导电物低的第2导电物形成。第1导电物可为以铜等金属为主成分的材料，第2导电物可为以导电率比铝等低的金属为主成分的材料。该情况下，通过在存储单元阵列11_1形成时使其平坦化且在存储单元阵列11_2形成时不使其平坦化等，存储单元阵列11_1中的导电层103及导电层104的合计膜厚可比存储单元阵列11_2中的导电层103及导电层104的合计膜厚薄。由此，存储单元阵列11_1中的导电层103及导电层104的合计寄生电阻可高于存储单元阵列11_2中的导电层103及导电层104的合计寄生电阻。该情况下，存储单元阵列11_1中的导电层103及导电层104的配线负载可高于存储单元阵列11_2中的导电层103及导电层104的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除时间可被控制得比存储单元阵列11_2中数据的抹除时间长。
或者，假设从存储单元阵列11_1的导电层103到芯片20的晶体管Tr的连接构成CST1的寄生电容小于从存储单元阵列11_2的导电层103到芯片20的晶体管Tr的连接构成CST2的寄生电容。该情况下，连接构成CST1的配线负载可低于连接构成CST2的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除时间可被控制得比存储单元阵列11_2中数据的抹除时间短。
假设存储单元阵列11_1的导电层104由第1导电物形成，存储单元阵列11_2的导电层104由导电率比第1导电物低的第2导电物形成。第1导电物也可为以铜等金属为主成分的材料，第2导电物也可为以导电率比铝等低的金属为主成分的材料。该情况下，存储单元阵列11_1中的导电层103及导电层104的合计膜厚与存储单元阵列11_2中的导电层103及导电层104的合计膜厚可均等。由此，存储单元阵列11_1中的导电层103及导电层104的合计寄生电阻可低于存储单元阵列11_2中的导电层103及导电层104的合计寄生电阻。该情况下，存储单元阵列11_1中的导电层103及导电层104的配线负载可低于存储单元阵列11_2中的导电层103及导电层104的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除时间可被控制得比存储单元阵列11_2中数据的抹除时间短。
另外，根据配线负载的差异，除抹除时间以外或代替抹除时间，也可使抹除电压不同。在抹除动作中，也可将存储单元阵列11_1中数据的抹除电压控制得与存储单元阵列11_2中数据的抹除电压不同。
例如，假设从存储单元阵列11_1的导电层103到芯片20的晶体管Tr的连接构成CST1的寄生电容大于从存储单元阵列11_2的导电层103到芯片20的晶体管Tr的连接构成CST2的寄生电容。该情况下，连接构成CST1的配线负载可高于连接构成CST2的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除电压可被控制得高于存储单元阵列11_2中数据的抹除电压。
假设存储单元阵列11_1的导电层104由第1导电物形成，存储单元阵列11_2的导电层104由导电率比第1导电物低的第2导电物形成。第1导电物也可为以铜等金属为主成分的材料，第2导电物也可为以导电率比铝等低的金属为主成分的材料。该情况下，通过在存储单元阵列11_1形成时使其平坦化且在存储单元阵列11_2形成时不使其平坦化等，存储单元阵列11_1中的导电层103及导电层104的合计膜厚可比存储单元阵列11_2中的导电层103及导电层104的合计膜厚薄。由此，存储单元阵列11_1中的导电层103及导电层104的合计寄生电阻可高于存储单元阵列11_2中的导电层103及导电层104的合计寄生电阻。该情况下，存储单元阵列11_1中的导电层103及导电层104的配线负载可高于存储单元阵列11_2中的导电层103及导电层104的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除电压可被控制得高于存储单元阵列11_2中数据的抹除电压。
或者，假设从存储单元阵列11_1的导电层103到芯片20的晶体管Tr的连接构成CST1的寄生电容小于从存储单元阵列11_2的导电层103到芯片20的晶体管Tr的连接构成CST2的寄生电容。该情况下，连接构成CST1的配线负载可低于连接构成CST2的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除电压可被控制得低于存储单元阵列11_2中数据的抹除电压。
假设存储单元阵列11_1的导电层104由第1导电物形成，存储单元阵列11_2的导电层104由导电率比第1导电物低的第2导电物形成。第1导电物也可为以铜等金属为主成分的材料，第2导电物也可为以导电率比铝等低的金属为主成分的材料。该情况下，存储单元阵列11_1中的导电层103及导电层104的合计膜厚与存储单元阵列11_2中的导电层103及导电层104的合计膜厚可均等。由此，存储单元阵列11_1中的导电层103及导电层104的合计寄生电阻可低于存储单元阵列11_2中的导电层103及导电层104的合计寄生电阻。该情况下，存储单元阵列11_1中的导电层103及导电层104的配线负载可低于存储单元阵列11_2中的导电层103及导电层104的配线负载。与此相应，在抹除动作中，存储单元阵列11_1中数据的抹除电压可被控制得低于存储单元阵列11_2中数据的抹除电压。
接下来，使用图6来说明存储单元阵列11_2的平面构成。图6是表示存储单元阵列11_2的构成的XY俯视图。
存储单元阵列11_2中，从+Y侧到-Y侧，区块BK0、BK1、BK2、BK3依序排列。各区块BK中，多个导电层102在Z方向上相隔而积层。例如，各区块BK中，积层有作为选择栅极线SGS、字线WL0～WL1、选择栅极线SGD发挥功能的4层导电层102。在各区块BK的Y方向侧面，配置有沿XZ方向延伸的狭缝SLT。狭缝SLT将多个区块BK电分离。
区块BK具有单元部及插塞连接部。
在单元部配置有多个柱状体CL。各柱状体CL沿Z方向延伸。柱状体CL对应于存储器串MS(参照图2)。多个柱状体CL二维排列于XY方向。图6的例子中，朝向X方向配置为4列。柱状体CL的排列列数既可为3列以下，也可为5列以上。多个柱状体CL既可呈错位状排列，也可呈格子状排列。
在柱状体CL的+Z侧，多个位线BL彼此排列于X方向，分别沿Y方向延伸。柱状体CL连接于任一位线BL。
插塞连接部配置在单元部的X方向两侧。插塞连接部包含CP3区域。
在CP3区域，配置着多个插塞CP3。各插塞CP3沿Z方向延伸。插塞CP3与1个导电层102电连接，不与其它导电层102电连接。以下，当对与作为字线WL0～WL5发挥功能的导电层102连接的插塞CP3加以限定时，记作插塞CP3_w0～CP3_w5。当对与作为选择栅极线SGD、SGS发挥功能的导电层102连接的插塞CP3加以限定时，记作插塞CP3_d、CP3_s。图6的例子中，从存储单元阵列11_2的X方向端部朝向单元部，依序配置有插塞CP3_s、CP3_w0、CP3_w1、CP3_w2、CP3_w3、CP3_w4、CP3_w5、插塞CP3_d。插塞CP3既可配置为1列，也可呈错位状配置为2列。
在插塞CP3的-Z侧，配置着导电层111。导电层111电连接于插塞CP3的-Z侧端，从与插塞CP3的连接位置朝+Y方向或-Y方向延伸到相邻的区块BK。例如，导电层111从区块BK0中与插塞CP3的连接位置朝-Y方向延伸到区块BK1中与电极PD4的连接位置。在相邻的区块BK中，在导电层111的-Z侧，在与插塞CP3对应的位置配置着电极PD4，在除此以外的位置配置着绝缘层112。电极PD4的-Z侧的面在接合面BF2露出。绝缘层112的-Z侧的面在接合面BF2露出。
接下来，使用图7对存储单元阵列11_1的平面构成进行说明。图7是表示存储单元阵列11_1的构成的XY俯视图。
存储单元阵列11_1与存储单元阵列11_2的相同点是各区块BK具有单元部及插塞连接部。另外，单元部的构成与存储单元阵列11_2相同。
插塞连接部配置在单元部的X方向两侧。插塞连接部包含CP1区域及CP2区域。
在CP1区域，配置着多个插塞CP1。各插塞CP1沿Z方向延伸。插塞CP1与1个导电层102电连接，不与其它导电层102电连接。X方向端部侧的插塞CP1与导电层103电连接。以下，当对与作为字线WL0～WL5发挥功能的导电层102连接的插塞CP1加以限定时，记作插塞CP1_w0～CP1_w5。当对与作为选择栅极线SGD、SGS发挥功能的导电层102连接的插塞CP1加以限定时，记作插塞CP1_d、CP1_s。当对与作为单元源极部CSL发挥功能的导电层103连接的插塞CP1加以限定时，记作插塞CP1_csl。图7的例子中，从存储单元阵列11_1的X方向端部朝向单元部，依序配置有插塞CP1_csl、CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_w5、插塞CP1_d。插塞CP1既可配置为1列，也可呈错位状配置为2列。
在插塞CP1_csl的-Z侧，配置着导电层111。导电层111电连接于插塞CP1的-Z侧端，在与插塞CP1的连接位置连接于电极PD2。电极PD2的-Z侧的面在接合面BF1露出。绝缘层112的-Z侧的面在接合面BF1露出。
在插塞CP1_csl以外的插塞CP1_s～CP1_d的-Z侧，配置有导电层111。导电层111电连接于插塞CP1的-Z侧端，从与插塞CP1的连接位置朝+Y方向或-Y方向延伸到相邻的区块BK。例如，导电层111从区块BK0中与插塞CP1的连接位置朝-Y方向延伸到区块BK1中与电极PD4的连接位置。相邻的区块BK中，在导电层111的-Z侧，在与插塞CP2对应的位置配置有电极PD2，在除此以外的位置配置有绝缘层112。电极PD2的-Z侧的面在接合面BF1露出。绝缘层112的-Z侧的面在接合面BF1露出。
在CP2区域，配置有多个插塞CP2。各插塞CP2沿Z方向延伸。插塞CP2未电连接于存储单元阵列11_1的导电层102。X方向端部侧的插塞CP2未与存储单元阵列11_1的导电层103电连接。插塞CP2与存储单元阵列11_2中的1个导电层102电连接，不与其它导电层102电连接。X方向端部侧的插塞CP2与存储单元阵列11_2的导电层103电连接。以下，当对与作为字线WL0～WL5发挥功能的导电层102连接的插塞CP2加以限定时，记作插塞CP2_w0～CP2_w5。当对与作为选择栅极线SGD、SGS发挥功能的导电层102连接的插塞CP2加以限定时，记作插塞CP2_d、CP2_s。当对与作为单元源极部CSL发挥功能的导电层103连接的插塞CP2加以限定时，记作插塞CP2_csl。图7的例子中，从存储单元阵列11_1的X方向端部朝向单元部，依序配置有插塞CP2_csl、CP2_s、CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4、CP2_w5、插塞CP2_d。插塞CP2既可配置为1列，也可呈错位状配置为2列。
在插塞CP2_csl的-Z侧，配置有导电层111。导电层111电连接于插塞CP2的-Z侧端，在与插塞CP1的连接位置连接于电极PD2。电极PD2的-Z侧的面在接合面BF1露出。绝缘层112的-Z侧的面在接合面BF1露出。
在插塞CP2_csl以外的插塞CP1_s～CP1_d的-Z侧，配置有导电层111。导电层111电连接于插塞CP2_s～CP2_d的-Z侧端。导电层111在与插塞CP2_s～CP2_d的连接位置，在-Z侧连接于电极PD2。电极PD2的-Z侧的面在接合面BF1露出。
导电层111从区块BK中与插塞CP1_s～CP1_d的连接位置朝+Y方向或-Y方向延伸到相邻的区块BK中与插塞CP2_s～CP2_d的连接位置。
例如，导电层111从区块BK0中与插塞CP1_s～CP1_d的连接位置朝-Y方向延伸到区块BK1中与插塞CP2_s～CP2_d的连接位置。插塞CP1_s～CP1_d与插塞CP2_s～CP2_d彼此对应。插塞CP1_s～CP1_d各自经由导电层111与对应的插塞CP2电连接。
如果将图7所示的存储单元阵列11_1的平面构成与图6所示的存储单元阵列11_2的平面构成加以比较，则CP1区域中插塞CP1的个数(例如9个)与CP3区域中插塞CP3的个数(例如9个)相等。CP1区域中电极PD的个数(例如1个)多于CP3区域中电极PD的个数(例如0个)。CP2区域中插塞CP2的个数(例如9个)与CP3区域中插塞CP3的个数(例如9个)相等。CP2区域中电极PD的个数(例如18个)多于CP3区域中电极PD的个数(例如0个)。
接下来，使用图8来说明插塞连接部的截面构成。图8是表示插塞连接部的构成的YZ剖视图。图8对应于将图6及图7分别在C-C线处切断时的截面。
插塞连接部中，芯片20、10_1、10_2依序积层且接合。芯片20与芯片10_1经由电极PD1及电极PD2彼此电连接。芯片10_1与芯片10_2经由电极PD3及电极PD4彼此电连接。
芯片10_1包含存储单元阵列11_1及其配线。芯片10_1具有绝缘层101、107、110、112、114、狭缝SLT、导电层102、103、104、111、导电体106、108、109、电极PD2、PD3。
存储单元阵列11_1中，绝缘层101与导电层102交替地积层多次。多个导电层102从-Z侧到+Z侧，依序作为选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS发挥功能。
当对作为字线WL5、WL4、WL3、WL2、WL1、WL0发挥功能的导电层102加以限定时，记作导电层102_w5、102_w4、102_w3、102_w2、102_w1、102_w0。当对作为选择栅极线SGD、SGS发挥功能的导电层102加以限定时，记作导电层102_d、102_s。
绝缘层101可由氧化硅等绝缘物形成。导电层102可由以钨等金属为主成分的材料、被赋予导电性的半导体等导电物形成。
多个导电层102隔着沿XZ方向延伸的狭缝SLT与其它区块BK的导电层102电分离。狭缝SLT中可嵌埋氧化硅等绝缘物。
在导电层102_s的+Z侧，隔着绝缘层101配置有导电层103。在导电层103的+Z侧配置有导电层104。导电层104覆盖导电层103的+Z侧的面。导电层103及导电层104作为源极线SL的单元源极部CSL发挥功能。导电层104的+Z侧被绝缘层114覆盖。绝缘层114的+Z侧的面在接合面BF2露出。
导电层103可由被赋予导电性的半导体(例如多晶硅)形成。导电层104可由导电体形成。导电层104既可由第1导电物形成，也可由第2导电物形成。第1导电物也可为以铜等金属为主成分的材料，第2导电物也可为以导电率比铝等低的金属为主成分的材料。
在导电层103的-Z侧配置有插塞CP1。插塞CP1具有柱形状，例如具有圆柱形状。插塞CP1包含导电体106及绝缘层107。导电体106具有柱形状，例如具有圆柱形状。绝缘层107覆盖导电体106的侧面。绝缘层107具有筒形状，例如具有圆筒形状。
插塞CP1_csl中，导电体106的+Z侧端连接于导电层103。导电体106以其侧面隔着绝缘层107与多个导电层102_s～102_d电绝缘的状态，贯通多个导电层102_s～102_d。导电体106的-Z侧端经由导电层111连接于电极PD2。由此，导电体106将导电层103与电极PD2电连接。导电体106可由以铜等金属为主成分的材料形成。绝缘层107可由氧化硅等绝缘物形成。
插塞CP1_csl以外的插塞CP1_s～CP1_d中，导电体106的+Z侧端连接于特定的导电层102，但未图示。导电体106以其侧面隔着绝缘层107与其它导电层102电绝缘的状态，贯通其它导电层102。导电体106的-Z侧端经由导电层111连接于电极PD2。由此，导电体106将特定的导电层102与电极PD2电连接。
在导电层111的-Z侧，在插塞CP1_csl的连接位置配置有电极PD2，在除此以外的插塞CP1_s～CP1_d的连接位置配置有绝缘层112。电极PD2及绝缘层112的-Z侧的面分别在接合面BF1露出。
插塞CP2在Z方向上贯通多个导电层102而延伸。插塞CP2具有柱形状，例如具有圆柱形状。插塞CP2包含导电体109及绝缘层110。导电体109具有柱形状，例如具有圆柱形状。绝缘层110覆盖导电体109的侧面。绝缘层110具有筒形状，例如具有圆筒形状。
配置有插塞CP2的CP2区域中，在插塞CP2的+Z侧未配置有导电层103、104，而配置有导电体108。导电体109的+Z侧端经由导电体108连接于电极PD3。导电体109以其侧面隔着绝缘层110与多个导电层102电绝缘的状态，贯通多个导电层102。导电体109的-Z侧端经由导电层111连接于电极PD2。由此，导电体109将电极PD2与电极PD3电连接。导电体109可由以铜等金属为主成分的材料形成。绝缘层110可由氧化硅等绝缘物形成。
芯片10_2包含存储单元阵列11_2及其配线。芯片10_2具有绝缘层101、112、117、狭缝SLT、导电层102、103、104、111、导电体116、电极PD4。
存储单元阵列11_2中，绝缘层101与导电层102交替地积层多次。多个导电层102从-Z侧到+Z侧，依序作为选择栅极线SGD、字线WL5、字线WL4、字线WL3、字线WL2、字线WL1、字线WL0、选择栅极线SGS发挥功能。
当对作为字线WL5、WL4、WL3、WL2、WL1、WL0发挥功能的导电层102加以限定的情况下，记作导电层102_w5、102_w4、102_w3、102_w2、102_w1、102_w0。当对作为选择栅极线SGD、SGS发挥功能的导电层102加以限定的情况下，记作导电层102_d、102_s。
绝缘层101可由氧化硅等绝缘物形成。导电层102可由以钨等金属为主成分材料、被赋予导电性的半导体等导电物形成。
多个导电层102隔着沿XZ方向延伸的狭缝SLT与其它区块BK的导电层102电分离。狭缝SLT中可嵌埋氧化硅等绝缘物。
在导电层102_s的+Z侧，隔着绝缘层101配置有导电层103。在导电层103的+Z侧配置有导电层104。导电层104覆盖导电层103的+Z侧的面。导电层103及导电层104作为源极线SL发挥功能。
导电层103可由被赋予导电性的半导体(例如多晶硅)形成。导电层104可由以铝等金属为主成分的材料形成。
在导电层103的-Z侧配置有插塞CP3。插塞CP3具有柱形状，例如具有圆柱形状。插塞CP3包含导电体116及绝缘层117。导电体116具有柱形状，例如具有圆柱形状。绝缘层117覆盖导电体116的侧面。绝缘层117具有筒形状，例如具有圆筒形状。
插塞CP3_csl中，导电体116的+Z侧端连接于导电层103。导电体116以其侧面隔着绝缘层117与多个导电层102_s～102_d电绝缘的状态，贯通多个导电层102_s～102_d。导电体116的-Z侧端经由导电层111连接于电极PD4。由此，导电体116将导电层103与电极PD4电连接。导电体116可由以铜等金属为主成分的材料形成。绝缘层117可由氧化硅等绝缘物形成。
插塞CP1_csl以外的插塞CP1_s～CP1_d中，导电体116的+Z侧端连接于特定的导电层102，但未图示。导电体116以其侧面隔着绝缘层117与其他导电层102电绝缘的状态，贯通其他导电层102。导电体116的-Z侧端经由电极PD4连接于导电层111。由此，导电体116将特定的导电层102与电极PD4电连接。
在导电层111的-Z侧，在插塞CP1_csl的连接位置配置有绝缘层112，在从其连接位置偏移到Y方向上相邻的区块BK的位置配置有电极PD4。电极PD4及绝缘层112各自的-Z侧的面在接合面BF2露出。
芯片20具有衬底200、绝缘层201、202、209、栅极电极203、导电体204、206、208、210及导电层205、207。
在衬底200的表面附近，配置有阱区域及元件分离区域。衬底200可由半导体(例如硅)形成。元件分离区域将阱区域与其它阱区域电分离。在元件分离区域配置有绝缘层201。绝缘层201可由氧化硅等绝缘物形成。
在衬底200的+Z侧，配置有绝缘层202。绝缘层202可由氧化硅等绝缘物形成。
晶体管Tr在衬底200的表面200a包含栅极电极203，在衬底200内的表面200a附近包含源极电极、漏极电极等。栅极电极203可由被赋予导电性的半导体(例如多晶硅)形成。源极电极、漏极电极可形成为衬底200中包含杂质的区域。
源极电极、漏极电极分别经由导电体204连接于导电层205。导电体204沿Z方向延伸。导电层205经由导电体206连接于导电层207。导电体206沿Z方向延伸。导电层207经由导电体208连接于电极PD1。导电体208沿Z方向延伸。导电体204、206、208、210及导电层205、207可由以铝或铜等金属为主成分的材料形成。
在绝缘层202的+Z侧，在与电极PD2对应的位置配置有电极PD1，在除此以外的位置配置有绝缘层209。电极PD1可由以铜等金属为主成分的材料形成。绝缘层209可由氧化硅等绝缘物形成。
接下来，使用图9对单元部的截面构成进行说明。图9是表示单元部的构成的YZ剖视图。图9对应于将图6及图7分别在D-D线处切断时的截面。
如图9所示，在芯片10_1、10_2分别配置有柱状体CL。
芯片10_2中，柱状体CL在积层体SST2内沿Z方向延伸，贯通多个导电层102。图9的例子中，柱状体CL贯通8层导电层102。柱状体CL的+Z侧端连接于导电层103，-Z侧端连接于导电体CP3。导电体CP3的-Z侧的面连接于导电体CP4。导电体CP4沿Z方向延伸，-Z侧端连接于导电膜BL_2。
柱状体CL构成具有沿着Z方向的轴的柱形状。柱状体CL中，从轴朝外侧依序配置有绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷蓄积膜CT、绝缘膜BLK1、绝缘膜BLK2，此点如上文所述(参照图5(a)、图5(b))。半导体膜CH的前端到达导电层103。半导体膜CH在+Z侧端覆盖绝缘膜CR的+Z侧端，并且与导电层103接触。半导体膜CH的后端到达半导体层CA。半导体膜CH在-Z侧端与半导体层CA接触。半导体层CA可由多晶硅等半导体形成。半导体层CA的-Z侧的面与插塞CP3接触。插塞CP3的-Z侧端与插塞CP4接触。插塞CP4的-Z侧端与导电膜BL_2接触。导电层103作为源极线SL发挥功能，导电膜BL_2作为位线BL_2发挥功能。由此，半导体膜CH的+Z侧端电连接于源极线SL，-Z侧端电连接于位线BL_2，作为存储器串MS的通道区域发挥功能。
芯片10_2中，在多个导电层102与柱状体CL交叉的多个交叉位置，形成有沿Z方向排列的多个存储单元MC。沿Z方向排列的多个存储单元MC相当于存储器串MS所包含的多个存储单元MC(参照图2)。在多个导电层102与多个柱状体CL2交叉的多个交叉位置，形成有沿XYZ方向排列的多个存储单元MC。
导电膜BL_2沿Y方向延伸。导电膜BL_2的-Z侧的面在从积层体SST2沿Y方向偏移后的位置上经由插塞CP6连接于电极PD4。电极PD4的-Z侧的面在接合面BF2露出。
芯片10_1中，柱状体CL在积层体SST1内沿Z方向延伸，贯通多个导电层102。图9的例子中，柱状体CL贯通8层导电层102。柱状体CL的+Z侧端连接于导电层103，-Z侧端连接于导电体CP3。导电体CP3的-Z侧的面连接于导电体CP4。导电体CP4沿Z方向延伸，-Z侧端连接于导电膜BL_1。
柱状体CL构成具有沿着Z方向的轴的柱形状。柱状体CL中，从轴朝外侧依序配置有绝缘膜CR、半导体膜CH、绝缘膜TNL、电荷蓄积膜CT、绝缘膜BLK1、绝缘膜BLK2，此点如上文所述(参照图5(a)、图5(b))。半导体膜CH的前端到达导电层103。半导体膜CH在+Z侧端覆盖绝缘膜CR的+Z侧端，并且与导电层103接触。半导体膜CH的后端到达半导体层CA。半导体膜CH在-Z侧端与半导体层CA接触。半导体层CA可由多晶硅等半导体形成。半导体层CA的-Z侧的面与插塞CP3接触。插塞CP3的-Z侧端与插塞CP4接触。插塞CP4的-Z侧端与导电膜BL_1接触。导电层103作为源极线SL发挥功能，导电膜BL_1作为位线发挥功能。由此，半导体膜CH的+Z侧端电连接于源极线SL，-Z侧端电连接于位线BL_1，作为存储器串MS的通道区域发挥功能。
芯片10_1中，在多个导电层102与柱状体CL交叉的多个交叉位置，形成有沿Z方向排列的多个存储单元MC。沿Z方向排列的多个存储单元MC相当于存储器串MS所包含的多个存储单元MC(参照图2)。在多个导电层102与多个柱状体CL交叉的多个交叉位置，形成有沿XYZ方向排列的多个存储单元MC。
导电膜BL_1沿Y方向延伸。导电膜BL_1的-Z侧的面经由插塞CP6连接于电极PD2。电极PD2的-Z侧的面在接合面BF1露出。电极PD2在接合面BF1连接于电极PD1。图9中，为了简化，例示插塞CP6、电极PD2、电极PD1的Y位置包含在积层体SST1的Y方向宽度中的构成，但插塞CP6、电极PD2、电极PD1的Y位置也可为从积层体SST1沿Y方向偏移后的位置。
如图9所示，存储单元阵列11_1的柱状体CL的半导体膜CH经由位线BL_1电连接于芯片10的晶体管Tr-1。存储单元阵列11_2的柱状体CL的半导体CH经由位线BL_2电连接于芯片10的晶体管Tr-2。从存储单元阵列11_1经由位线BL_1到晶体管Tr-1的连接与从存储单元阵列11_2经由位线BL_2到晶体管Tr-2的连接彼此绝缘。
如上所述，实施方式中，在半导体存储装置1中，从芯片10_1的半导体膜CH的前端所到达的导电层103到芯片20的晶体管Tr的连接构成(源极连接线CSL_1)与从芯片10_2的半导体膜CH的前端所到达的导电层103到芯片20的晶体管Tr的连接构成(源极连接线CSL_2)彼此绝缘。从芯片10_1的半导体膜CH的后端到芯片20的晶体管Tr的连接构成(位线BL_1)与从芯片10_2的半导体膜CH的后端到芯片20的晶体管Tr的连接构成(位线BL_2)彼此绝缘。由此，能够独立地进行经由源极线SL_1及位线BL_1的驱动向存储单元MC施加抹除电压、及经由源极线SL_2及位线BL_2的驱动向存储单元MC施加抹除电压。即，能够使存储单元阵列11_1与存储单元阵列11_2彼此独立地进行不同的抹除动作。由此，能够利用存储单元阵列11_1与存储单元阵列11_2关于抹除动作实现不同的功能，且能够根据用途区分使用存储单元阵列11_1与存储单元阵列11_2。
此外，存储单元阵列11_1与存储单元阵列11_2中用于共通连接字线WL并且分别驱动字线WL的构成，不限于共通连接选择栅极线SGD、SGS，独立连接源极连接线CSL，且独立连接位线BL的构成。也可为共通连选择栅极线SGD，并且独立连接源极连接线CSL，独立连接位线BL，且独立连接选择栅极线SGS的构成。也可为共通连接选择栅极线SGS，并且独立连接源极连接线CSL，独立连接位线BL，独立连接选择栅极线SGD的构成。还可为独立连接源极连接线CSL，独立连接位线BL，独立连接选择栅极线SGD且独立连接选择栅极线SGD的构成。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并非意在限定发明的范围。这些新颖的实施方式能以其它各种方式实施，能在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：
第1芯片；
第2芯片，接合于所述第1芯片；以及
第3芯片，在与所述第1芯片相反的一侧接合于所述第2芯片；
所述第1芯片具有：
多个第1导电层，隔着第1绝缘层而积层；
多个第1半导体膜，穿通所述多个第1导电层而分别沿积层方向延伸；以及
多个第1绝缘膜，分别配置在所述多个第1导电层与所述第1半导体膜之间；且
所述第1芯片中，在所述多个第1导电层与所述多个第1半导体膜交叉的多个交叉位置形成有多个存储单元；
所述第2芯片具有：
多个第2导电层，隔着第2绝缘层而积层；
多个第2半导体膜，穿通所述多个第2导电层而分别沿积层方向延伸；以及
多个第2绝缘膜，分别配置在所述多个第2导电层与所述第2半导体膜之间；且
所述第2芯片中，在所述多个第2导电层与所述多个第2半导体膜交叉的多个交叉位置形成有多个存储单元；
从所述多个第1导电层中所述第1半导体膜的前端所到达的第1导电层到所述第3芯片的第1连接构成与从所述多个第2导电层中所述第2半导体膜的前端所到达的第2导电层到所述第3芯片的第2连接构成彼此绝缘。
2.根据权利要求1所述的半导体存储装置，其中所述第1连接构成包含第1插塞，
所述第1插塞在所述第1芯片内沿积层方向延伸，到达所述第1半导体膜的前端所到达的第1导电层，
所述第2连接构成包含第2插塞及第3插塞，
所述第2插塞在所述第1芯片内沿积层方向延伸，以绝缘的状态贯通所述第1半导体膜的前端所到达的第1导电层；以及
所述第3插塞在所述第2芯片内沿积层方向延伸，到达所述第2半导体膜的前端所到达的第2导电层。
3.根据权利要求1所述的半导体存储装置，其中从所述第1芯片的所述第1半导体膜的后端到所述第3芯片的第3连接构成与从所述第2芯片的所述第1半导体膜的后端到所述第3芯片的第4连接构成彼此绝缘。
4.根据权利要求1所述的半导体存储装置，其中覆盖所述第1半导体膜的前端所到达的第1导电层的第3导电层与覆盖所述第2半导体膜的前端所到达的第2导电层的第4导电层包含不同材料。
5.根据权利要求4所述的半导体存储装置，其中所述第4导电层包含第1导电物，
所述第3导电层包含电阻率比所述第1导电物低的第2导电物。
6.根据权利要求5所述的半导体存储装置，其中所述第1导电物包含以铝为主成分的导电物，
所述第2导电物包含以铜为主成分的导电物。
7.根据权利要求1所述的半导体存储装置，其中所述多个第1导电层中所述第1半导体膜的前端所到达的第1导电层的电压与所述多个第2导电层中所述第2半导体膜的前端所到达的第2导电层的电压能够彼此独立地控制。
8.根据权利要求7所述的半导体存储装置，其中所述第1芯片还具有第1导电膜，
所述第1导电膜相对于所述多个第1导电层配置在所述第3芯片侧，连接着所述第1半导体膜的后端，
所述第2芯片还具有第2导电膜，
所述第2导电膜相对于所述多个第2导电层配置在所述第1芯片侧，连接着所述第2半导体膜的后端，
所述第1导电膜的电压与所述第2导电膜的电压能够彼此独立地控制。
9.根据权利要求1所述的半导体存储装置，其能够选择所述第1芯片的多个存储单元与所述第2芯片的多个存储单元的至少一个而执行数据的抹除动作。
10.根据权利要求1所述的半导体存储装置，其能够以选择所述第1芯片的多个存储单元而不选择所述第2芯片的多个存储单元的方式执行数据的抹除动作。
11.根据权利要求1所述的半导体存储装置，其能够以不选择所述第1芯片的多个存储单元而选择所述第2芯片的多个存储单元的方式执行数据的抹除动作。
12.根据权利要求1所述的半导体存储装置，其中向所述第1芯片的存储单元施加抹除电压与向所述第2芯片的存储单元施加抹除电压能够彼此独立地执行。
13.根据权利要求1所述的半导体存储装置，其能够执行所述第1芯片的存储单元的数据的抹除时间与所述第2芯片的存储单元的数据的抹除时间互不相同的抹除动作。
14.根据权利要求13所述的半导体存储装置，其中所述第1芯片的存储单元的数据的抹除时间与所述第2芯片的存储单元的数据的抹除时间根据所述第1连接构成的配线负载与所述第2连接构成的配线负载的差异而不同。
15.根据权利要求14所述的半导体存储装置，其中所述第1芯片的存储单元的数据的抹除时间与所述第2芯片的存储单元的数据的抹除时间根据所述第1连接构成的寄生电容与所述第2连接构成的寄生电容的差异而不同。
16.根据权利要求14所述的半导体存储装置，其中所述第1芯片的存储单元的数据的抹除时间与所述第2芯片的存储单元的数据的抹除时间根据所述第1连接构成的寄生电阻与所述第2连接构成的寄生电阻的差异而不同。
17.根据权利要求1所述的半导体存储装置，其能够执行所述第1芯片的存储单元的数据的抹除电压与所述第2芯片的存储单元的数据的抹除电压互不相同的抹除动作。
18.根据权利要求17所述的半导体存储装置，其中所述第1芯片的存储单元的数据的抹除电压与所述第2芯片的存储单元的数据的抹除电压根据所述第1芯片的存储单元的配线负载与所述第2芯片的存储单元的配线负载的差异而不同。
19.根据权利要求18所述的半导体存储装置，其中所述第1芯片的存储单元的数据的抹除电压与所述第2芯片的存储单元的数据的抹除电压根据所述第1连接构成的寄生电容与所述第2连接构成的寄生电容的差异而不同。
20.根据权利要求18所述的半导体存储装置，其中所述第1芯片的存储单元的数据的抹除电压与所述第2芯片的存储单元的数据的抹除电压根据所述第1连接构成的寄生电阻与所述第2连接构成的寄生电阻的差异而不同。
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