TWI717784B - 半導體儲存裝置 - Google Patents

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Abstract

至少一個實施例提供容易地被小型化的半導體儲存裝置。 一種半導體儲存裝置包含：第一導電層、第二導電層、第三導電層、接點插塞、延伸在所述第二導電層和所述第三導電層之間的記憶體溝槽。記憶體溝槽圍繞所述接點插塞形成，並且圍繞所述接點插塞所設置在其中的第一區域。第二區域係與所述第一區域隔離並且包含貫穿所述第一導電層的支柱。第二導電層在所述第一區域和所述第二區域之間延伸，並且係連接到所述第一導電層。所述第三導電層係在相對於所述第二區域的所述第一區域的一側上，並且係連接到所述第一導電層。

Description

半導體儲存裝置
本文中描述的實施例通常關於半導體儲存裝置。 相關申請的相交參照 本申請案基於並請求2019年3月22日提交的日本專利申請案第2019-055071號的優先權，其全部內容藉由參照併入本文中。
三維佈置的記憶體單元的半導體儲存裝置是已知的。
實施例提供一種操作可靠性可以得到改進的半導體儲存裝置。
通常，根據一個實施例，半導體儲存裝置包含：第一導電層，其在垂直於基板的表面的第一方向上堆疊在所述基板上並且在正交於所述第一方向的第二方向上延伸；第二導電層，其在所述第一方向上堆疊在所述基板上、在所述第二方向上延伸，並且在正交於所述第二方向的第三方向上與所述第一導電層隔離；第三導電層，其在所述第一方向上堆疊在所述基板上、在所述第二方向上延伸，並且在所述第三方向上與所述第一導電層隔離；接點插塞，其設置在所述基板上並且在所述第一方向上延伸；第一絕緣層，其在所述第二導電層和所述第三導電層之間在所述第一方向上延伸、連續地設置在所述接點插塞的周圍，並且環繞將所述接點插塞設置於其中的第一區域；以及第二區域，其在所述第二方向與所述第一區域隔離並且包含在所述第一方向上穿透所述第一導電層的支柱。
所述第二導電層在所述第一區域和所述第二區域之間在所述第二方向上延伸、還在所述第三方向上延伸，並且連接到所述第一導電層。所述第三導電層在與所述第二區域相對的所述第一區域的一側上在所述第二方向上延伸、還在所述第三方向上延伸，並且連接到所述第一導電層。
在下文中，將參考附圖描述實施例。在以下描述中，具有類似功能或配置的部件將用相同的參考符號來表示。此外，將在下文中描述的每個實施例是裝置或用於實施本發明的技術思想的方法的範例，並且不侷限於實施例中描述的那些材料、形狀、結構、佈置和其它部件。
每個功能方塊可以被實現為硬體、電腦軟體或其組合。各個功能方塊可以不必像在下文中描述的範例中那樣區分。例如，一些功能可以由所示功能方塊之外的其它功能方塊執行。此外，所示功能方塊可以被還劃分為更小的功能子方塊。在此，堆疊在半導體基板上的記憶體單元電晶體的三維堆疊型NAND快閃記憶體將被描述為半導體儲存裝置的範例。在本文的描述中，記憶體單元電晶體可以稱為記憶體單元。
1.第一實施例 下面將描述根據第一實施例的半導體儲存裝置。
1.1半導體儲存裝置的電路方塊配置 首先，半導體儲存裝置的電路方塊配置將根據第一實施例描述。第一實施例的半導體儲存裝置是能夠以非揮發性方式儲存資料的NAND型快閃記憶體。
圖1是顯示第一實施例的半導體儲存裝置的電路配置的方塊圖。半導體儲存裝置1包含記憶體單元陣列10、列解碼器11、驅動器12、感測放大器13、位址暫存器14、命令暫存器15、輸入/輸出電路16，和定序器17。例如，外部裝置(例如，主機裝置或控制器)(未顯示)經由外部NAND匯流排連接到半導體儲存裝置1。
1.1.1每個方塊的配置 記憶體單元陣列10包含複數個方塊BLK0、BLK1、BLK2、…、和BLKn(n是0或更大的整數)。複數個方塊BLK0至BLKn中之各者包含與列和行相關的複數個記憶體單元電晶體。每個記憶體單元電晶體能夠以非揮發性方式儲存資料並且電性地重寫資料。在記憶體單元陣列10中，佈置複數個字元線、複數個位元線、源極線等以控制施加到記憶體單元電晶體的電壓。在下文中，方塊BLK是指方塊BLK0至BLKn中之各者。稍後將描述記憶體單元陣列10和方塊BLK的細節。
列解碼器11從位址暫存器14接收列位址並且將列位址解碼。列解碼器11基於列位址的解碼結果來選擇方塊BLK中之一者，並且還在所選擇的方塊BLK中選擇字元線。此外，列解碼器11傳送了複數個用於記憶體單元陣列10的寫入操作、讀取操作和抹除操作所需的電壓。
驅動器12經由列解碼器11將複數個電壓提供給所選擇的方塊BLK。
當資料被讀取時，感測放大器13將從記憶體單元電晶體讀取的資料進行檢測並且放大到位元線。此外，當資料被寫入時，感測放大器13將資料DAT寫入到位元線。
位址暫存器14儲存從例如外部裝置接收的位址ADD。位址ADD包含指定操作目標的方塊BLK的方塊位址，以及指定特定方塊中的操作目標的字元線的頁面位址。命令暫存器15儲存從外部裝置接收的命令CMD。命令CMD包含例如指示定序器17執行寫入操作的寫入命令，以及指示定序器17執行讀取操作的讀取命令。
輸入/輸出電路16係經由複數個輸入/輸出線(DQ線)連接到外部裝置。輸入/輸出電路16從外部裝置接收所述命令CMD和位址ADD。輸入/輸出電路16將接收的命令CMD發送到命令暫存器15，並且將接收的位址ADD發送到位址暫存器14。此外，輸入/輸出電路16向外部裝置發送資料DAT並且從外部裝置接收資料DAT。
定序器17接收來自外部裝置的控制訊號CNT。控制訊號CNT包含晶片致能訊號CEn、命令鎖存致能訊號CLE、位址鎖存致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn等。訊號名稱附加的「n」表示訊號是低位準有效訊號。
定序器17基於儲存在命令暫存器15中的命令CMD和控制訊號CNT來控制半導體儲存裝置1的操作。具體地，定序器17基於從命令暫存器15接收到的寫入命令來控制列解碼器11、驅動器12，以及感測放大器13，以執行對於由位址ADD指定的複數個記憶體單元電晶體的寫入。定序器17還基於從命令暫存器15接收到的讀取命令來控制列解碼器11、驅動器12，以及感測放大器13，以執行從由位址ADD指定的複數個記憶體單元電晶體的讀取。
1.1.2記憶體單元陣列10的電路配置 接下來，將描述記憶體單元陣列10的電路配置。如上所述，記憶體單元陣列10包含複數個方塊BLK0至BLKn。在此，描述了方塊中的一個(BLK)的電路配置，並且每個其它方塊的電路配置是基本上相似的。
圖2是記憶體單元陣列10中的一個方塊BLK的電路圖。方塊BLK包含複數個字串單元。在此，將作為範例描述方塊BLK包含字串單元SU0、SU1、SU2、…和SU7的情況。字串單元SU0至SU7中之各者對應於一個頁面，所述頁面例如是寫入單元。圖2顯示字串單元SU0至SU3。方塊BLK中可以包含任意數量的字串單元。在下文中，字串單元SU是指字串單元SU0至SU7中之各者。
字串單元SU0至SU7包含偶數編號的字串單元SU0、SU2、SU4和SU6，以及奇數編號的字串單元SU1、SU3、SU5和SU7。在下文中，對各偶數編號的字串單元SU0、SU2、SU4和SU6將由SUe表示，並且各奇數編號的字串單元SU1、SU3、SU5和SU7由SUo表示。
偶數編號的字串單元SUe包含複數個NAND字串NSe。奇數編號的字串單元SUo包含複數個NAND字串NSo。當NAND字串NSe和NSo沒有彼此區分時，每個NAND字串將被稱為NAND字串NS。
NAND字串NS包含例如八個記憶體單元電晶體MT0、MT1、MT2、…、和MT7，並且選擇電晶體ST1和ST2。在此，將NAND字串NS包含八個記憶體單元電晶體的情況作為範例描述，但是NAND字串NS可以包含任何數量的記憶體單元電晶體。
記憶體單元電晶體MT0至MT7中之各者包含控制閘極和電荷儲存層，並且以非揮發性方式儲存資料。記憶體單元電晶體MT0至MT7在選擇電晶體ST1的源極和選擇電晶體ST2的汲極之間串聯連接。記憶體單元電晶體MT可以是使用絕緣膜作為電荷儲存層的金屬-氧化物-氮化物-氧化物-矽(MONOS)型的，或使用導電層作為電荷儲存層的浮接閘極(FG)型的。在下文中，記憶體單元電晶體MT是指記憶體單元電晶體MT0至MT7中之各者。
各個字串單元SU0至SU7中的選擇電晶體ST1的閘極分別連接到選擇閘極線SGD0、SGD1、SGD2、…、SDG7。選擇閘極線SGD0至SGD7中之各者獨立地由列解碼器11控制。
偶數編號的字串單元SU0、SU2、…、和SU6中之各者中的選擇電晶體ST2的閘極係連接到，例如，選擇閘極線SGSe。每個奇數編號的字串單元SU1、SU3、…、和SU7中之各者中的選擇電晶體ST2的閘極係連接到，例如，選擇閘極線SGSo。例如，選擇閘極線SGSe和SGSo可以彼此連接到相同的線，或者可以是獨立的佈線。
此外，同一方塊BLK中的字串單元SUe中的記憶體單元電晶體MT0至MT7的控制閘極分別連接到字元線WLe0、WLe1、WLe2、…、和WLe7。同時，在字串單元SUo中的記憶體單元電晶體MT0至MT7的控制閘極分別連接到字元線WLo0、WLo1、WLo2、…、和WLo7。字元線WLe0至WLe7和WLo0至WLo7中之各者係獨立地由列解碼器11控制。
方塊BLK例如是資料的抹除單位。也就是說，儲存在同一方塊BLK中的記憶體單元電晶體MT中的資料被一併地抹除。此外，資料可以依字串單元SU的單位或依比字串單元SU小的單位被抹除。
此外，記憶體單元陣列10中的同一行中的NAND字串NS的選擇電晶體ST1的汲極係連接到位元線BL0至BL(m-1)中的每個對應的位元線。在此，m是1或更大的自然數。也就是說，每個位元線BL0至BL(m-1)通常將複數個字串單元SU中的NAND字串NS彼此連接。此外，複數個選擇電晶體ST2的源極係連接到源極線SL。
也就是說，字串單元SU包含連接到不同的位元線BL和連接到同一選擇閘極線SGD的複數個NAND字串NS。此外，方塊BLK還包含共享字元線WLe的複數個字串單元SUe和共享字元線WLo的複數個字串單元SUo。此外，記憶體單元陣列10包含共享位元線BL的複數個方塊BLK。
在記憶體單元陣列10中，選擇閘極線SGS、字元線WL和選擇閘極線SGD被依序堆疊在半導體基板上，以形成記憶體單元陣列10，其中選擇電晶體ST2、記憶體單元電晶體MT和選擇電晶體ST1是三維堆疊的。
此外，記憶體單元陣列110可以具有其它配置。也就是說，記憶體單元陣列110的配置被描述在，例如，2009年3月19日提交並且標題為「THREE DIMENSIONAL STACKED NONVOLATILEN SEMICONDUCTOR MEMORY」的美國專利申請號第12/407,403號。此外，記憶體單元陣列10的配置係在2009年3月18日提交並且標題為  「THREE DIMENSIONAL STACKED NONVOLATILEN SEMICONDUCTOR MEMORY」的美國專利申請號第12/406,524號、2010年3月25日提交並且標題為「NON-VOLATILEE SEMICONDUCTOR STORAGE DEVICE METHOD AND METHOD OF MANUFACTURING THE SAME」的美國專利申請號第12/679,991號，以及2009年3月23日提交並且標題為「SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME」的美國專利申請號第12/532,030號中描述。這些專利申請案係藉由參照其整體的方式併入本文。
1.2半導體儲存裝置的佈局和結構 接下來，將描述第一實施例的半導體儲存裝置1的佈局和結構。
1.2.1半導體儲存裝置的佈局和結構的概要 圖3是第一實施例的半導體儲存裝置的佈局的示意圖。在圖3和隨後的視圖中，雖然與半導體基板的表面平行但彼此正交的兩個方向被分別定義為X方向和Y方向，並且正交於包含X方向和Y方向(XY平面)的平面之方向被定義為Z方向(堆疊方向)。
半導體儲存裝置1包含記憶體陣列區域100和連接區域200e和200o。連接區域200e和200o係設置在X方向上的記憶體陣列區域100的兩端，使得記憶體陣列區域100在X方向上介於連接區域200e和200o之間。也就是說，連接區域200e在X方向上係設置在記憶體陣列區域100的一端，並且連接區域200o在X方向上係設置在記憶體陣列區域100的另一端。
記憶體陣列區域100包含複數個方塊BLK0至BLKn，並且圖3表示方塊BLK0至BLK3。方塊BLK0至BLK3在Y方向按順序排列。
1.2.1.1記憶體陣列區域的佈局和連接區域的佈局 接著，將描述半導體儲存裝置1中的記憶體陣列區域100和連接區域200e和200o的佈局。
圖4是顯示在圖3中的方塊BLK的概要，以及顯示記憶體陣列區域100的一部分和連接區域200e和200o的平面佈局的視圖。為了解釋方塊BLK的佈局的概要，圖4省略了在記憶體陣列區域100中形成的狹縫區域和接點區域，並且顯示記憶體溝槽MST、記憶體支柱MP，和選擇閘極線SGD(或字元線WL)的佈局。記憶體陣列區域100的詳細佈局將稍後參照圖10和隨後的視圖來描述。
如圖4所示，設置了記憶體陣列區域100，並且在記憶體陣列區域100的一端和另一端分別設置了連接區域200e和200o。在圖4中，字元線WLe0至WLe7中的字元線WLe7被顯示為範例，並且字元線WLo0至WLo7中的字元線WLo7被顯示為範例。
方塊BLK包含如上所述的字串單元SU0至SU7。字串單元SU0、SU2、SU4和SU6的選擇閘極線SGD0、SGD2、SGD4和SGD6的擴展，也就是說，字串單元SUe和字元線WLe7係設置在連接區域200e中。接點插塞CP1e分別將選擇閘極線SGD0、SGD2、SGD4和SGD6連接到上層佈線(未顯示)。字元線WLe7係設置在選擇閘極線SGD0、SGD2、SGD4和SGD6下方。
字串單元SU1、SU3、SU5和SU7的選擇閘極線SGD1、SGD3、SGD5和SGD7的擴展，也就是說，字串單元SUo和字元線WLo7係設置在連接區域200o中。接點插塞CP1o分別將選擇閘極線SGD1、SGD3、SGD5和SGD7接到上層佈線(未顯示)。字元線WLo7係設置在選擇閘極線SGD1、SGD3、SGD5和SGD7下方。
方塊BLK包含複數個記憶體溝槽MST、複數個記憶體支柱MP、複數個選擇閘極線SGD，和複數個字元線WL(未顯示)。複數個記憶體溝槽MST在X方向上延伸並且在Y方向上以預定間隔佈置。每個記憶體溝槽MST是絕緣區域(或絕緣層)，並且包含例如氧化矽層。
複數個記憶體支柱MP在X方向和Y方向上以交錯的方式佈置在複數個記憶體溝槽MST上。也就是說，複數個記憶體支柱MP在X方向上以預定間隔佈置在每個記憶體溝槽MST上。假設兩個鄰近的記憶體溝槽MST是第一記憶體溝槽和第二溝槽記憶體，佈置在第二記憶體溝槽上的記憶體支柱MP被佈置在與佈置在第一記憶體溝槽上的記憶體支柱MP錯開半個間距的位置。
導電層20係設置在相鄰的記憶體溝槽MST之間。導電層20包含將稍後描述的導電層20-0至20-15。導電層20在連接區域200e或200o中彼此連接，並且對應於選擇閘極線SGD。字元線WLe7和WLo7係設置在選擇閘極線SGD下方。
在連接區域200e和200o中，狹縫區域STH1係設置在記憶體溝槽MST上。狹縫區域STH1在佈置在Y方向上的記憶體溝槽MST上交替佈置。每個狹縫區域STH1是被嵌入在用於形成導電層20的替換程序中所使用的孔中的絕緣材料的區域。狹縫區域STH1是絕緣區域(或絕緣層)，並且包含例如氧化矽層。
在連接區域200e和200o中，狹縫區域STH2係設置在記憶體溝槽MST和導電層20上。狹縫區域STH2係以交錯的方式佈置在Y方向上。每個狹縫區域STH2是絕緣材料被嵌入在替換程序中使用的洞中以形成導電層20的區域，以及用替代和絕緣的方式將導電層20隔離成選擇閘極線SGDe和SGDo的區域。替換程序是，例如，移除存在於將設置字元線WL和選擇閘極線SGD的區域中的犧牲層(例如，絕緣層)，並且以導電層(例如，鎢(W))替換所述區域。狹縫區域STH2是絕緣區域(或絕緣層)，並且包含例如氧化矽層。
此外，在連接區域200e和200o中，接點插塞被分別連接到複數個堆疊的字元線，但在此被省略。
1.2.1.2記憶體陣列區域和連接區域的橫截面結構 接著，將描述記憶體陣列區域100和連接區域200e和200o的橫截面結構。圖5是沿著Y方向截取的方塊BLK的橫截面圖。此外，導電層之間和導電層之上的絕緣層，以及半導體基板和記憶體單元陣列之間的周邊電路被省略。
如圖5所示，導電層22係設置在半導體基板(例如，p型阱區)23上方。導電層22作為選擇閘極線SGSe和SGSo。八個導電層21係沿著Z方向堆疊在導電層22上方。每個導電層21包含導電層21-0至21-15，並且八個導電層21作為字元線WLe0至WLe7或WLo0至WLo7。
導電層20係設置在導電層21上方。導電層20包含導電層20-0至20-15，並且作為選擇閘極線SGD0至SGD7。
記憶體溝槽MST和記憶體支柱MP交替地在Y方向上設置。記憶體溝槽MST和記憶體支柱MP在Z方向上延伸以便從導電層20與導電層22下面的源極線SL(未顯示)接觸。
導電層22係佈置成使記憶體溝槽MST或記憶體支柱MP介於導電層22之間，以及交替地作為選擇閘極線SGSe和SGSo。類似地，導電層21被佈置成使記憶體溝槽MST或記憶體支柱MP介於導電層21之間，以及交替地用作字元線WLe和WLo。
接點插塞24係設置在記憶體支柱MP上。此外，導電層25係沿著Y方向設置在接點插塞24上。導電層25作為位元線BL。
下面將描述沿著X方向截取的方塊BLK的橫截面。
作為範例，圖6是沿著X方向截取的方塊BLK的橫截面圖，並且顯示沿著圖4中的選擇閘極線SGD0通過記憶體支柱MP的區域的橫截面結構。此外，導電層之間和導電層之上的絕緣層，以及半導體基板和記憶體單元陣列之間的周邊電路被省略。
如上面參考圖5所述，導電層22、21和20依序設置在半導體基板23上方。此外，記憶體陣列區域100係與上面參考圖5描述的相同。
如圖6所示，在連接區域200e中，導電層20至22例如以階梯狀方式延伸。也就是說，在連接區域200e中，當在XY平面或XZ平面中觀察時，導電層20至22中之各者具有不與下一個較高導電層重疊的平台(或階梯狀)部分。接點插塞26係設置在平台部。此外，接點插塞26被連接到導電層27。接點插塞26和導電層27包含例如諸如鎢(W)的金屬。
藉由複數個導電層27，作為偶數編號的選擇閘極線SGD0、SGD2、SGD4和SGD6的導電層20、作為偶數編號的字元線WLe的導電層21，和作為偶數編號的選擇閘極線SGSe的導電層22被電連接到列解碼器11。
類似地，在連接區域200o中，導電層20至22，例如，以階梯狀的方式延伸。也就是說，在連接區域200o中，當在XY平面或XZ平面中觀察時，導電層20至22中之各者具有與高於對應導電層的導電層的平台部不重疊的平台部。接點插塞28係設置在平台部上。接點插塞28被連接到導電層29。接點插塞28和導電層29包含例如諸如鎢(W)的金屬。
藉由複數個導電層29，作為奇數編號的選擇閘極線SGD1、SGD3、SGD5和SGD7的導電層20、作為奇數編號的字元線WLo的導電層21，和作為奇數編號的選擇閘極線SGSo的導電層22被電連接到列解碼器11。
1.2.1.3記憶體支柱MP的橫截面結構 接著，將對於記憶體支柱MP和記憶體單元電晶體MT的結構和等效電路進行說明。圖7是沿著XY平面截取的記憶體支柱MP的截面圖。圖8是沿著YZ平面截取的記憶體支柱MP的截面圖。具體地，圖7和8中之各者表示其中設置有兩個記憶體單元電晶體MT的區域。
如圖7和8中所示，記憶體支柱MP包含絕緣層30、半導體層31和絕緣層32至34。字元線WLe和WLo包含導電層21。
絕緣層30、半導體層31和絕緣層32到34中之各者沿著Z方向延伸。絕緣層30例如是氧化矽層。半導體層31環繞絕緣層30的側表面。半導體層31用作在其上形成記憶體單元電晶體MT的通道的區域。半導體層31例如是多晶矽層。
絕緣層32環繞半導體層31的側表面。絕緣層32用作記憶體單元電晶體MT的閘極絕緣膜。絕緣層32具有，例如，氧化矽層和氮化矽層在其中堆疊的結構。絕緣層33環繞絕緣層32的側表面。絕緣層33用作記憶體單元電晶體MT的電荷儲存層。絕緣層33例如是氮化矽層。絕緣層34環繞絕緣層33的側表面。絕緣層34用作記憶體單元電晶體MT的方塊絕緣膜。絕緣層34例如是氧化矽層。諸如，例如，氧化矽層的絕緣層被嵌入在不包含記憶體支柱MP的部分的記憶體溝槽MST中。
根據上述配置，兩個記憶體單元電晶體MT係沿著Y方向分別設置在將設置在導電層21中的一個記憶體支柱MP中。選擇電晶體ST1和ST2各具有相同的配置。
此外，下面將描述記憶體支柱MP的等效電路。圖9是記憶體支柱MP的等效電路圖。如圖所示，兩個NAND字串NSe和NSo係設置在一個記憶體支柱MP中。也就是說，其設置在一個記憶體支柱MP中的兩個選擇電晶體ST1係連接到不同的選擇閘極線，例如，SGD0和SGD1。記憶體單元電晶體MTe0至MTe7和MTo0至MTo7分別連接到不同的字元線WLe和WLo。此外，選擇電晶體ST2也分別連接到不同的選擇閘極線SGSe和SGSo。
記憶體支柱MP中的兩個NAND字串NSe和NSo的一端係連接到相同的位元線BL，並且其被另一端係連接到同一源極線SL。此外，所述兩個NAND字串NSe和NSo共享背閘極(半導體層31)。
1.2.2半導體儲存裝置的佈局和結構的細節 接下來，將描述第一實施例的半導體儲存裝置1的佈局和結構的細節。
首先，將詳細描述半導體儲存裝置1的佈局的概要。圖10是顯示半導體儲存裝置1的佈局的示意圖。
如圖10所示，連接區域200e在X方向係設置在記憶體陣列區域100的一端，並且連接區域200o在X方向係設置在記憶體陣列區域100的另一端。方塊BLK0至BLK3在Y方向依序佈置。
記憶體陣列區域100包含記憶體區域100a和接點區域100b。記憶體陣列區域100被分成，例如，各自的記憶體區域100a和接點區域100b。狹縫區域STH1被佈置將區域100a和100b分割的虛線上。
記憶體支柱MP以交錯的方式被佈置在記憶體區域100a。一或多個接點插塞係設置在接點區域100b。
一或多個接點插塞也設置在方塊BLK的邊界，例如，在由區域101表示的方塊BLK0和BLK1之間。稍後將作為第一範例描述接點插塞設置在方塊BLK0和BLK1之間的範例。在此，儘管說明了接點插塞設置在方塊BLK0和BLK1之間的範例，可以在任何其它方塊BLK之間設置接點插塞。
此外，如上所述，接點插塞係設置在位於記憶體區域100a之間的接點區域100b中。稍後將作為第二範例描述接點插塞設置在接點區域100b的範例。
在本實施例中，顯示了接點插塞設置在方塊BLK之間並且在接點區域100b中的範例，但接點插塞可以設置在方塊BLK之間或在接點區域100b中。此外，可以在記憶體陣列區域100中設置複數個接點區域100b。
1.2.2.1記憶體陣列區域的佈局和結構的細節 接下來，將根據第一實施例描述半導體儲存裝置1的記憶體陣列區域100的平面佈局。
a.第一範例 圖11是圖10中所示的區域101被放大的平面佈局，並且表示記憶體陣列區域100(100a)中的方塊BLK0和BLK1之間的邊界。圖11顯示記憶體溝槽MST、記憶體支柱MP、導電層21、狹縫區域STH1、絕緣區域BST，和接點插塞CP2。
如圖11所示，方塊BLK0和BLK1在Y方向排列。方塊BLK0和BLK1中之各者具有複數個記憶體溝槽MST、複數個記憶體支柱MP、複數個導電層21和複數個狹縫區域STH1。絕緣區域BST係設置在方塊BLK0和BLK1之間。稍後將詳細描述絕緣區域BST。
記憶體溝槽MST和記憶體支柱MP的佈局與上面參考圖4所描述的相同。
導電層21係設置在相鄰的記憶體溝槽MST之間。導電層21在連接區域200e或200o中係彼此連接的，並且對應於字元線WL。
狹縫區域STH1係設置在記憶體溝槽MST上。狹縫區域STH1在Y方向上交替地佈置在記憶體溝槽MST上。
每個狹縫區域STH1是被嵌入在用於形成導電層21的替換程序中所使用的孔中的絕緣材料的區域。狹縫區域STH1是絕緣層，並且包含例如氧化矽層。稍後將詳細描述狹縫區域STH1的佈置。
下面將描述方塊BLK0和BLK1之間的絕緣區域BST。
複數個絕緣區域BST係設置在方塊BLK0和BLK1之間。絕緣區域BST具有在X方向上延伸的預定長度，並且在X方向上以預定的間隔佈置。在Y方向上延伸的各絕緣區域BST的寬度比在Y方向上延伸的每個記憶體溝槽MST的寬度長。狹縫區域STH1係設置在絕緣區域BST之間。
一或多個接點插塞CP2係設置在絕緣區域BST中。在圖11中，接點插塞CP2係設置在狹縫區域STH1在Y方向佈置的線上。也就是說，接點插塞CP2係設置在沿著Y方向穿過狹縫區域STH1的線上。然而，接點插塞CP2的位置可以在絕緣區域BST中的任何位置，只要所述位置不被位元線BL阻擋即可。
接點插塞CP2係在記憶體陣列區域100上方的上層佈線和設置在記憶體陣列區域100下方的周邊電路之間連接。周邊電路係設置在半導體基板23和記憶體陣列區域100之間。
此外，位元線BL係設置在記憶體支柱MP上方，並且各記憶體支柱MP係電連接至位元線BL。
接下來，將描述記憶體陣列區域100中的區域101的橫截面結構。圖12是沿著圖11中的線A1-A2截取的橫截面圖，並且顯示絕緣區域BST、接點插塞CP2和包含導電層20和21、記憶體支柱MP等的堆疊體的橫截面。
如圖12所示，半導體儲存裝置1具有設置在半導體基板23上的周邊電路區域300，和設置在周邊電路區域300上的記憶體陣列區域100。例如，矽半導體基板被用作半導體基板23。
下面將詳細描述周邊電路區域300的結構。
周邊電路區域300包含周邊電路，其用於控制寫入、讀取，和抹除記憶體單元電晶體MT上的資料。例如，周邊電路區域300是將用於設置列解碼器11、驅動器12、感測放大器13、位址暫存器14、命令暫存器15，以及定序器17(圖1)的區域。具體地，周邊電路區域300包含n通道MOS電晶體(以下稱為nMOS電晶體)40、p通道MOS電晶體(以下稱為pMOS電晶體)41、導電層42和43，以及接點插塞44和45。
nMOS電晶體40和pMOS電晶體41係設置在半導體基板23上。元件隔離區域(例如，STI(淺溝槽隔離))46係設置在nMOS電晶體40和pMOS電晶體41之間，以將電晶體彼此隔離。元件隔離區域46包含例如氧化矽層。
接點插塞44係設置在nMOS電晶體40或pMOS電晶體41的源極區域47或汲極區域48。導電層42係設置在接點插塞44上。接點插塞45係設置在導電層42上，並且導電層43係設置在接點插塞45上。此外，延伸在Z方向上的接點插塞CP2係設置在導電層43上。
導電層42和43包含例如鎢(W)並且用作佈線或電極焊墊。接點插塞44和45包含例如鎢(W)。
絕緣層49係圍繞nMOS電晶體40、pMOS電晶體41、導電層42和43，和接點插塞44和45設置。絕緣層49包含例如氧化矽層。
將在下文中詳細描述記憶體陣列區域100的結構。
記憶體陣列區域100具有記憶體單元陣列10。具體地，如圖12所示，記憶體陣列區域100包含導電層20至22和50、絕緣層51、記憶體支柱MP、接點插塞CP2、絕緣區域BST，和縫隙區域STH1。
導電層50係設置在絕緣層49上。導電層50用作源極線SL。導電層50包含例如多晶矽或鎢(W)。
複數個絕緣層51與複數個導電層22、21和20被交替地堆疊在導電層50上。堆疊的絕緣層51和導電層22、21和20將被稱為堆疊體。導電層22、21和20在X方向上延伸。導電層22用作選擇閘極線SGS。每個導電層21用作字元線WL。導電層20用作選擇閘極線SGD。導電層22、21和20包含例如鎢(W)。每個絕緣層51包含例如氧化矽層。
延伸在Z方向上的柱狀記憶體支柱MP係設置在絕緣層51和導電層22、21和20(也就是說，堆疊體)。每個記憶體支柱MP的下端係連接到導電層50(源極線SL)。延伸在Z方向上的接點插塞52係設置在記憶體支柱MP的上端，並且導電層53係設置在接點插塞52上。也就是說，記憶體支柱MP透過選擇閘極線SGD、字元線WL0至WL7字、選擇閘極線SGS和複數個絕緣層51從接點插塞52的下端接觸源極線SL。
記憶體支柱MP具有半導體層31和單元絕緣層35。單元絕緣層35包含絕緣層32至34。記憶體支柱MP的細節應參考參照圖7和8所描述的。
導電層53用作例如位元線BL。接點插塞52和導電層53包含例如鎢(W)。
此外，如圖12所示，在絕緣區域BST的橫截部，接點插塞CP2係設置在絕緣區域BST之間。接點插塞CP2的下端係連接到周邊電路的導電層43。導電層54係設置在接點插塞CP2的上端，而接點插塞55係設置在導電層54上。此外，導電層56係設置在接點插塞55上，而接點插塞57係設置在導電層56上。此外，導電層58係設置在接點插塞57上。因此，接點插塞CP2將導電層(上層線)58和周邊電路的導電層43彼此電連接。
接點插塞CP2具有導電層CP2a和設置在導電層CP2a周圍的絕緣層CP2b。導電層CP2a包含例如鎢(W)。絕緣層CP2b包含例如氧化矽層。導電層58用作上層線或電極焊墊。導電層54、56和58以及接點插塞55和57包含例如鎢(W)。
此外，在絕緣區域BST的橫截面部分，狹縫區域STH1係設置在絕緣區域BST之間。絕緣區域BST沿著XZ平面以平面形式延伸，所述XZ平面穿過X方向和Z方向。每個絕緣區域BST從導電層20的上層延伸到導電層50。絕緣區域BST在Y方向上的長度比每個記憶體溝槽MST在Y方向上的長度長。絕緣區域BST包含例如氧化矽層。
狹縫區域STH1在Z方向上延伸。狹縫區域STH1從導電層20的上層延伸到導電層50。狹縫區域STH1包含例如氧化矽層。
絕緣層59係設置在導電層20、絕緣區域BST和狹縫區域STH1上。絕緣層59覆蓋導電層53、54、56和58的外周和接點插塞52、55、和57。絕緣層59包含例如氧化矽層。
接下來，將參考圖13描述第一範例的修飾。
圖13顯示第一範例的修飾，並且是區域101被放大的平面佈局。圖13顯示記憶體陣列區域100(100a)中的方塊BLK0和BLK1之間的邊界。
如圖13所示，複數個記憶體支柱MP以交錯的方式佈置在記憶體區域100a中的記憶體溝槽MST上。記憶體支柱MP的上端部係分別連接至位元線BL。絕緣區域BST係設置在佈置記憶體支柱MP的方塊BLK0和BLK1之間。
此外，複數個虛設記憶體支柱MPa係以交錯的方式佈置在另一記憶體區域100c中的記憶體溝槽MST上。各虛設記憶體支柱MPa的上端部並未連接至位元線BL。也就是說，佈置在記憶體區域100c中的虛設記憶體支柱MPa具有虛設記憶體單元電晶體(下文中，虛設記憶體單元)。虛設記憶體單元是不被用於寫入、讀取或抹除操作的記憶體單元，並且沒有位元線BL被連接到具有虛設記憶體單元的記憶體支柱MPa。
絕緣區域BST係設置在佈置虛設記憶體支柱MPa的方塊BLK0和BLK1之間。一或多個接點插塞CP2係設置在佈置虛設記憶體支柱MPa的方塊BLK之間的絕緣區域BST中。接點插塞CP2係佈置在X方向上。接點插塞CP2係將導電層(上層佈線)58和周邊電路的導電層43互相電連接。其它配置係與第一範例的配置相同。
b.第二範例 圖14是在圖10中顯示的區域102被放大的平面佈局，並且顯示記憶體區域100a和接點區域100b。
如圖14所示，在記憶體區域100a中，複數個記憶體溝槽MST在X方向上延伸並且在Y方向上以預定間隔佈置。複數個記憶體支柱MP係在複數個記憶體溝槽MST上以交錯的方式佈置在X方向和Y方向上。
導電層21係設置在相鄰記憶體溝槽MST之間。狹縫區域STH1係設置在位於記憶體區域100a和接點區域100b之間的邊界處，並且位於記憶體區域100a和另一記憶體區域100a之間的邊界處的記憶體溝槽MST上。狹縫區域STH1係交替地在佈置於Y方向上的記憶體溝槽MST上佈置。
在接點區域100b中，在X方向和傾斜於X方向的方向上延伸的複數個記憶體溝槽MST係在Y方向以預定間隔被佈置。具體而言，兩個記憶體溝槽MST被佈置為多邊形(例如，六邊形、四邊形或橢圓形)，以圍繞接點佈置區域36。複數個記憶體溝槽MST圍繞兩個記憶溝槽MST在Y方向以預定的間隔被佈置。
圖14顯示兩個記憶體溝槽MST包圍六邊形的接點佈置區域36的範例。在這種情況下，每個記憶體溝槽MST首先從設置在接點區域100b的一端的狹縫區域STH1在X方向上延伸、傾斜於X方向上延伸、在X方向上延伸、在軸對稱地以第一傾角傾斜於X方向上延伸，並且還在X方向上延伸以在接點區域100b的另一端接觸狹縫區域STH1。
在接點佈置區域36中，複數個接點插塞CP2係佈置在X方向。在此，四個接點插塞CP2被表示為範例。其它配置係與第一範例的配置相同。
此外，在接點區域100b中沒有佈置記憶體支柱MP。
接下來，將描述記憶體陣列區域100中的區域102的橫截面結構。圖15是沿著圖14中的線A3-A4截取的橫截面圖，並且顯示記憶體支柱MP、包含導電層20和21的堆疊體、接點插塞CP2等的橫截面。
如圖15所示，半導體儲存裝置1具有設置於半導體基板23上的周邊電路區域300，以及設置在周邊電路區域300上的記憶體陣列區域100。周邊電路區域300的結構係與第一範例的結構相同。
將在下文中詳細描述記憶體陣列區域100的結構。
記憶體陣列區域100中的記憶體區域100a的結構與第一範例的結構相同。
例如，四個接點插塞CP2係設置在接點區域100b內的接點佈置區域36中。如圖15所示，兩個中央接點插塞CP2將導電層(上層佈線)58和周邊電路的導電層43彼此電連接。接點插塞CP2的下端部和上端部以在第一範例中描述的相同方式連接。
分別設置在兩個中央接點插塞CP2外部的接點插塞CP2將導電層58和導電層50(源極線SL)彼此電連接。各外部接點插塞CP2的下端部係連接到導電層50。導電層54、接點插塞55、導電層56、接點插塞57和導電層58在每個外部接點插塞CP2的上端依序設置。
在被記憶體溝槽MST所包圍的接點佈置區域36的橫截面中，複數個絕緣層51和複數個犧牲層(例如，諸如氮化矽層的絕緣層)60係交替地堆疊在絕緣層49或導電層50上。其它結構與第一範例的結構相同。
接下來，將參考圖16描述記憶體陣列區域100中的狹縫區域STH1的佈置。圖16顯示記憶體區域100a和接點區域100b中的狹縫區域STH1的佈置。
如圖16所示，在記憶體陣列區域100中的X方向上的狹縫區域STH1的佈置間隔(或佈置間距)P1被設置為預定間隔。換句話說，在所述複數個狹縫區域STH1在記憶體區域100a和接點區域100b之間的邊界處在Y方向上，以及在記憶體區域100a和另一個記憶體區域100a之間的邊界處在X方向上所佈置的間隔P1係預定長度。也就是說，在Y方向佈置的複數個狹縫區域STH1在X方向以預定間隔P1佈置。
如此，在Y方向上的複數個狹縫區域STH1在X方向上以等間隔佈置的記憶體陣列區域100，當藉由蝕刻移除犧牲層係從狹縫區域STH1在替換程序中使用狹縫區域STH1進行，被蝕刻的距離係等於與狹縫區域STH1的距離。
因此，在藉由蝕刻移除犧牲層之後，記憶體支柱的方塊絕緣膜和其它者被暴露於蝕刻溶液中的時間可以被縮短，以使得所述方塊絕緣層的損壞可以被降低。
接下來，將參照圖17描述使絕緣處理層51和犧牲層60留在記憶體陣列區域100內的接點佈置區域36中的替換程序的控制。圖17是顯示使用記憶體陣列區域100中的狹縫區域STH1的替換程序的控制的視圖。
圖17中所示的平面佈局類似於圖14中描述的佈局。如上所述，接點插塞區域CP2被佈置的接點佈置區域36係由記憶體溝槽MST圍繞。也就是說，記憶體溝槽MST被佈置成沒有圍繞接點佈置區域36的間隙。
在此佈局中，當犧牲層60在替換程序中透過狹縫區域SHT1被移除，蝕刻溶液被防止侵入接點佈置區域36，如圖17中的箭頭61中所示。因此，接點佈置區域36內的犧牲層60不被移除，並且未被導電層21取代。因此，絕緣層(例如，氧化矽層)51和犧牲層(例如，氮化矽層)60在接點佈置區域36內的保持在堆疊狀態。
1.3第一實施例的功效 根據第一實施例，有可能提供一種其操作可靠性可以得到改善的半導體儲存裝置。
例如，在具有周邊電路係設置在記憶體單元以陣列形式佈置的記憶體單元陣列下方的配置的半導體儲存裝置中，也就是說，周邊電路係設置在記憶體單元陣列和半導體基板之間的配置，用於連接到電晶體和其它周邊電路的接點插塞係佈置中在記憶體單元陣列中。然而，可能難以提供用於佈置用於連接到記憶體單元陣列區域中的周邊電路的接點插塞的區域。
在第一範例及其修飾中，接點插塞CP2係設置在方塊BLK之間的絕緣區域中。因此，記憶體陣列區域100之上的上層佈線和記憶體陣列區域100之下的周邊電路係透過接點插塞CP2電連接。因此，可以提高半導體儲存裝置的操作可靠性，其中周邊電路係設置在記憶體單元陣列下方。
在第二範例中，在X方向上，接點插塞CP2被佈置的接點佈置區域36係設置在記憶體單元被佈置的記憶體陣列區域100。因此，記憶體陣列100之上的上層佈線和記憶體陣列100之下的周邊電路係透過接點插塞CP2電連接。因此，可以提高半導體儲存裝置的操作可靠性，其中周邊電路係設置在記憶體單元陣列下方。
在第二範例中，接點區域100b在X方向上的長度與記憶體區域100a在X方向上的長度相同。因此，在記憶體陣列區域100中，將X方向上的狹縫區域STH1的佈置間隔P1設置為常數。
在使用狹縫區域STH1執行的替換程序中，藉由蝕刻在來移除犧牲層(例如，氮化矽層)60係在與狹縫區域STH1相等的距離進行。因此，在狹縫區域STH1以相等的間隔P1被佈置的記憶體陣列區域100中，犧牲層60基本上係藉由蝕刻同時移除。因此，在藉由蝕刻移除犧牲層60之後，記憶體支柱的方塊絕緣層和其它者被暴露於蝕刻溶液中的時間可以被縮短，以使得所述方塊絕緣層和其它者的損壞可以被降低。
在第二範例中，記憶體溝槽MST被佈置成沒有圍繞接點佈置區域36的間隙。在此佈局中，在替換程序中，用於移除犧牲層60的蝕刻溶液並未穿過狹縫區域SHT1侵入接點佈置區域36。因此，在接點佈置區域36內的犧牲層60不被移除，並且不被導電層21取代。因此，絕緣層(例如，氧化矽層)51和犧牲層60被保持在接點佈置區域36內的堆疊狀態中。因此，將設置接點插塞的接點佈置區域36和其它區域具有將使用相同的程序設置接點插塞CP2的橫截面結構。
2.第二實施例 接下來，將根據第二實施例描述半導體儲存裝置。第二實施例是兩個導電層(字元線)依序整合到記憶體區域100a中的接點區域100b中的一個導電層以形成接點佈置區域的範例。所述第二實施例將集中於與第一實施例的差異描述。未描述的其它結構係與第一實施例的結構相同。
如上面參考圖4所示，半導體儲存裝置1中的方塊BLK包含選擇閘極線SGD0至SGD7。每個選擇閘極線SGD0至SGD7對應於與字元線WL相應的兩個導電層21。
在第二實施例中，將描述作為字元線的對應於選擇閘極線SGD0至SGD7的導電層21、記憶體溝槽MST，和記憶體支柱MP的平面佈局。在下文中，對應於選擇閘極線SGD0至SGD7的導電層21(字元線WL)將分別藉由21(SGD0)、21(SGD1)、21(SGD2)、21(SGD3)、21(SGD4)、21(SGD5)、21(SGD6)和21(SGD7)表示。
2.1記憶體陣列區域的佈局的細節 a.第一範例 圖18是第一範例的導電層21、記憶體溝槽MST，和記憶體支柱MP的平面佈局。
如圖18所示，例如，對應於選擇閘極線SGD2至SGD5的導電層21(SGD2)、21(SGD3)、21(SGD4)，和21(SGD5)作為字元線被佈置。
導電層21(SGD2)具有第一部分21a、複數個第二部分21b，以及複數個第三部分21c。
第一部分21a在X方向從記憶體陣列區域100的一端延伸到其另一端。第二部分21b各具有在X方向上延伸的預定長度，並且被以預定的間隔佈置在X方向上。第三部分21c在Y方向上延伸並且被以預定的間隔佈置在X方向上。第三部分21c各自將各自的第一部分21a和第二部分21b彼此連接。換言之，第二部分21b被連接到第一部分21a的一端，並且藉由第三部分21c以預定的間隔從第一部分21a的一端連接到第一部分21a。
除了接點佈置區域之外，導電層21(SGD3)具有與導電層21(SGD2)的配置相同的配置，並且相對於導電層21(SGD2)和導電層21(SGD3)的中心點具有點對稱的佈局。
導電層21(SGD2)和導電層21(SGD3)係佈置成在第二部分21b中彼此結合。記憶體支柱MP係佈置在導電層21(SGD2)的第一部分21a和第二部分21b在Y方向上彼此面對的位置處以及導電層21(SGD3)的第一部分21a和第二部分21b在Y方向上彼此面對的位置處。
此外，導電層21(SGD3)的第三部分21c係以預定距離在X方向上擴展，以提供不存在導電層21的區域。接點佈置區域36係設置在不存在導電層21的區域。一或多個接點插塞CP2係佈置在接點佈置區域36中。在此，導電層21(SGD3)的第三部分21c被擴展以提供不存在導電層的接點佈置區域36。然而，導電層21(SGD2)的第三部分21c可以被擴展以提供不存在導電層21的接點佈置區域36。
導電層21(SGD4)和導電層21(SGD5)的佈局與導電層21(SGD2)和導電層21(SGD3)的佈局相同。此外，導電層21(SGD0)和21(SGD1)的佈局和導電層21(SGD6)和21(SGD7)也和導電層21(SGD2)和導電層21(SGD3)的佈局相同。
圖19是第二範例的導電層21、記憶體溝槽MST，和記憶體支柱MP的平面佈局。同樣，在這種情況下，將使用導電層21(SGD2)至21(SGD5)來描述平面佈局。
導電層21(SGD2)具有複數個第一部分21d、複數個第二部分21e，和複數個第三部分21f。
第一部分21d各具有在X方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。第二部分21e各具有在X方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。第三部分21f各具有在Y方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。當從上方觀察在圖19中顯示的平面佈局時，每個第一部分21d的左端被描述為一個端部，而其右端被描述為另一端。每個第三部分21f的上端被描述為一個端部，而其下端被描述為另一端。
兩個第三部分21f形成一對，並且所述第三部分的對21f中之各者的一端係連接到第一部分21d的另一端與相鄰於第一部分21d的另一者的一端。所述第三部分的對21f中之各者的另一端係連接到第二部分21e的中央部分。接著，複數對第三部分21f在X方向以預定間隔佈置，並且每對第三部分21f將兩個第一部分21d和一個第二部分21e彼此連接。
導電層21(SGD3)具有與導電層21(SGD2)的配置相同的配置，並且具有相對於導電層21(SGD2)和導電層21(SGD3)的中心點的點對稱佈局。
導電層21(SGD2)和導電層21(SGD3)被佈置成使得彼此在第一部分21d和第二部分21e結合。記憶體支柱MP被佈置在導電層21(SGD2)的第一部分21d和第二部分21e在Y方向上彼此面對並且導電層21(SGD3)的第一部分21d和第二部分21e在Y方向上彼此面對的位置。
導電層21(SGD4)和導電層21(SGD5)的佈局係與導電層21(SGD2)和導電層21(SGD3)的佈局相同。導電層21(SGD4)和導電層21(SGD5)具有導電層21(SGD2)和導電層21(SGD3)被佈置成相對於平行於X方向的直線彼此軸對稱的佈局。
此外，不存在導電層21的區域係設置在導電層21(SGD3)的所述第三部分的對21f之間並且在導電層21(SGD4)的所述第三部分的對21f之間。接點佈置區域36係設置在不存在導電層21的區域中。一或多個接點插塞CP2係佈置在接點佈置區域36中。稍後將描述接點佈置區域36的細節。
圖20是包含圖19中所示的接點佈置區域36的導電層21(SGD0)至21(SGD7)的平面佈局。
在接點區域100b的一端側，導電層21(SGD3)的第二部分21e和第一部分21d在X方向上延伸，並且第一部分21d在Y方向上彎曲，以形成第三部分21f。第三部分21f在Y方向上延伸，並且連接到第二部分21e。連接到第三部分21f的第二部分21e還在X方向上延伸。在接點區域100b的另一端側，第二部分21e在X方向上延伸並且在Y方向上分支，以形成第三部分21f。此外，第三部分21f在Y方向上延伸並且係連接到第一部分21d。也就是說，導電層21(SGD3)的第二部分21e和第一部分21d被整合到接點區域100b的一端附近的第二部分21e，並且分支到接點區域100b的另一端附近的第二部分21e和第一部分21d。
在接點區域100b的另一端側，導電層21(SGD4)的第二部分21e和第一部分21d在X方向上延伸，並且第一部分21d在Y方向上彎曲，以形成第三部分21f。第三部分21f在Y方向上延伸並且係連接到第二部分21e。連接到第三部分21f的第二部分21e還在X方向上延伸。在接點區域100b的一端側，第二部分21e在X方向上延伸並且在Y方向上分支，以形成第三部分21f。此外，第三部分21f在Y方向上延伸並且係連接到第一部分21d。也就是說，導電層21(SGD4)的第二部分21e和第一部分21d被整合到接點區域100b的另一端附近的一個第二部分21e，並且分支到接點區域100b的一端附近的第二部分21e和第一部分21d。
複數個其它導電層21在X方向上延伸並且在Y方向上以預定間隔佈置。記憶體溝槽MST係佈置在導電層21之間。
由記憶體溝槽MST圍繞的接點佈置區域(也被稱為第一區域)36被佈置在導電層21(SGD3)和導電層21(SGD4)之間，並且在接點區域100b的一端和另一端的第一部分21d之間。一或多個接點插塞CP2係佈置在接點佈置區域36中。
此外，可以在接點佈置區域36中佈置一或多個虛設記憶體溝槽MSTa。虛設記憶體溝槽MSTa沿著X方向和Z方向(或XZ平面)延伸並且從導電層20的上層到達導電層50。虛設記憶體溝槽MSTa係絕緣區域(或絕緣層)，並且包含例如氧化矽層。記憶體支柱MP並未佈置在虛設記憶體溝槽MSTa中。
狹縫區域STH1在Y方向上係佈置在接點區域100b的一端和另一端。此外，狹縫區域STH1在Y方向上係佈置在接點區域100b的一端和另一端之間的大致中央部分。在Y方向上延伸的每個狹縫區域STH1的寬度比在Y方向上延伸的記憶體溝槽MST的寬度長。
此外，記憶體區域100a(也被稱為第二區域)在X方向上係設置成遠離接點佈置區域36。在Z方向上穿透記憶體溝槽MST的記憶體支柱MP係設置在記憶體區域100a中。
如圖20所示，接點區域100b在X方向上可以設置在兩倍於狹縫區域STH1的佈置間隔P1的區域，或可以設置在狹縫區域STH1的佈置間隔P1的區域。
c.第三範例 圖21是第三範例的導電層21、記憶體溝槽MST和記憶體支柱MP的平面佈局。同樣，在這種情況下，使用導電層21(SGD2)至21(SGD5)來描述平面佈局。
導電層21(SGD2)具有第一部分21h、複數個第二部分21i，以及複數個第三部分21j。
第一部分21h在X方向上從記憶體陣列區域100的一端延伸到其另一端。第二部分21i各具有在X方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。第三部分21j各具有在Y方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。當從上方觀察在圖21中顯示的平面佈局時，每個第二部分21i的左端被描述為一個端部，而其右端被描述為另一端。每個第三部分21j的上端被描述為一個端部，而其下端被描述為另一端。
第三部分21j中之各者的一端係連接到第一部分21h，而第三部分21j中之各者的另一端係連接到第二部分21i的一端。換句話說，第二部分21i的一端係連接到第三部分21j的另一端，而第三部分21j的一端係以預定間隔連接到在X方向上延伸的第一部分21h。
導電層21(SGD3)具有複數個第一部分21k、複數個第二部分21m，以及複數個第三部分21n。第一部分21k各具有在X方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。第二部分21m各具有在X方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。第三部分21n各具有在Y方向上延伸的預定長度，並且在X方向上以預定間隔被佈置。當從上方觀察在圖21中顯示的平面佈局時，每個第一部分21k的左端被描述為一個端部，而其右端被描述為另一端。每個第二部分21m的左端被描述為一個端部，而其右端被描述為另一端。每個第三部分21n的上端被描述為一個端部，而其下端被描述為另一端。
兩個第三部分21n形成一對，並且所述第三部分的對21n中之各者的一端係連接到第二部分21m的另一端。所述第三部分的對21n中之各者的另一端係連接到第一部分21k的另一端與其他相鄰於第一部分21k的一端。接著，複數對第三部分21n在X方向以預定間隔佈置，並且每對第三部分21n將兩個第一部分21k和一個第二部分21m彼此連接。
導電層21(SGD2)和導電層21(SGD3)被佈置成使得彼此在第一部分21h和第二部分21i以及第一部分21k和第二部分21m結合。記憶體支柱MP被佈置在導電層21(SGD2)的第一部分21h和第二部分21i在Y方向上彼此面對並且導電層21(SGD3)的第一部分21k和第二部分21m在Y方向上彼此面對的位置。
導電層21(SGD4)的佈局係與導電層21(SGD3)的佈局相同。導電層21(SGD5)的佈局係與導電層21(SGD2)的佈局相同。導電層21(SGD4)和導電層21(SGD5)具有導電層21(SGD2)和導電層21(SGD3)被佈置成相對於平行於X方向的直線彼此軸對稱的佈局。
此外，不存在導電層21的區域係設置在導電層21(SGD3)的所述第三部分的對21n之間並且在導電層21(SGD4)的所述第三部分的對21n之間。接點佈置區域36係設置在不存在導電層21的區域中。一或多個接點插塞CP2係佈置在接點佈置區域36中。稍後將描述接點佈置區域36的細節。
圖22是包含圖21中所示的接點佈置區域36的導電層21(SGD0)至21(SGD7)的平面佈局。
在接點區域100b的一端側，導電層21(SGD3)的第二部分21m在X方向上延伸，以成為接點區域100b的一端附近的端部。第一部分21k在X方向上延伸，並且在Y方向上彎曲，以形成第三部分21n。第三部分21n在Y方向上延伸，並且連接到第二部分21m。連接到第三部分21n的第二部分21m還在X方向上延伸。在接點區域100b的另一端側，第二部分21m在X方向上延伸並且在Y方向上分支，以形成第三部分21n。此外，第三部分21n在Y方向上延伸並且係連接到第一部分21k。此外，第一部分21k在X方向上延伸。也就是說，導電層21(SGD3)的第二部分21m和第一部分21k成為接點區域100b的一端附近的一個第二部分21m，並且分支到接點區域100b的另一端附近的第二部分21m和第一部分21k。
在接點區域100b的另一端側，導電層21(SGD4)的第二部分21m和第一部分21k在X方向上延伸，並且第一部分21k在Y方向上彎曲，以形成第三部分21n。第三部分21n在Y方向上延伸並且係連接到第二部分21m。連接到第三部分21n的第二部分21m還在X方向上延伸。在接點區域100b的一端側，第二部分21m在Y方向上彎曲，以形成第三部分21n。第三部分21n在Y方向上延伸並且還在X方向上彎曲，以形成第一部分21k。此外，第一部分21k在X方向上延伸。也就是說，導電層21(SGD4)的第二部分21m和第一部分21k被整合到接點區域100b的另一端附近的一個第二部分21m，並且對於接點區域100b的一端附近的部分被保持作為一個第二部分21m。
複數個其它導電層21在X方向上延伸並且在Y方向上以預定間隔佈置。記憶體溝槽MST係佈置在導電層21之間。
由記憶體溝槽MST圍繞的接點佈置區域36被設置在導電層21(SGD3)和導電層21(SGD4)之間，並且在接點區域100b的一端和另一端的第一部分21k之間。一或多個接點插塞CP2係佈置在接點佈置區域36中。
可以在接點佈置區域36中佈置一或多個虛設記憶體溝槽MSTa。
此外，記憶體區域100a在X方向上係設置成遠離接點佈置區域36。在Z方向上穿透記憶體溝槽MST的記憶體支柱MP係設置在記憶體區域100a中。
d. 第四範例 圖23是第四範例的導電層21、記憶體溝槽MST和記憶體支柱MP的平面佈局。同樣，在這種情況下，使用導電層21(SGD2)至21(SGD5)來描述平面佈局。
導電層21(SGD2)的佈局係與第三範例的導電層21(SGD2)的佈局相同，而導電層21(SGD3)的佈局係與第三範例的導電層21(SGD3)的佈局相同。
導電層21(SGD4)的佈局係與第三範例的導電層21(SGD2)的佈局相同，除了在第三範例的導電層21(SGD2)的佈局中，第三部分21j被分成兩個(一對)第三部分21j並且兩個第三部分21j之間的空間被擴大。導電層21(SGD5)的佈局係與第三範例的導電層21(SGD3)的佈局相同，除了在第三範例的導電層21(SGD3)的佈局中，兩個(一對)第三部分21n之間不存在區域，並且兩個第三部分21n成為一個第三部分21n。
導電層21(SGD4)和導電層21(SGD5)被佈置成使得導電層21(SGD4)和導電層21(SGD5)的第三部分21j在Y方向上與導電層21(SGD2)和導電層21(SGD3)的一對第三部分21n重合。
此外，不存在導電層21的區域係設置在導電層21(SGD3)的所述第三部分的對21n之間並且在導電層21(SGD4)的所述第三部分的對21j之間。接點佈置區域36係設置在不存在導電層21的區域中。一或多個接點插塞CP2係佈置在接點佈置區域36中。稍後將描述接點佈置區域36的細節。
圖24是包含圖23中所示的接點佈置區域36的導電層21(SGD0)至21(SGD7)的平面佈局。
在接點區域100b的一端側，導電層21(SGD3)的第二部分21m在X方向上延伸，以成為接點區域100b的一端附近的端部。第一部分21k在X方向上延伸，並且在Y方向上彎曲，以形成第三部分21n。第三部分21n在Y方向上延伸，並且連接到第二部分21m。連接到第三部分21n的第二部分21m還在X方向上延伸。在接點區域100b的另一端側，第二部分21m在X方向上延伸並且在Y方向上分支，以形成第三部分21n。此外，第三部分21n在Y方向上延伸並且係連接到第一部分21k。也就是說，導電層21(SGD3)的第二部分21m成為接點區域100b的一端附近的端部，而導電層21(SGD3)的第一部分21k成為接點區域100b的一端附近的第二部分21m並且分支到接點區域100b的另一端附近的第二部分21m和第一部分21k。
在接點區域100b的另一端側，導電層21(SGD4)的第二部分21i在X方向上延伸，以成為接點區域100b的另一端附近的端部。第一部分21h在X方向上延伸並且在Y方向上彎曲，以形成第三部分21j。第三部分21j在Y方向上延伸並且係連接到第二部分21i。連接到第三部分21j的第二部分21i還在X方向上延伸。在接點區域100b的一端側，第二部分21i在X方向上延伸並且在Y方向上彎曲，以形成第三部分21j。此外，第三部分21j在Y方向上延伸並且係連接到第一部分21h。也就是說，導電層21(SGD4)的第二部分21j成為接點區域100b的另一端附近的端部，而導電層21(SGD4)的第一部分21h成為接點區域100b的另一端附近的第二部分21i，並且分支到接點區域100b的一端附近的第二部分21i和第一部分21h。
複數個其它導電層21在X方向上延伸並且在Y方向上以預定間隔佈置。記憶體溝槽MST係佈置在導電層21之間。
由記憶體溝槽MST圍繞的接點佈置區域36被設置在導電層21(SGD3)和導電層21(SGD4)之間，並且在接點區域100b的一端和另一端的第一部分21k(或第一部分21h)之間。一或多個接點插塞CP2係佈置在接點佈置區域36中。
可以在接點佈置區域36中佈置一或多個虛設記憶體溝槽MSTa。
此外，記憶體區域100a在X方向上係設置成遠離接點佈置區域36。在Z方向上穿透記憶體溝槽MST的記憶體支柱MP係設置在記憶體區域100a中。
e.第五範例 例如，在圖21所示的第三範例中，導電層21(SGD2)具有第一部分21h、第二部分21i，以及第三部分21j。第一部分21h係記憶體陣列100中在X方向上延伸的導電層，而第二部分21i和第三部分21j係以預定間隔連接到第一部分21h並且從第一部分21h分支的導電層。因此，第一部分21h可以被視為主幹佈線，而第二部分21i和第三部分21j可以被視為分支佈線。在第五範例中，作為主幹佈線的第一部分21h的佈線寬度被加寬。
圖25是第五範例的導電層21和記憶體溝槽MST的平面佈局。如圖所示，作為主幹佈線的第一部分21h的佈線寬度比第二部分21i的佈線寬度更寬(或更長)。也就是說，第一部分21h在Y方向上的長度比第二部分21i在Y方向上的長度長。
為了加寬第一部分21h的佈線寬度，第二部分21i的佈線寬度可以變窄。由於第二部分21i對應於分支佈線，既使佈線寬度稍微變窄也不會發生問題。
2.2第二實施例的功效 根據第二實施例，能夠提供一種操作可靠性可以得到改善的半導體儲存裝置。
在第一範例中，導電層21(SGD3)的第三部分21c在X方向上擴展，使得不存在導電層21的接點佈置區域36設置在導電層21(SGD3)的第一部分21a和導電層21(SGD2)的第一部分21a之間。
在第一範例的佈局中，由於記憶體溝槽MST之間(或導電層21之間)沒有狹窄的部分，所以能夠防止可能由於狹窄的導電層21導致的操作可靠性的劣化或製造半導體儲存裝置中的缺陷的發生。此外，在記憶體陣列區域100的X方向上，接點佈置區域36可以設置在複數個第三部分21c中的任何一個。因此，將配置接點佈置區域36的第三部分21c可自由地選擇，從而提高設計的自由度。
在第二範例中，導電層21(SGD3)與導電層21(SGD4)的一對第三部分21f之間的空間係在X方向上擴展，並且不存在導電層21的接點佈置區域36係設置在導電層21(SGD3)的第二部分21e和導電層21(SGD4)的第二部分21e之間。此外，在接點區域100b中，接點佈置區域36係配置在藉由將兩個導電層整合到一個導電層設置的區域中。因此，導電層的數量可被減少，從而使記憶體溝槽MST之間(或導電層21之間)的距離的狹窄部分可以被消除。因此，能夠防止可能由於狹窄的導電層21導致的操作可靠性的劣化或製造半導體儲存裝置中的缺陷的發生。
在第三範例中，導電層21(SGD3)和導電層21(SGD4)的所述第三部分的對21n之間的空間係在X方向上擴展，並且不存在導電層21的接點佈置區域36係設置在導電層21(SGD3)的第二部分21m和導電層21(SGD4)的第二部分21m之間。此外，在接點區域100b中，接點佈置區域36係配置在藉由將兩個導電層整合到一個導電層設置的區域中。因此，導電層的數量可被減少，從而使記憶體溝槽MST之間(或導電層21之間)的距離的狹窄部分可以被消除。此外，第二部分21i(或21m)和第三部分21j(或21n)在電流流過導電層21的方向上從第一部分21h(或21k)分支。因此，由於作為字元線WL的導電層21的佈線電阻和佈線電容的延遲可以被減少。因此，能夠防止可能由於狹窄的導電層21導致的操作可靠性的劣化或製造半導體儲存裝置中的缺陷的發生。
在第四範例中，導電層21(SGD3)的所述第三部分的對21n之間的空間和導電層21(SGD 4)的所述第三部分的對21j之間的空間在X方向上被擴展，而不存在導電層21的接點佈置區域36係設置在導電層21(SGD3)第二部分21m和導電層21(SGD4)的第二部分21i之間。此外，在接點區域100b中，接點佈置區域36係設置在藉由將兩個導電層整合到一個導電層設置的區域中。係配置在藉由將兩個導電層整合到一個導電層設置的區域中。因此，導電層的數量可被減少，從而使記憶體溝槽MST之間(或導電層21之間)的距離的狹窄部分可以被消除。此外，第二部分21i(或21m)和第三部分21j(或21n)在電流流過導電層21的方向上從第一部分21h(或21k)分支。因此，由於作為字元線WL的導電層21的佈線電阻和佈線電容的延遲可以被減少。因此，能夠防止可能由於狹窄的導電層21導致的操作可靠性的劣化或製造半導體儲存裝置中的缺陷的發生。
在第五範例中，在導電層21的第一部分21h、第二部分21i以及第三部分21j之中，對應於主幹佈線(或主佈線)的第一部分21h的佈線寬度係設置為比對應於分支佈線的第二部分21i的佈線寬度更寬。因此，作為字元線WL的導電層21的佈線電阻和訊號延遲也可以被減少。
其它功效與上述第一實施例的功效相同。
3. 其它修飾 在上述的實施例中， NAND型快閃記憶體已被描述為半導體儲存裝置的一個範例。然而，本發明不限於NAND快閃記憶體，而是也可以被應用到其它的一般半導體記憶體，並且可被還應用到半導體儲存裝置之外的其它各種記憶體裝置。
雖然已描述了某些實施例，但是這些實施例僅用於舉例，並且不意於限制本發明的範圍。實際上，本文描述的新穎實施例可以用各種其它形式體現；此外，在不脫離本發明的精神的情況下，可以對本文描述的實施例的形式進行各種省略、替換和改變。所附申請專利範圍及其等同物意於覆蓋落入本發明的範圍和精神內的這些形式或修飾。
1：半導體儲存裝置 10：記憶體單元陣列 11：列解碼器 12：驅動器 13：感測放大器 14：位址暫存器 15：命令暫存器 16：輸入/輸出電路 17：定序器 20、20-0〜20-15：導電層 21、21-0〜21-15：導電層 21a、21d、21h、21k：第一部分 21b、21e、21i、21m：第二部分 21c、21f、21j、21n：第三部分 22：導電層 23：半導體基板 24：接點插塞 25：導電層 26：接點插塞 27：導電層 28：接點插塞 29：導電層 30：絕緣層 31：半導體層 32〜34：絕緣層 36：接點佈置區域 50：導電層 51：絕緣層 60：犧牲層 100：記憶體陣列區域 100a、100c：記憶體區域 100b：接點區域 200e、200o：連接區域 300：周邊電路區域 BL、BL0〜BL(m-1)：位元線 BLK、BLK0〜BLKn：方塊 BST：絕緣區域 CP1e、CP1、CP2：接點插塞 MP：記憶體支柱 MPa：虛設記憶體支柱 MST：記憶體溝槽 MT、MTe0〜MTe7、MTo0〜MTo7：記憶體單元電晶體 SGD、SGD0〜SGD7：選擇閘極線 SGS、SGSe、SGSo：選擇閘極線 SL：源極線 ST1、ST2：選擇電晶體 STH、STH1、STH2：狹縫區域 SU、SU0〜SU7：字串單元 WL、WLe0〜WLe7、WLo0〜WLo7：字元線
圖1是顯示根據實施例的半導體儲存裝置的電路配置的方塊圖。 圖2是根據實施例的記憶體單元陣列中的方塊的電路圖。 圖3是顯示根據實施例的半導體儲存裝置的佈局的概要的視圖。 圖4是顯示根據實施例的記憶體陣列區域的一部分和連接區域的平面圖。 圖5是根據實施例的沿著Y方向截取的方塊的橫截面圖。 圖6是根據實施例的沿著X方向截取的方塊的橫截面圖。 圖7是根據實施例的在XY平面截取的記憶體支柱的橫截面圖。 圖8是根據實施例的在YZ平面截取的記憶體支柱的橫截面圖。 圖9是根據實施例的記憶體支柱的等效電路圖。 圖10是根據實施例顯示半導體儲存裝置的佈局的概要的視圖。 圖11是根據第一實施例的第一範例顯示方塊的邊界的平面佈局。 圖12是沿著圖1中的線A1-A2截取的橫截面圖。 圖13是根據第一範例的修飾顯示方塊的邊界的平面佈局。 圖14是顯示第一實施例的第二範例中的記憶體區域和接點區域的平面佈局。 圖15是沿著圖14中的線A3-A4截取的橫截面圖。 圖16是顯示記憶體區域和接點區域中的狹縫區域的佈置的視圖。 圖17是顯示使用記憶體陣列區域中的狹縫區域的替換程序的視圖。 圖18是根據第二實施例的第一範例的導電層、記憶體溝槽，和記憶體支柱的平面佈局。 圖19是根據第二實施例的第二範例的導電層、記憶體溝槽，和記憶體支柱的平面佈局。 圖20是包含圖19中所示的接點佈置區域的導電層的平面佈局。 圖21是根據第二實施例的第三範例的導電層、記憶體溝槽，和記憶體支柱的平面佈局。 圖22是包含圖21中所示的接點佈置區域的導電層的平面佈局。 圖23是根據第二實施例的第四範例的導電層、記憶體溝槽，和記憶體支柱的平面佈局。 圖24是包含圖23中所示的接點佈置區域的導電層的平面佈局。 圖25是第二實施例的第五範例中的導電層和記憶體溝槽的平面佈局。
21：導電層 21d：第一部分 21e：第二部分 21f：第三部分 36：接點佈置區域 100b：接點區域 CP2：接點插塞 MST：記憶體溝槽 SGD0〜SGD7：選擇閘極線 STH1：狹縫區域 MSTa：虛設記憶體溝槽

Claims (12)

  1. 一種半導體儲存裝置，包含：第一導電層，其設置在基板上，所述第一導電層在垂直於所述基板的表面的第一方向上延伸並且在正交於所述第一方向的第二方向上延伸；第二導電層，其設置在所述基板上，所述第二導電層在所述第一方向和所述第二方向上延伸，並且在正交於所述第二方向的第三方向上與所述第一導電層隔離；第三導電層，其設置在所述基板上，所述第三導電層在所述第一方向和所述第二方向上延伸，並且在所述第三方向上與所述第一導電層隔離；接點插塞，其設置在所述基板上並且在所述第一方向上延伸；第一絕緣層，其在所述第二導電層和所述第三導電層之間在所述第一方向上延伸、設置在所述接點插塞的周圍，並且環繞將所述接點插塞設置於其中的第一區域；以及第二區域，其在所述第二方向與所述第一區域隔離並且包含在所述第一方向上穿透所述第一導電層的支柱，其中，所述第二導電層在所述第一區域和所述第二區域之間在所述第二方向上延伸、還在所述第三方向上延伸，並且連接到所述第一導電層，以及其中，所述第三導電層在與所述第二區域相對的所述 第一區域的一側上在所述第二方向上延伸、還在所述第三方向上延伸，並且連接到所述第一導電層。
  2. 如申請專利範圍第1項的半導體儲存裝置，其中所述第二區域包含在所述第二方向上延伸的所述第一導電層，並且所述第一導電層包含第一部分、第二部分，以及一對第三部分，所述第一部分和所述第二部分中之各者在所述第二方向上延伸，並且所述第三部分的對在所述第三方向上延伸，所述第三部分的對中之各者的第一端係連接到所述第一部分的一端，所述第三部分的對中之各者的第二端係連接到所述第二部分的中心，以及所述第三部分的對係以第一間隔在所述第二方向上佈置，並且所述第三部分的對將所述第一部分和一相鄰第一部分電連接到所述第二部分。
  3. 如申請專利範圍第1項的半導體儲存裝置，其中所述第二區域包含在所述第二方向上延伸的所述第一導電層，並且所述第一導電層包含第一部分、第二部分，以及第三部分，所述第一部分和所述第二部分中之各者在所述第二方向上延伸，並且所述第三部分在所述第三方向上延伸， 所述第三部分的一端係連接到所述第一部分，並且所述第三部分的另一端係連接到所述第二部分。
  4. 如申請專利範圍第2項的半導體儲存裝置，其中在所述第三方向上延伸的所述第一部分的寬度比在所述第三方向上延伸的所述第二部分和所述第三部分的對的各自的寬度大。
  5. 如申請專利範圍第1項的半導體儲存裝置，還包含：周邊電路，其設置在所述基板和所述第一導電層之間；以及佈線層，其設置在所述第一導電層上方，其中，所述接點插塞將所述佈線層和所述周邊電路彼此電連接。
  6. 如申請專利範圍第1項的半導體儲存裝置，還包含：第一絕緣部，其在所述第三方向上遠離所述第一區域的第一端佈置；第二絕緣部，其在所述第三方向上遠離所述第一區域的第二端佈置；以及第三絕緣部，其在所述第三方向上在所述第一區域的所述第一端和所述第二端之間佈置，其中，在所述第三方向上延伸的所述第一絕緣部、所述第二絕緣部和所述第三絕緣部中之各者的寬度比在所述 第三方向上延伸的所述第一絕緣層的寬度大。
  7. 如申請專利範圍第2項的半導體儲存裝置，其中所述支柱係設置在所述第一部分和所述第二部分之間，以及與所述第一部分和所述第二部分相交的所述支柱的部分係配置成記憶體單元電晶體。
  8. 一種半導體儲存裝置，包含：複數個第一導電層，其設置在基板上，所述複數個第一導電層在第一方向上延伸並且在正交於所述第一方向的第二方向上延伸；複數個第二導電層，其設置在所述基板上，所述複數個第二導電層在所述第一方向和所述第二方向上延伸，並且在正交於所述第二方向的第三方向上與所述第一導電層隔離；第一絕緣層，其佈置在所述第一導電層和所述第二導電層之間，所述第一絕緣層在所述第一方向和所述第二方向上延伸；複數個第一支柱，其沿著所述第二方向佈置在所述第一絕緣層中，所述複數個第一支柱在所述第一方向上延伸；複數個第三導電層，其在所述第一方向上設置在所述基板上，所述複數個第三導電層在所述第二方向上延伸並且在所述第三方向上與所述第二導電層隔離； 複數個第四導電層，其在所述第一方向上設置在所述基板上，所述複數個第四導電層在所述第二方向上延伸並且在所述第三方向與所述第三導電層隔離；第二絕緣層，其佈置在所述第三導電層和所述第四導電層之間，所述第二絕緣層在所述第一方向和所述第二方向上延伸；複數個第二支柱，其沿著所述第二方向佈置在所述第二絕緣層中，所述複數個第二支柱在所述第一方向上延伸；第三絕緣層，其佈置在所述第二導電層和所述第三導電層之間，所述第三絕緣層在所述第一方向和所述第二方向上延伸；以及接點插塞，其設置在所述第二絕緣層中，所述接點插塞在所述第一方向上延伸，其中，在所述第三方向上的所述第二絕緣層的寬度比在所述第三方向上的所述第一絕緣層的寬度大。
  9. 如申請專利範圍第8項的半導體儲存裝置，還包含：複數個第一絕緣部，其佈置在所述第一絕緣層或所述第二絕緣層中，所述複數個第一絕緣部在所述第一方向上延伸，其中，所述接點插塞係設置在沿著所述第三方向穿過所述第一絕緣部的線。
  10. 如申請專利範圍第8項的半導體儲存裝置，其中所述第二絕緣層具有複數個絕緣層，所述裝置還包含：第二絕緣部，其設置在所述複數個絕緣層之間，所述第二絕緣部在所述第一方向上延伸；以及位元線，其設置在所述第一支柱之上，所述位元線電連接到所述第一支柱，其中，所述第二絕緣部係佈置在所述位元線和所述基板之間。
  11. 如申請專利範圍第3項的半導體儲存裝置，其中在所述第三方向上延伸的所述第一部分的寬度比在所述第三方向上延伸的所述第二部分和所述第三部分的各自的寬度大。
  12. 如申請專利範圍第3項的半導體儲存裝置，其中所述支柱係設置在所述第一部分和所述第二部分之間，以及所述支柱與所述第一部分和所述第二部分相交的部分被配置成記憶體單元電晶體。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11849578B2 (en) 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI505448B (zh) * 2008-09-26 2015-10-21 Toshiba Kk 非揮發性半導體儲存裝置
TWI570847B (zh) * 2011-08-16 2017-02-11 三星電子股份有限公司 資料儲存裝置及其製造方法
TWI576964B (zh) * 2013-07-30 2017-04-01 東芝股份有限公司 非揮發性記憶裝置
US20170133400A1 (en) * 2012-09-11 2017-05-11 Dongchul Yoo Three-dimensional semiconductor memory device and method for fabricating the same
US20170133393A1 (en) * 2014-07-10 2017-05-11 Kabushiki Kaisha Toshiba Non-volatile memory device
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
US20180240808A1 (en) * 2017-02-21 2018-08-23 Samsung Electronics.,Co., Ltd. Three-dimensional semiconductor memory device and method of operating the same
US20190081101A1 (en) * 2017-09-13 2019-03-14 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
JP2009094237A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP4691124B2 (ja) * 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP5150665B2 (ja) * 2010-03-03 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
JP2013258360A (ja) 2012-06-14 2013-12-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
US9761601B2 (en) * 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20160111767A (ko) * 2015-03-17 2016-09-27 에스케이하이닉스 주식회사 로딩 개선을 위한 3차원 비휘발성 반도체 메모리 장치
US9818693B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102497116B1 (ko) 2015-12-30 2023-02-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10090319B2 (en) 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US9847342B2 (en) 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
TWI622131B (zh) 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
US10461090B2 (en) 2016-07-22 2019-10-29 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
US10115730B1 (en) * 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof
JP2019220534A (ja) * 2018-06-18 2019-12-26 キオクシア株式会社 半導体記憶装置およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI505448B (zh) * 2008-09-26 2015-10-21 Toshiba Kk 非揮發性半導體儲存裝置
TWI576997B (zh) * 2008-09-26 2017-04-01 東芝股份有限公司 非揮發性半導體儲存裝置
TWI620184B (zh) * 2008-09-26 2018-04-01 東芝記憶體股份有限公司 記憶裝置
TWI570847B (zh) * 2011-08-16 2017-02-11 三星電子股份有限公司 資料儲存裝置及其製造方法
US20170133400A1 (en) * 2012-09-11 2017-05-11 Dongchul Yoo Three-dimensional semiconductor memory device and method for fabricating the same
TWI576964B (zh) * 2013-07-30 2017-04-01 東芝股份有限公司 非揮發性記憶裝置
US20170133393A1 (en) * 2014-07-10 2017-05-11 Kabushiki Kaisha Toshiba Non-volatile memory device
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
US20180240808A1 (en) * 2017-02-21 2018-08-23 Samsung Electronics.,Co., Ltd. Three-dimensional semiconductor memory device and method of operating the same
US20190081101A1 (en) * 2017-09-13 2019-03-14 Toshiba Memory Corporation Semiconductor memory device

Also Published As

Publication number Publication date
TW202036844A (zh) 2020-10-01
US11121147B2 (en) 2021-09-14
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