CN113437081B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供能够提高动作可靠性并能够缩小存储单元阵列区域的半导体存储装置。实施方式的半导体存储装置具备在存储槽(MST0a)中以排列间距为规定距离(P)的方式沿X方向排列且沿Z方向延伸的多个存储柱(MP0a)、和在存储槽(MST1a)中以排列间距为规定距离(P)的方式沿X方向排列且沿Z方向延伸的多个存储柱(MP1a)。存储柱(MP1a)的排列相对于存储柱(MP0a)的排列在X方向错开比规定距离(P)的一半短的距离。

Description

半导体存储装置
本申请以日本专利申请2020-051004号(申请日：2020年3月23日)作为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
公知有一种存储单元被三维排列而成的半导体存储装置。
发明内容
本发明要解决的课题在于，提供一种能够提高动作可靠性且能够缩小存储单元阵列区域的半导体存储装置。
实施方式的半导体存储装置具备：多个第一导电层，在基板上沿第一方向层叠，并向与所述第一方向交叉的第二方向延伸；多个第二导电层，在所述基板上沿所述第一方向层叠，并向所述第二方向延伸，在和所述第二方向交叉的第三方向上与所述多个第一导电层分离配置；多个第三导电层，与所述第一导电层和所述第二导电层电连接，并在所述基板上沿所述第一方向层叠；第一绝缘层以及第二绝缘层，沿所述第一方向和所述第二方向延伸，并以夹着所述第一导电层的方式沿所述第三方向排列；第三绝缘层以及第四绝缘层，沿所述第一方向和所述第二方向延伸，并以夹着所述第二导电层的方式沿所述第三方向排列；第一绝缘区域以及第二绝缘区域，沿所述第一方向延伸，以夹着所述第三导电层的方式排列；多个第一柱，在所述第一绝缘层中以排列间距为第一距离的方式沿所述第二方向排列，并沿所述第一方向延伸；以及多个第二柱，在所述第二绝缘层中以排列间距为所述第一距离的方式沿所述第二方向排列，并沿所述第一方向延伸，所述第二柱的排列相对于所述第一柱的排列在所述第二方向上错开比所述第一距离的一半短的第二距离。
附图说明
图1是表示第一实施方式的半导体存储装置的电路结构的框图。
图2是第一实施方式中的存储单元阵列内的模块的电路图。
图3是第一实施方式中的存储单元阵列内的布局的概略图。
图4是表示第一实施方式中的存储单元阵列内的存储阵列区域与连接(hook-up)区域的一部分的俯视图。
图5是第一实施方式中的存储单元阵列内的模块的沿着Y方向的剖视图。
图6是第一实施方式中的存储单元阵列内的模块的沿着X方向的剖视图。
图7是第一实施方式中的模块内的存储柱的沿着XY面的剖视图。
图8是第一实施方式中的模块内的存储柱的沿着YZ面的剖视图。
图9是第一实施方式中的模块内的存储柱的等效电路图。
图10是第一实施方式中的存储单元阵列内的存储阵列区域的平面布局。
图11是表示第一实施方式中的存储阵列区域的排列于存储槽的存储柱MP的图。
图12是表示第一实施方式中的存储阵列区域的与存储柱连接的位线的图。
图13是第二实施方式中的存储单元阵列内的存储阵列区域的平面布局。
图14是表示第二实施方式中的存储阵列区域的排列于存储槽的存储柱MP的图。
图15是表示第二实施方式中的存储阵列区域的与存储柱连接的位线的图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，针对具有相同功能以及结构的构成要素标记共用的参照符号。并且，以下所示的各实施方式对用于将该实施方式的技术思想具体化的装置、方法进行例示，并不将构成部件的材质、形状、构造、配置等确定为下述的情况。
各功能模块能够实现为硬件、计算机软件的任意一方或者将两者组合的方式。各功能模块不是必须如以下的例子那样进行区别。例如，一部分的功能也可以由与例示的功能模块不同的功能模块执行。进而，例示的功能模块也可以被分割为更细致的功能子模块。这里，作为半导体存储装置，举例说明存储单元晶体管被层叠在半导体基板的上方而成的三维层叠型的NAND型闪存。在本说明书中，也存在将存储单元晶体管称为存储单元的情况。
1.第一实施方式
以下，对第一实施方式的半导体存储装置进行说明。
1.1半导体存储装置的电路模块结构
首先，对第一实施方式的半导体存储装置的电路模块结构进行说明。第一实施方式的半导体存储装置是能够以非易失的方式存储数据的NAND型闪存。
图1是表示第一实施方式的半导体存储装置的电路结构的框图。半导体存储装置1具备存储单元阵列10、行解码器11、驱动器12、读出放大器13、地址寄存器14、指令寄存器15、输入输出电路16、以及定序器17。另外，例如半导体存储装置1中外部装置(例如，主装置或者控制器)(未图示)经由NAND总线连接到外部。
1.1.1各模块的构成
存储单元阵列10具备多个模块BLK0、BLK1、BLK2、……BLKn(n是0以上的整数)。多个模块BLK0～BLKn分别包括与行以及列建立了对应的多个存储单元晶体管。存储单元晶体管分别能够以非易失的方式存储数据，进而能够将数据电气改写。为了控制对存储单元晶体管施加的电压，在存储单元阵列10配设有多条字线、多条位线以及源极线等。以下，在记为模块BLK的情况下，表示模块BLK0～BLKn的每一个。关于存储单元阵列10以及模块BLK的详细情况将后述。
行解码器11从地址寄存器14接受行地址，并对该行地址进行解码。行解码器11基于行地址的解码结果来选择模块BLK的任意一个，进而对所选择的模块BLK内的字线进行选择。进而，行解码器11向存储单元阵列10传输写入动作、读出动作以及删除动作所需的多个电压。
驱动器12经由行解码器11对被选择的模块BLK供给多个电压。
读出放大器13在数据的读出时对从存储单元晶体管向位线读出的数据进行检测以及放大。读出放大器13还在数据的写入时将写入数据DAT传输至位线。
地址寄存器14例如对从外部装置接收到的地址ADD进行保持。地址ADD包括：对动作对象的模块BLK进行指定的模块地址、以及对被指定的模块内的动作对象的字线进行指定的页地址。指令寄存器15对从外部装置接收到的指令CMD进行保持。指令CMD例如包括对定序器17指示写入动作的写入指令、以及指示读出动作的读出指令等。
输入输出电路16经由多个输入输出线(DQ线)与外部装置连接。输入输出电路16从外部装置接收指令CMD以及地址ADD。输入输出电路16将接收到的指令CMD发送给指令寄存器15，并且将接收到的地址ADD发送给地址寄存器14。并且，输入输出电路16与外部装置之间进行数据DAT的收发。
定序器17从外部装置接收控制信号CNT。控制信号CNT包括芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、以及读使能信号REn等。对信号名标记的“n”表示为该信号是低电平有效(low active)。
定序器17基于由指令寄存器15保持的指令CMD以及控制信号CNT来控制半导体存储装置1的动作。具体而言，定序器17基于从指令寄存器15接收到的写入指令，控制行解码器11、驱动器12、以及读出放大器13，来对由地址ADD指定的多个存储单元晶体管进行写入。定序器17进而基于从指令寄存器15接收到的读出指令，控制行解码器11、驱动器12、以及读出放大器13，来从由地址ADD指定的多个存储单元晶体管进行读出。
1.1.2存储单元阵列的电路结构
接下来，对存储单元阵列10的电路结构进行说明。存储单元阵列10如上述那样具有多个模块BLK0～BLKn。这里，对一个模块BLK的电路结构进行说明，其他模块的电路结构也是相同的。
图2是存储单元阵列10内的一个模块BLK的电路图。模块BLK具备多个串单元。这里，作为一个例子，对模块BLK具备串单元SU0、SU1、SU2、……、SU7的情况进行说明。串单元SU0～SU7分别例如相当于作为写入单位的1页。在图2中表示了串单元SU0～SU3。另外，模块BLK所具备的串单元的个数能够任意设定。以下，记作串单元SU的情况表示串单元SU0～SU7的每一个。
串单元SU0～SU7包括第偶数个的串单元SU0、SU2、SU4、SU6和第奇数个的串单元SU1、SU3、SU5、SU7。以下，将第偶数个的串单元SU0、SU2、SU4、SU6分别称为SUe，将第奇数个的串单元SU1、SU3、SU5、SU7分别称为SUo。
第偶数个的串单元Sue包括多个NAND串NSe。第奇数个的串单元Suo包括多个NAND串NSo。另外，在不对NAND串NSe和NAND串NSo进行区分来表示它们的情况下，称为NAND串NS。
NAND串NS例如包括8个存储单元晶体管MT0、MT1、MT2、……、MT7以及选择晶体管ST1、ST2。这里，作为一个例子，表示NAND串NS具备8个存储单元晶体管的情况，但NAND串NS所具备的存储单元晶体管的个数能够任意设定。
存储单元晶体管MT0～MT7分别具备控制栅极和电荷蓄积层，以非易失的方式对数据进行存储。存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。存储单元晶体管MT可以是电荷蓄积层使用了绝缘膜的MONOS(metal-oxide-nitride-oxide-silicon：金属氧化氮氧化硅)型，也可以是电荷蓄积层使用了导电层的FG(floating gate)型。以下，在记作存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT7的每一个。
串单元SU0～SU7的每一个中的选择晶体管ST1的栅极与选择栅极线SGD0、SGD1、SGD2、……、SGD7分别连接。选择栅极线SGD0～SGD7分别被行解码器11独立控制。
第偶数个的串单元SU0、SU2、……、SU6的每一个中的选择晶体管ST2的栅极例如与选择栅极线SGSe连接。第奇数个的串单元SU1、SU3、……、SU7的每一个中的选择晶体管ST2的栅极例如与选择栅极线SGSo连接。选择栅极线SGSe与SGSo例如可以连接为同一布线，也可以是不同的布线。
并且，同一模块BLK内的串单元Sue所包含的存储单元晶体管MT0～MT7的控制栅极分别与字线WLe0、WLe1、WLe2、……、WLe7连接。另一方面，串单元Suo所包含的存储单元晶体管MT0～MT7的控制栅极分别与字线WLo0、WLo1、WLo2、……、WLo7连接。字线WLe0～WLe7的每一个以及WLo0～WLo7的每一个被行解码器11独立控制。
模块BLK例如是数据的删除单位。即，同一模块BLK内所包含的存储单元晶体管MT保持的数据被一并删除。另外，数据也可以按串单元SU单位被删除，或者可以按小于串单元SU的单位被删除。
进而，在存储单元阵列10内处于同一列的NAND串NS的选择晶体管ST1的漏极与位线BL0～BL(m-1)分别连接。其中，m是1以上的自然数。即，位线BL0～BL(m-1)分别在多个串单元SU间将NAND串NS共同连接。进而，多个选择晶体管ST2的源极与源极线SL连接。
即，串单元SU包括多个与不同的位线BL连接并且与同一选择栅极线SGD连接的NAND串NS。并且，模块BLK包括将字线WLe共用的多个串单元Sue、和将字线WLo共用的多个串单元SUo。进而，存储单元阵列10包括将位线BL共用的多个模块BLK。
在存储单元阵列10内，通过半导体基板的上方依次层叠选择栅极线SGS、字线WL以及选择栅极线SGD，由此形成了选择晶体管ST2、存储单元晶体管MT以及选择晶体管ST1被三维层叠而成的存储单元阵列10。
进而，存储单元阵列10的构成也可以是其他的构成。即，关于存储单元阵列10的构成，例如记载于“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”这一在2009年3月19日申请的美国专利申请12/407，403号。并且，记载于“THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY”这一在2009年3月18日申请的美国专利申请12/406，524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OFMANUFACTURING THE SAME”这一在2010年3月25日申请的美国专利申请12/679，991号、以及“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”这一在2009年3月23日申请的美国专利申请12/532，030号。这些专利申请通过参照而将其整体在本申请说明书中援用。
1.2半导体存储装置的布局以及构造
接下来，对第一实施方式的半导体存储装置的存储单元阵列10内的布局以及构造进行说明。
1.2.1存储单元阵列内的布局
图3是半导体存储装置的存储单元阵列10内的布局的概略图。在包括图3的以后的附图中，将与半导体基板面平行且相互正交的2个方向设为X方向以及Y方向，并将与包括这些X方向以及Y方向的面(XY面)正交的方向设为Z方向(层叠方向)。
半导体存储装置1的存储单元阵列10具备存储阵列区域100、和连接区域200e以及200o。连接区域200e以及200o以在X方向夹持存储阵列区域100的方式被配置在存储阵列区域100的X方向的两端。即，连接区域200e被配置在存储阵列区域100的X方向的一端，连接区域200o被配置在存储阵列区域100的X方向的另一端。
存储阵列区域100具有多个模块BLK，但这里示出模块BLK0～BLK3。模块BLK0～BLK3在Y方向按顺序排列。
1.2.1.1存储阵列区域与连接区域的布局
接下来，对半导体存储装置1所具有的存储阵列区域100和连接区域200e以及200o的一部分进行说明。
图4是表示图3中的模块BLK的概要的图，是表示存储阵列区域100与连接区域200e以及200o的一部分的俯视图。另外，在图4中，为了对布局的概要进行说明而省略了在存储阵列区域100内设置的狭缝区域，且存储槽MST、选择栅极线SGD(或者字线WL)的布局以简单的直线形状表示。关于它们的详细布局，将在图10以后进行说明。并且，以后的说明中的“左”以及“右”分别相当于各附图中的左方向以及右方向。
如图4所示，设置有存储阵列区域100，并在存储阵列区域100的一端以及另一端分别设置有连接区域200e以及200o。在图4中，将字线WLe0～WLe7中的字线WLe7和字线WLo0～WLo7中的字线WLo7分别作为一个例子来进行表示。
如上所述，模块BLK具有串单元SU0～SU7。串单元SU0、SU2、SU4、SU6、即串单元SUe的选择栅极线SGD0、SGD2、SGD4、SGD6与字线WLe7的引出被设置于连接区域200e。接触插塞CP1e的每一个将选择栅极线SGD0、SGD2、SGD4、SGD6与上层布线(未图示)分别连接。字线WLe7比选择栅极线SGD0、SGD2、SGD4、SGD6靠下层设置。
串单元SU1、SU3、SU5、SU7、即串单元SUo的选择栅极线SGD1、SGD3、SGD5、SGD7与字线WLo7的引出被设置于连接区域200o。接触插塞CP1o的每一个将选择栅极线SGD1、SGD3、SGD5、SGD7与上层布线(未图示)分别连接。字线WLo7比选择栅极线SGD1、SGD3、SGD5、SGD7靠下层设置。
模块BLK具有多个存储槽MST、多个存储柱MP、多个选择栅极线SGD以及多条字线WL(未图示)。多个存储槽MST沿Y方向以规定间隔排列。存储槽MST的每一个是绝缘区域，例如包括硅氧化层。
多个存储柱MP在存储槽MST的每一个中以排列间距为规定距离P的方式沿X方向排列。以排列间距为规定距离P的方式排列是指，相邻的2个存储柱MP间的距离保持规定距离P且存储柱MP的每一个按顺序排列。2个存储柱MP间例如是指，2个存储柱MP的中心与中心之间、或者左端(一端)与左端(一端)之间、或者右端(另一端)与右端(另一端)之间。关于存储柱MP的详细配置将后述。
在相邻的存储槽MST间设置有导电层20。导电层20包括后述的导电层20-0～20-15。导电层20在连接区域200e或者200o中连接，相当于选择栅极线SGD。字线WLe7以及WLo7比选择栅极线SGD靠下层设置。
在连接区域200e以及200o中，在存储槽MST上设置有狭缝区域STH1。狭缝区域STH1在沿Y方向排列的存储槽MST中每间隔一个地排列。狭缝区域STH1是在后述的导电层(字线以及选择栅极线)的替换工序所使用的孔中被填埋了绝缘材料的区域。狭缝区域STH1是绝缘层，例如包括硅氧化层。
在连接区域200e以及200o中，还在存储槽MST上以及导电层20上设置有狭缝区域STH2。狭缝区域STH2沿Y方向以交错状排列。狭缝区域STH2是在后述的导电层的替换工序所使用的孔中被填埋了绝缘材料的区域，并且是将导电层20每隔一个地绝缘分离为选择栅极线SGDe和SGDo的区域。替换工序例如是将在应该成为字线WL以及选择栅极线SGD的区域存在的牺牲层(例如，绝缘层)除去、并利用导电层替换被除去的区域的工序。狭缝区域STH2是绝缘层，例如包括硅氧化层。
另外，在连接区域200e以及200o设置有与所层叠的多条字线分别连接的接触插塞，但这里进行了省略。
1.2.1.2存储单元阵列的剖面构造
接下来，对存储单元阵列10内的模块BLK的剖面构造进行说明。图5是模块BLK的沿着Y方向的剖视图。另外，省略了导电层间以及导电层上的绝缘层。
如图5所示，在半导体基板(例如，p型阱区域)23的上方设置有导电层22。导电层22作为选择栅极线SGSe以及SGSo发挥功能。在导电层22的上方，8层导电层21沿Z方向层叠。各导电层21包括导电层21-0～21-15，作为字线WLe0～WLe7或者WLo0～WLo7发挥功能。
在导电层21的上方设置有导电层20。导电层20包括导电层20-0～20-15，作为选择栅极线SGD0～SGD7发挥功能。
以从导电层20到达半导体基板23的方式，存储槽MST与存储柱MP沿Y方向交替设置。如上所述，存储槽MST是绝缘层。并且，用于对设置在半导体基板23内的区域施加电压的接触插塞等可以设置于存储槽MST内。例如，可以设置用于将选择晶体管ST2的源极与上层布线(未图示)连接的接触插塞。
导电层22夹着存储槽MST或者存储柱MP而配置，交替作为选择栅极线SGSe或者SGSo发挥功能。同样，导电层21夹着存储槽MST或者存储柱MP而配置，交替作为字线WLe或者WLo发挥功能。
并且，在沿Y方向相邻的模块BLK间也设置有存储槽MST。在该存储槽MST内可以设置用于对设在半导体基板23内的区域施加电压的接触插塞等。
在存储柱MP上设置有接触插塞24。进而，在接触插塞24上，沿Y方向设置有导电层25。导电层25作为位线BL发挥功能。
并且，以下对模块BLK的沿着X方向的剖面进行说明。
图6是模块BLK的沿着X方向的剖视图，作为一个例子，表示了沿着图4中的选择栅极线SGD0且通过存储柱MP的区域的剖面构造。另外，省略了导电层间以及导电层上的绝缘层。
如使用图5所说明那样，在半导体基板23上方按顺序设置有导电层22、21、以及20。并且，存储阵列区域100如使用图5所说明那样。
如图6所示，在连接区域200e中，导电层20～22例如以阶梯状被引出。即，当以XY面进行观察时在连接区域200e中，导电层20～22分别具有不与上层的导电层重叠的露台(terrace)部分。在该露台部分上设置有接触插塞26。进而，接触插塞26与导电层27连接。接触插塞26以及导电层27例如包括钨(W)等金属。
通过多个导电层27，作为偶数的选择栅极线SGD0、SGD2、SGD4及SGD6、偶数的字线WLe以及偶数的选择栅极线SGSe发挥功能的导电层20～22分别与行解码器11电连接。
另一方面，在连接区域200o中，导电层20～22同样例如以阶梯状被引出。即，当以XY面进行观察时，在连接区域200o中，导电层20～22分别具有不与上层的导电层重叠的露台部分。在该露台部分上设置有接触插塞28。进而，接触插塞28与导电层29连接。接触插塞28以及导电层29例如包括钨(W)等金属。
通过多个导电层29，作为奇数的选择栅极线SGD1、SGD3、SGD5及SGD7、奇数的字线WLo以及奇数的选择栅极线SGSo发挥功能的导电层20～22分别与行解码器11电连接。
1.2.1.3存储柱的剖面构造
接下来，对存储柱MP以及存储单元晶体管MT的构造以及等效电路进行说明。图7是存储柱MP的沿着XY面的剖视图。图8是存储柱MP的沿着YZ面的剖视图。图7以及图8的每一个特别对设置2个存储单元晶体管MT的区域进行了表示。
如图7以及图8所示，存储柱MP包括绝缘层30、半导体层31、以及绝缘层32至34。字线WLe以及WLo包括导电层21。
绝缘层30、半导体层31以及绝缘层32至34分别被设置为沿着Z方向延伸。绝缘层30例如是硅氧化层。半导体层31被设置为包围绝缘层30的侧面。半导体层31作为形成存储单元晶体管MT的沟道的区域发挥功能。半导体层31例如是多晶硅层。
绝缘层32被设置为包围半导体层31的侧面。绝缘层32作为存储单元晶体管MT的栅极绝缘膜发挥功能。绝缘层32例如具有硅氧化层与硅氮化层的层叠构造。绝缘层33被设置为包围绝缘层32的侧面。绝缘层33作为存储单元晶体管MT的电荷蓄积层发挥功能。绝缘层33例如是硅氮化层。绝缘层34被设置为包围绝缘层33的侧面。绝缘层34作为存储单元晶体管MT的模块绝缘膜发挥功能。绝缘层34例如是硅氧化层。在除了存储柱MP部以外的存储槽MST内例如埋入有硅氧化层等绝缘层。
根据上述的构成，在导电层21的各层中，在一个存储柱MP内沿Y方向设置有2个存储单元晶体管MT。选择晶体管ST1以及ST2都具有同样的构成。
并且，以下对存储柱MP的等效电路进行说明。图9是存储柱MP的等效电路图。如图所示，在1根存储柱MP中形成有2个NAND串NSe以及NSo。即，在1根存储柱MP中分别设置有2个的选择晶体管ST1与相互不同的选择栅极线、例如SGD0以及SGD1分别连接。存储单元晶体管MTe0～MTe7以及MTo0～MTo7与相互不同的字线WLo以及WLe分别连接。进而，选择晶体管ST2也与相互不同的选择栅极线SGSe以及SGSo分别连接。
存储柱MP内的2个NAND串NSe以及NSo的一端与同一位线BL连接，进而另一端与同一源极线SL连接。进而，2个NAND串NSe以及NSo使背栅(半导体层31)共用。
1.2.1.4存储阵列区域的详细构成
接下来，对第一实施方式涉及的存储阵列区域100中的存储槽MST、存储柱MP、选择栅极线SGDe及SGDo、字线WLe及WLo、以及狭缝区域的布局构成进行说明。
如上所述，在模块BLK内设置有串单元SU0～SU7。串单元SU0～SU7分别具有同样的布局构成。并且，在存储阵列区域100中，选择栅极线SGDe及SGDo、字线WLe0及WLo0～WLe7以及WLo7分别具有同样的布局构成。因此，在包括本实施方式的以后的实施方式中，以串单元SU0内的字线WLe7以及WLo7为例来进行说明。
图10是第一实施方式涉及的存储阵列区域100中的存储槽MST、存储柱MP、字线WLe7、WLo7、以及狭缝区域STHa及STHb的平面布局。
如图10所示，沿X方向延伸的导电层20-0～20-3被沿着Y方向排列。导电层20-0与20-2在X方向的一端相互电连接，作为字线WLe7的一部分发挥功能。导电层20-1与20-3在X方向的另一端相互电连接，作为字线WLo7的一部分发挥功能。字线WLe7以及WLo7的每一个在连接区域200e以及200o中经由接触插塞与上层布线(未图示)分别连接，进而与行解码器11连接。
沿Y方向相邻的导电层20被存储槽MST0～MST4分别隔离。即，导电层20-0被配置在存储槽MST0与MST1之间，通过存储槽MST0和MST1被与其他导电层20隔离。导电层20-1被配置在存储槽MST1与MST2之间，通过存储槽MST1和MST2而与其他导电层20隔离。导电层20-2被配置在存储槽MST2与MST3之间，通过存储槽MST2和MST3而与其他导电层20隔离。进而，导电层20-3被配置在存储槽MST3与MST4之间，通过存储槽MST3和MST4而与其他导电层20隔离。以下，在记作存储槽MST的情况下，表示存储槽MST0～MST4的每一个。存储槽MST例如是绝缘材料从半导体基板面被填埋至设有导电层20的层为止的区域。
另外，将存储槽MST0中的狭缝区域STHa的一端侧(即，左侧)作为存储槽MST0a，将狭缝区域STHa与STHb之间作为存储槽MST0b，将狭缝区域STHb的另一端侧(即，右侧)作为存储槽MST0c。同样，将存储槽MST1中的狭缝区域STHa的一端侧作为存储槽MST1a，将狭缝区域STHa与STHb之间作为存储槽MST1b，将狭缝区域STHb的另一端侧作为存储槽MST1c。将存储槽MST2中的狭缝区域STHa的一端侧作为存储槽MST2a，将狭缝区域STHa与STHb之间作为存储槽MST2b，将狭缝区域STHb的另一端侧作为存储槽MST2c。将存储槽MST3中的狭缝区域STHa的一端侧作为存储槽MST3a，将狭缝区域STHa与STHb之间作为存储槽MST3b，将狭缝区域STHb的另一端侧作为存储槽MST3c。进而，将存储槽MST4中的狭缝区域STHa的一端侧作为存储槽MST4a，将狭缝区域STHa与STHb之间作为存储槽MST4b，将狭缝区域STHb的另一端侧作为存储槽MST4c。
如图10所示，导电层20-0在从存储阵列区域100的一端到另一端为止的区间具有能够通过狭缝区域STHa、STHb区分的多个直线状的导电层20-0a、导电层20-0b以及导电层20-0c、和将它们连接的导电层20Ma以及20Mb。这里，表示了3个导电层20-0a～20-0c，但实际上存在与狭缝区域的数量对应的直线状的导电层和将它们连接的导电层。以下，在记作狭缝区域STH的情况下，表示狭缝区域STHa以及STHb的每一个。
导电层20-0a是从存储阵列区域100的一端到狭缝区域STHa为止的直线状的部分。导电层20-0b是从狭缝区域STHa到狭缝区域STHb为止的直线状的部分。进而，导电层20-0c是从狭缝区域STHb到存储阵列区域100的另一端为止的直线状的部分。
导电层20-0a与20-0b通过设置在导电层20-0a和20-0b间的导电层20Ma而电连接。导电层20-0b与20-0c通过设置在导电层20-0b和20-0c间的导电层20Mb而电连接。导电层20-0a、20Ma、20-0b、20Mb、以及20-0c是形成为一体的导电层20-0。
换言之，导电层20-0a在狭缝区域STHa间向Y方向倾斜弯曲，经由导电层20Ma与导电层20-0b连接。进而，导电层20-0b在狭缝区域STHb间向Y方向倾斜弯曲，经由导电层20Mb与导电层20-0c连接。
与上述相同，导电层20-1在从存储阵列区域100的一端到另一端为止的区间具有能够通过狭缝区域STHa、STHb区分的多个直线状的导电层20-1a、导电层20-1b以及导电层20-1c和将它们连接的导电层20Ma以及20Mb。导电层20-1a在狭缝区域STHa间向Y方向倾斜弯曲，经由导电层20Ma与导电层20-1b连接。进而，导电层20-1b在狭缝区域STHb间向Y方向倾斜弯曲，经由导电层20Mb与导电层20-1c连接。
与上述相同，导电层20-2也在从存储阵列区域100的一端到另一端为止的区间具有能够通过狭缝区域STHa、STHb区分的多个直线状的导电层20-2a、导电层20-2b以及导电层20-2c和将它们连接的导电层20Ma以及20Mb。导电层20-2a在狭缝区域STHa间向Y方向倾斜弯曲，经由导电层20Ma与导电层20-2b连接。进而，导电层20-2b在狭缝区域STHb间向Y方向倾斜弯曲，经由导电层20Mb与导电层20-2c连接。
与上述相同，导电层20-3也在从存储阵列区域100的一端到另一端为止的区间具有能够通过狭缝区域STHa、STHb区分的多个直线状的导电层20-3a、导电层20-3b以及导电层20-3c和将它们连接的导电层20Ma以及20Mb。导电层20-3a在狭缝区域STHa间向Y方向倾斜弯曲，经由导电层20Ma与导电层20-3b连接。进而，导电层20-3b在狭缝区域STHb间向Y方向倾斜弯曲，经由导电层20Mb与导电层20-3c连接。
换言之，导电层20-0～20-3分别在X方向延伸规定长度并每隔规定长度便向Y方向倾斜弯曲。
如上所述，多个存储柱MP在存储槽MST0～MST4的每一个中以排列间距为规定距离P的方式沿X方向排列。存储柱MP分别被配置为跨过夹着存储槽MST的2个导电层20。关于存储柱MP的详细配置将后述。
存储柱MP的每一个通过存储槽MST以及导电层20并沿Z方向延伸。存储柱MP是具有存储单元晶体管MT以及选择晶体管ST1和ST2的柱状体。
狭缝区域STH例如具有长圆形状(或者椭圆形状)。狭缝区域STH的长径方向(或者长轴方向)相对于存储槽MST的延伸方向(即，X方向)倾斜配置。换言之，狭缝区域STH的长径方向被配置在与Z方向交叉且与X方向以及Y方向不同的方向。狭缝区域STH的长径方向与存储槽MST(例如，与导电层20-0a相邻的存储槽)所成的角是大于90度的角度。例如，狭缝区域STH的长径方向被配置在从存储槽MST顺时针旋转了约135度的位置，或者被配置在从Y方向顺时针旋转了约45度的位置。
如上所述，狭缝区域STH是在字线WL以及选择栅极线SGD的替换工序中使用的孔被绝缘材料填埋了的区域。替换工序是将在应该成为字线WL以及选择栅极线SGD的区域形成的牺牲层除去并利用导电层进行替换的工序。因此，狭缝区域STH的短径宽度由从狭缝区域STH到替换的字线WL为止的距离以及字线WL的层叠数等来决定。并且，在从存储阵列区域100的一端到另一端为止的区间，设置有替换工序所需数量的狭缝区域STH。这里，表示了2个狭缝区域STHa、STHb，但在存储阵列区域100内设置的狭缝区域STH的数量被设定为设计上的规定数。
接下来，使用图11对存储柱MP的详细配置进行说明。图11是表示图10中的排列于存储槽MST0a～MST4a以及MST0b～MST4b的存储柱MP的图。
在存储槽MST0a中，多个存储柱MP0a以排列间距为规定距离P的方式沿X方向排列。换言之，以相邻的2个存储柱MP0a的中心间的距离大致为规定距离P的方式，将多个存储柱MP0a沿X方向分别排列。在存储槽MST0b中，多个存储柱MP0b以排列间距为规定距离P的方式沿X方向排列。即，以相邻的2个存储柱MP0b的中心间的距离大致为规定距离P的方式，将多个存储柱MP0b沿X方向分别排列。
同样，在存储槽MST1a中，多个存储柱MP1a以排列间距为规定距离P的方式沿X方向排列，在存储槽MST1b中，多个存储柱MP1b以排列间距为规定距离P的方式沿X方向排列。
在存储槽MST2a中，多个存储柱MP2a以排列间距为规定距离P的方式沿X方向排列，在存储槽MST2b中，多个存储柱MP2b以排列间距为规定距离P的方式沿X方向排列。
在存储槽MST3a中，多个存储柱MP3a以排列间距为规定距离P的方式沿X方向排列，在存储槽MST3b中，多个存储柱MP3b以排列间距为规定距离P的方式沿X方向排列。
进而，在存储槽MST4a中，多个存储柱MP4a以排列间距为规定距离P的方式沿X方向排列，在存储槽MST4b中，多个存储柱MP4b以排列间距为规定距离P的方式沿X方向排列。
在存储槽MST0a与存储槽MST0b之间配置狭缝区域STHa。同样，在存储槽MST1a与存储槽MST1b之间配置狭缝区域STHa，在存储槽MST2a与存储槽MST2b之间配置狭缝区域STHa。进而，在存储槽MST3a与存储槽MST3b之间配置狭缝区域STHa，在存储槽MST4a与存储槽MST4b之间配置狭缝区域STHa。
存储槽MST1a中排列的多个存储柱MP1a相对于存储槽MST0a中排列的多个存储柱MP0a，排列成在X方向错开规定距离P的1/4(0.25×P)。同样，多个存储柱MP2a相对于多个存储柱MP1a排列成在X方向错开规定距离P的1/4(0.25×P)。多个存储柱MP3a相对于多个存储柱MP2a排列成在X方向错开规定距离P的1/4(0.25×P)。进而，多个存储柱MP4a相对于多个存储柱MP3a排列成在X方向错开规定距离P的1/4(0.25×P)。
关于多个存储柱MP0b～MP4b，也与上述同样地排列。即，存储槽MST1b中排列的多个存储柱MP1b相对于存储槽MST0b中排列的多个存储柱MP0b，排列成在X方向错开规定距离P的1/4(0.25×P)。多个存储柱MP2b相对于多个存储柱MP1b排列成在X方向错开规定距离P的1/4(0.25×P)。多个存储柱MP3b相对于多个存储柱MP2b排列成在X方向错开规定距离P的1/4(0.25×P)。进而，多个存储柱MP4b相对于多个存储柱MP3b排列成在X方向错开规定距离P的1/4(0.25×P)。关于图11所没有图示的存储槽MST0c～MST4c中排列的多个存储柱的排列，也与上述同样地排列。
配置于存储槽MST0a的最右侧(即，另一端侧)的存储柱MP0a的中心与配置于存储槽MST1b的最左侧(即，一端侧)的存储柱MP1b的中心的距离大致被设定为规定距离P的4.25倍。并且，存储槽MST0a的最右侧的存储柱MP0a的中心与存储槽MST0a的右端(即，另一端)的距离大致被设定为规定距离P的1.25倍。进而，存储槽MST0a的右端与存储槽MST1b的最左侧的存储柱MP1b的中心的距离大致被设定为规定距离P的3倍。
关于存储柱MP1a与存储柱MP2b、存储柱MP2a与存储柱MP3b、以及存储柱MP3a与存储柱MP4b，也与上述相同。
即，配置于存储槽MST1a的最右侧的存储柱MP1a的中心与配置于存储槽MST2b的最左侧的存储柱MP2b的中心的距离大致被设定为规定距离P的4.25倍。存储槽MST1a的最右侧的存储柱MP1a的中心与存储槽MST1a的右端(即，另一端)的距离大致被设定为规定距离P的1.25倍。进而，存储槽MST1a的右端与存储槽MST2b的最左侧的存储柱MP2b的中心的距离大致被设定为规定距离P的3倍。
配置于存储槽MST2a的最右侧的存储柱MP2a的中心与配置于存储槽MST3b的最左侧的存储柱MP3b的中心的距离大致被设定为规定距离P的4.25倍。存储槽MST2a的最右侧的存储柱MP2a的中心与存储槽MST2a的右端的距离大致被设定为规定距离P的1.25倍。进而，存储槽MST2a的右端与存储槽MST3b的最左侧的存储柱MP3b的中心的距离大致被设定为规定距离P的3倍。
配置于存储槽MST3a的最右侧的存储柱MP3a的中心与配置于存储槽MST4b的最左侧的存储柱MP4b的中心的距离大致被设定为规定距离P的4.25倍。存储槽MST3a的最右侧的存储柱MP3a的中心与存储槽MST3a的右端的距离大致被设定为规定距离P的1.25倍。进而，存储槽MST3a的右端与存储槽MST4b的最左侧的存储柱MP4b的中心的距离大致被设定为规定距离P的3倍。
若对上述的构成换种说法则如以下所述。
将沿Y方向相邻的5个存储槽MST分别设为第一、第二、第三、第四以及第五存储槽，将第一存储槽中排列的存储柱MP设为第一存储柱MP，将第二存储槽中排列的存储柱MP设为第二存储柱MP，将第三存储槽中排列的存储柱MP设为第三存储柱MP，将第四存储槽中排列的存储柱MP设为第四存储柱MP，并且将第五存储槽中排列的存储柱MP设为第五存储柱MP。而且，将X方向以及Y方向分别视为X轴以及Y轴。
若视为上述那样，则第一存储柱MP与第五存储柱在X轴上被设置在同一位置。第二存储柱MP被配置为在X轴上与第一存储柱MP错开规定距离P的1/4(0.25×P)。第三存储柱MP被配置为在X轴上与第二存储柱MP错开规定距离P的1/4(0.25×P)。进而，第四存储柱MP被配置为在X轴上与第三存储柱MP错开规定距离P的1/4(0.25×P)。
另外，对于存储槽MST0b～MST4b的存储柱MP0b～MP4b、和狭缝区域STHb的右侧(即，另一端侧)的存储槽MST0c～MST4c中排列的存储柱的配置而言，由于与上述相同，所以省略记载。
接下来，使用图12对第一实施方式的存储柱MP所连接的位线BL进行说明。图12是表示与图11中的存储柱MP连接的位线BL的图。
在存储柱MP0a～MP4a以及MP0b～MP4b的上方设置位线BL，位线BL与这些存储柱MP0a～MP4a以及MP0b～MP4b电连接。
如图12所示，多条位线BL例如沿Y方向延伸。位线BL以排列间距为某个距离(例如，规定距离P的1/4)的方式沿X方向分别排列。这里，例如分别具有编号1～4的属性的位线BL1～BL4以排列间距为规定距离P的1/4(0.25×P)的方式沿X方向分别排列。进而，将位线BL1～BL4作为1组，该组被反复排列。
存储槽MST0a中排列的多个存储柱MP0a与位线BL1～BL4中的反复出现的位线BL1分别连接。进而，存储槽MST0b中排列的多个存储柱MP0b和存储柱MP0a同样地与位线BL1～BL4中的反复出现的位线BL1分别连接。由此，与字线WLe7(或者，选择栅极线SGD)连接的存储柱MP0a以及MP0b和位线BL1分别连接。
并且，存储槽MST1a中排列的多个存储柱MP1a与位线BL1～BL4中的反复出现的位线BL2分别连接。进而，存储槽MST1b中排列的多个存储柱MP1b和存储柱MP1a同样地与位线BL1～BL4中的反复出现的位线BL2分别连接。由此，与字线WLe7以及WLo7(或者，选择栅极线SGD)连接的存储柱MP1a以及MP1b和位线BL2分别连接。
存储槽MST2a中排列的多个存储柱MP2a与位线BL1～BL4中的反复出现的位线BL3分别连接。进而，存储槽MST2b中排列的多个存储柱MP2b和存储柱MP2a同样地与位线BL1～BL4中的反复出现的位线BL3分别连接。由此，与字线WLe7以及WLo7(或者，选择栅极线SGD)连接的存储柱MP2a以及MP2b和位线BL3分别连接。
存储槽MST3a中排列的多个存储柱MP3a与位线BL1～BL4中的反复出现的位线BL4分别连接。进而，存储槽MST3b中排列的多个存储柱MP3b和存储柱MP3a同样地与位线BL1～BL4中的反复出现的位线BL4分别连接。由此，与字线WLe7以及WLo7(或者，选择栅极线SGD)连接的存储柱MP3a以及MP3b和位线BL4分别连接。
存储槽MST4a中排列的多个存储柱MP4a与位线BL1～BL4中的反复出现的位线BL1分别连接。进而，存储槽MST4b中排列的多个存储柱MP4b和存储柱MP4a同样地与位线BL1～BL4中的反复出现的位线BL1分别连接。由此，与字线WLo7(或者，选择栅极线SGD)连接的存储柱MP4a以及MP4b和位线BL1分别连接。
如上所述，在第一实施方式所具备的构成中，与同一字线WL(或者，同一选择栅极线SGD)连接的存储柱MP(或者，存储单元晶体管MT、选择晶体管ST1、ST2)和具有同一属性的位线BL连接。
1.3实施方式的效果
根据第一实施方式，提供一种能够提高动作可靠性且可缩小存储单元阵列区域的半导体存储装置。若详细描述，则在写入以及读出动作时，能够防止用于选择位线BL的位线控制的计算变得复杂。进而，能够抑制供在字线WL等的替换工序中使用的狭缝区域STH设置的虚设区域的增大，可缩小存储单元阵列区域。
以下，对上述的第一实施方式的效果进行说明。
在本实施方式的半导体存储装置中，存在将存储单元晶体管MT分割的存储槽MST。由于存在存储槽MST，所以存储单元阵列区域内的布局存在各种制约。例如，在使用线状的狭缝区域来进行替换工序的情况下，导致存储槽MST成为壁而无法进行字线WL等的替换。因此，从孔形状的狭缝区域STH进行替换工序。为了从狭缝区域STH进行替换工序，需要确保狭缝区域STH的短径宽度，该狭缝区域STH的短径宽度与字线等的层叠数、从狭缝区域STH到字线形成区域为止的距离对应。但是，若将短径宽度方向配置为与存储槽MST的延伸方向正交的方向，则导致存储单元阵列区域的大小受限于狭缝区域STH的短径宽度，无法缩小存储单元阵列区域。
鉴于此，有时使用将狭缝区域STH的长径方向或者短径方向相对于存储槽MST的延伸方向倾斜配置的布局。在将狭缝区域STH倾斜配置的情况下，存储单元阵列区域的大小不受限于短径宽度，能够将短径宽度取得很大。但是，由于无法配置存储柱MP的虚设区域(包括狭缝区域STH)会逐渐移位，所以存在在与同一选择栅极线SGD(或者，字线WL)连接了的存储柱MP上连接了具有不同属性的位线BL的情况。
为了在写入以及读出动作中选择存储单元而使用选择栅极线SGD、字线WL以及位线BL。如果使用将狭缝区域STH的长径方向(或者，短径方向)配置为倾斜方向的布局，则包括狭缝区域STH的虚设区域逐渐移位，所以存储柱MP的排列、狭缝区域STH的排列以及选择栅极线SGD的选择方式不成为周期，用于选择位线的位线控制的计算变得复杂。例如，存在写入动作中的与位线BL的写入禁止处理有关的计算变得复杂这一问题。
在本实施方式中，具备在存储槽MST0a中以排列间距为第一距离(规定距离P)的方式沿X方向排列的多个第一存储柱MP0a、和在存储槽MST1a中以排列间距为第一距离(规定距离P)的方式沿X方向排列的多个第二存储柱MP1a，第二存储柱MP1a的排列相对于第一存储柱MP0a的排列沿X方向错开比第一距离的一半短的第二距离。例如，第二存储柱MP1a的排列相对于第一存储柱MP0a的排列沿X方向错开规定距离P的1/4。由此，能够将由同一选择栅极线SGD选择的存储柱MP与具有同一属性的位线BL连接。换言之，能够使与由同一选择栅极线SGD选择的存储柱MP连接的位线BL编号一致。其结果是，能够防止位线控制的计算变得复杂，可实现简化。进而，能够抑制包括狭缝区域STH的虚设区域的增大，可缩小存储单元阵列区域。
并且，通过将狭缝区域STH的长径方向(或者，短径方向)沿X方向或者Y方向倾斜配置，能够缩短在Y方向相邻的多个存储柱MP间的距离。由此，能够进而缩小存储单元阵列区域。
2.第二实施方式
接下来，对第二实施方式的半导体存储装置进行说明。第二实施方式是在沿Y方向排列的多个存储槽MST中将狭缝区域STH每隔一个地配置并且将狭缝区域STH间的存储槽MST倾斜配置的例子。在第二实施方式中，主要对与第一实施方式的不同的点进行说明。关于未说明的其他构成，与第一实施方式相同。
2.1存储阵列区域的详细构成
图13是第二实施方式涉及的存储阵列区域100中的存储槽MST、存储柱MP、字线WLe7、WLo7、以及狭缝区域STHa以及STHb的平面布局。
在第二实施方式中，与第一实施方式同样，多个存储槽MST0～MST4的延伸方向相对于X方向平行设置，多个存储槽MST0～MST4沿Y方向排列。
狭缝区域STHa以及STHb在沿Y方向排列的存储槽MST0～MST4中每隔一个地设置，并被配置为狭缝区域STHa以及STHb的长径方向朝向Y方向。
狭缝区域STHa设置在存储槽MST0a的端部与MST0b的端部间、存储槽MST2a的端部与MST2b的端部间、以及存储槽MST4a的端部与MST4b的端部间。
狭缝区域STHb设置在存储槽MST1b的端部与MST1c的端部间、以及存储槽MST3b的端部与MST3c的端部间。
在存储槽MST1a的端部与MST1b的端部间、以及存储槽MST3a的端部与MST3b的端部间设置有存储槽MSTa。存储槽MST1a相对于X方向或者Y方向倾斜配置。例如，X方向与存储槽MSTa所成的角为45度或者135度，Y方向与存储槽MSTa所成的角为45度。
在存储槽MST0b的端部与MST0c的端部间、存储槽MST2b的端部与MST2c的端部间以及存储槽MST4b的端部与MST4c的端部间设置有存储槽MSTb。存储槽MSTb相对于X方向或者Y方向倾斜配置。例如，X方向与存储槽MSTb所成的角为45度或者135度，Y方向与存储槽MSTb所成的角为45度。
接下来，使用图14对存储柱MP的详细配置进行说明。图14是表示在图13中的存储槽MST0a～MST4a以及MST0b～MST4b中排列的存储柱MP的图。
图14所示的第二实施方式中的存储柱MP的详细配置与图11所示的第一实施方式的存储柱MP的配置相同。即，在存储槽MST0～MST4的每一个中，多个存储柱MP以排列间距为规定距离P的方式沿X方向排列。换言之，以相邻的2个存储柱MP的中心间的距离大致为规定距离P的方式，多个存储柱MP沿X方向分别排列。
存储槽MST1a中排列的多个存储柱MP1a相对于存储槽MST0a中排列的多个存储柱MP0a，排列成沿X方向错开规定距离P的1/4(0.25×P)。同样，多个存储柱MP2a相对于多个存储柱MP1a排列成沿X方向错开规定距离P的1/4(0.25×P)。多个存储柱MP3a相对于多个存储柱MP2a排列成沿X方向错开规定距离P的1/4(0.25×P)。进而，多个存储柱MP4a相对于多个存储柱MP3a排列成沿X方向错开规定距离P的1/4(0.25×P)。
多个存储柱MP0b～MP4b和存储槽MST0c～MST4c中排列的存储柱的配置与上述相同。
并且，配置于存储槽MST0a的最右侧(即，另一端侧)的存储柱MP0a的中心与配置于存储槽MST1b的最左侧(即，一端侧)的存储柱MP1b的中心的距离大致被设定为规定距离P的4.25倍。并且，存储槽MST0a的最右侧的存储柱MP0a的中心与存储槽MST0a的右端(即，另一端)的距离大致被设定为规定距离P的1.25倍。进而，存储槽MST0a的右端与存储槽MST1b的最左侧的存储柱MP1b的中心的距离大致被设定为规定距离P的3倍。
对于存储柱MP1a和存储槽MST1a和存储柱MP2b、存储柱MP2a和存储槽MST2a和存储柱MP3b、以及存储柱MP3a和存储槽MST3a和存储柱MP4b的每一个，也具有与上述相同的关系。
接下来，使用图15对第二实施方式的与存储柱MP连接的位线BL进行说明。图15是表示与图14中的存储柱MP连接的位线BL的图。
图15所示的与存储柱MP0a～MP4a以及MP0b～MP4b连接的位线BL的详细情况和图12所示的第一实施方式的与存储柱MP0a～MP4a以及MP0b～MP4b连接的位线BL的详细情况相同。
即，存储槽MST0a中排列的多个存储柱MP0a与位线BL1～BL4中的反复出现的位线BL1分别连接。进而，存储槽MST0b中排列的多个存储柱MP0b与位线BL1～BL4中的反复出现的位线BL1分别连接。由此，与字线WLe7(或者，选择栅极线SGD)连接的存储柱MP0a以及MP0b和位线BL1分别连接。
并且，存储槽MST1a中排列的多个存储柱MP1a与位线BL1～BL4中的反复出现的位线BL2分别连接。进而，存储槽MST1b中排列的多个存储柱MP1b与位线BL1～BL4中的反复出现的位线BL2分别连接。由此，与字线WLe7以及WLo7(或者，选择栅极线SGD)连接的存储柱MP1a以及MP1b和位线BL2分别连接。
进而，与多个存储柱MP2a、MP2b、MP3a、MP3b、MP4a以及MP4b连接的位线BL的详细情况和图12所示的第一实施方式相同。
2.2实施方式的效果
根据第二实施方式，与第一实施方式同样，提供能够提高动作可靠性且可缩小存储单元阵列区域的半导体存储装置。详细而言，在写入以及读出动作时，能够防止用于选择位线BL的位线控制的计算变得复杂。进而，能够抑制供在字线WL等的替换工序中使用的狭缝区域STH设置的虚设区域的增大，可缩小存储单元阵列区域。
并且，在图4、图10、图11、以及图13等中，将字线WLe和字线WLo(或者，选择栅极线SGD)从X方向的两端配置为梳形只是一个例子，也可以使用其他的配置方式。
进而，在上述实施方式中作为半导体存储装置而以NAND型闪存为例进行了说明，但并不局限于NAND型闪存，也可以应用于其他半导体存储器的全部，进而能够应用于半导体存储器以外的各种存储装置。并且，上述实施方式中说明的流程图能够尽可能地更换其处理的顺序。
对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些实施方式能够通过其他各种方式加以实施，在不脱离发明主旨的范围能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨，并同样地包含在技术方案所记载的发明及其等同的范围。
附图标记说明
1…半导体存储装置，10…存储单元阵列，11…行解码器，12…驱动器，13…读出放大器，14…地址寄存器，15…指令寄存器，16…输入输出电路，17…定序器，20～22…导电层，20-0～20-15…导电层，20-0a…导电层，20-0b…导电层，20-0c…导电层，20-1…导电层，20-1a…导电层，20-1b…导电层，20-1c…导电层，20-2…导电层，20-2a…导电层，20-2b…导电层，20-2c…导电层，20-3…导电层，20-3a…导电层，20-3b…导电层，20-3c…导电层，20Ma…导电层，20Mb…导电层，21…导电层，22…导电层，23…半导体基板，24…接触插塞，25…导电层，26…接触插塞，27…导电层，28…接触插塞，29…导电层，30…绝缘层，31…半导体层，32～34…绝缘层，100…存储阵列区域，200e…连接区域，200o…连接区域，BL0～BL(m-1)…位线，BLK0～BLKn…模块，CP1e…接触插塞，CP1o…接触插塞，MP0a…存储柱，MP0b…存储柱，MP1a…存储柱，MP1b…存储柱，MP2a…存储柱，MP2b…存储柱，MP3a…存储柱，MP3b…存储柱，MP4a…存储柱，MP4b…存储柱，MST0～MST4…存储槽，MST0a…存储槽，MST0b…存储槽，MST0c…存储槽，MST1a…存储槽，MST1b…存储槽，MST1c…存储槽，MST2a…存储槽，MST2b…存储槽，MST2c…存储槽，MST3a…存储槽，MST3b…存储槽，MST3c…存储槽，MST4a…存储槽，MST4b…存储槽，MST4c…存储槽，MT0～MT7…存储单元晶体管，MTe0～MTe7…存储单元晶体管，MTo0～MTo7…存储单元晶体管，SGD0～SGD7…选择栅极线，ST1…选择晶体管，ST2…选择晶体管，STH1…狭缝区域，STH2…狭缝区域，SU0～SU7…串单元，WLe0～WLe7…字线，WLo0～WLo7…字线。

Claims (12)

1.一种半导体存储装置，其中，具备：
多个第一导电层，在基板上沿第一方向层叠，并沿与所述第一方向交叉的第二方向延伸；
多个第二导电层，在所述基板上沿所述第一方向层叠，并沿所述第二方向延伸，在和所述第二方向交叉的第三方向上与所述多个第一导电层分离配置；
多个第三导电层，与所述第一导电层和所述第二导电层电连接，并在所述基板上沿所述第一方向层叠；
第一绝缘层以及第二绝缘层，沿所述第一方向和所述第二方向延伸，并以夹着所述第一导电层的方式沿所述第三方向排列；
第三绝缘层以及第四绝缘层，沿所述第一方向和所述第二方向延伸，并以夹着所述第二导电层的方式沿所述第三方向排列；
第一绝缘区域以及第二绝缘区域，沿所述第一方向延伸，并以夹着所述第三导电层的方式排列；
多个第一柱，在所述第一绝缘层中以排列间距为第一距离的方式沿所述第二方向排列，并沿所述第一方向延伸；以及
多个第二柱，在所述第二绝缘层中以排列间距为所述第一距离的方式沿所述第二方向排列，并沿所述第一方向延伸，
所述第二柱的排列相对于所述第一柱的排列，在所述第二方向上错开比所述第一距离的一半短的第二距离。
2.根据权利要求1所述的半导体存储装置，其中，
所述第二距离是所述第一距离的1/4的距离。
3.根据权利要求1所述的半导体存储装置，其中，
还具备在所述第四绝缘层中以排列间距为所述第一距离的方式沿所述第二方向排列并沿所述第一方向延伸的多个第三柱，
所述多个第一柱与所述多个第三柱之间的最近的柱间的中心间的距离为所述第一距离的4.25倍。
4.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域被配置在所述第一绝缘层的端部与所述第三绝缘层的端部之间，所述第二绝缘区域被配置在所述第二绝缘层的端部与所述第四绝缘层的端部之间。
5.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域配置在与所述第一方向交叉且和所述第二方向以及第三方向不同的第四方向上，所述第二绝缘区域配置在所述第四方向上。
6.根据权利要求5所述的半导体存储装置，其中，
所述第一绝缘区域与所述第一绝缘层所成的角、以及所述第二绝缘区域与所述第二绝缘层所成的角大于90度。
7.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域、所述第二绝缘区域分别包括长圆形状，所述第一绝缘区域的长轴方向相对于所述第一绝缘层倾斜配置，所述第二绝缘区域的长轴方向相对于所述第二绝缘层倾斜配置。
8.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域、所述第二绝缘区域分别包括长圆形状，所述第一绝缘区域的短径方向相对于所述第一绝缘层倾斜配置，所述第二绝缘区域的短径方向相对于所述第二绝缘层倾斜配置。
9.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域、所述第二绝缘区域分别包括长圆形状，所述第一绝缘区域、所述第二绝缘区域的长轴方向沿着所述第三方向配置。
10.根据权利要求1所述的半导体存储装置，其中，
所述第一柱、所述第二柱具有半导体层，
所述半导体层沿所述第一方向延伸。
11.根据权利要求1所述的半导体存储装置，其中，
还具备在所述第三绝缘层中以排列间距为所述第一距离的方式沿所述第二方向排列且沿所述第一方向延伸的多个第四柱、和设置在所述第一柱以及所述第四柱的上方的多条位线，
与所述第一柱以及所述第四柱分别电连接的所述位线具有同一属性。
12.根据权利要求1所述的半导体存储装置，其中，
所述第一导电层与所述第一柱交叉的部分作为存储单元晶体管发挥功能。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023072960A (ja) * 2021-11-15 2023-05-25 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533849A (zh) * 2008-03-11 2009-09-16 三星电子株式会社 电阻式存储器器件及其形成方法
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP5103232B2 (ja) * 2008-03-18 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
US9076824B2 (en) * 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
KR102210329B1 (ko) * 2014-08-14 2021-02-01 삼성전자주식회사 저항 변화 메모리 소자 및 그 제조 방법
US9412700B2 (en) * 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
US9837432B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device
US9935121B2 (en) * 2015-09-10 2018-04-03 Toshiba Memory Corporation Three dimensional vertical channel semiconductor memory device
TWI622131B (zh) 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
JP2017195275A (ja) * 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR102365684B1 (ko) * 2017-06-27 2022-02-21 삼성전자주식회사 메모리 소자 및 그 제조 방법
JP6980518B2 (ja) * 2017-12-27 2021-12-15 キオクシア株式会社 半導体記憶装置
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2020009904A (ja) * 2018-07-09 2020-01-16 キオクシア株式会社 半導体メモリ
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020042885A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533849A (zh) * 2008-03-11 2009-09-16 三星电子株式会社 电阻式存储器器件及其形成方法
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置

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