TW202137493A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態，係提供一種能夠提升動作信賴性並能夠將記憶體胞陣列區域縮小之半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：複數之記憶體柱(MP0a)，係在記憶體溝渠(MST0a)中，以身為特定距離P之配列節距而在X方向上被作配列，並朝向Z方向延伸；和複數之記憶體柱(MP1a)，係在記憶體溝渠(MST1a)中，以身為特定距離P之配列節距而在X方向上被作配列，並朝向Z方向延伸。記憶體柱(MP1a)之配列，係相對於記憶體柱(MP0a)之配列，而在X方向上作較特定距離P之一半而更短的距離之偏移。

Description

半導體記憶裝置
實施形態，係有關於半導體記憶裝置。 [關連申請案]
本申請案，係享受以日本專利申請2020-051004號(申請日：2020年3月23日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
使記憶體胞被3維地作了配列的半導體記憶裝置，係為周知。
本發明所欲解決之課題，係在於提供一種能夠提升動作信賴性並能夠將記憶體胞陣列區域縮小之半導體記憶裝置。
實施形態之半導體記憶裝置，係具備有：複數之第1導電層，係於基板上而在第1方向上被作層積，並朝向與前述第1方向相交叉之第2方向延伸；和複數之第2導電層，係於前述基板上而在前述第1方向上被作層積，並朝向前述第2方向延伸，並且在與前述第2方向相交叉之第3方向上而與前述複數之第1導電層分離地被作配置；和複數之第3導電層，係被與前述第1導電層和前述第2導電層作電性連接，並於前述基板上而在前述第1方向上被作層積；和第1以及第2絕緣層，係朝向前述第1方向與前述第2方向延伸，並以包夾前述第1導電層的方式而被配列在前述第3方向上；和第3以及第4絕緣層，係朝向前述第1方向與前述第2方向延伸，並以包夾前述第2導電層的方式而被配列在前述第3方向上；和第1以及第2絕緣區域，係朝向前述第1方向延伸，並以包夾前述第3導電層的方式而被作配列；和複數之第1柱，係於前述第1絕緣層處，以身為第1距離之配列節距而在前述第2方向上被作配列，並朝向前述第1方向延伸；和複數之第2柱，係於前述第2絕緣層處，以身為前述第1距離之配列節距而在前述第2方向上被作配列，並朝向前述第1方向延伸，前述第2柱之配列，係相對於前述第1柱之配列，而在前述第2方向上作較前述第1距離之一半而更短的第2距離之偏移。
以下，參考圖面，針對實施形態作說明。在以下之說明中，針對具有相同之功能以及構成的構成要素，係附加共通之元件符號。又，在以下所示之各實施形態，係為對於用以將此實施形態之技術性思想具體化的裝置和方法作例示者，而並不對構成零件之材質、形狀、構造、配置等特定為下述之例示。
各功能區塊，係可藉由硬體、電腦軟體之其中一者，或者是藉由將兩者作組合，而實現之。各功能區塊，係並非絕對需要如同以下之例一般地而被作區分。例如，係亦可將一部分之功能，藉由與例示之功能區塊相異之其他功能區塊來實行之。進而，係亦可將例示之功能區塊更進一步分割為更微細之功能次區塊。於此，作為半導體記憶裝置，係列舉出將記憶體胞電晶體層積於半導體基板之上方處的3維層積型之NAND型快閃記憶體作為例子，來進行說明。在本說明書中，係亦會有將記憶體胞電晶體稱作記憶體胞的情形。
1.第1實施形態 以下，針對第1實施形態之半導體記憶裝置作說明。
1.1半導體記憶裝置之電路區塊構成 首先，針對第1實施形態之半導體記憶裝置之電路區塊構成作說明。第1實施形態之半導體記憶裝置，係身為能夠將資料非揮發性地作記憶的NAND型快閃記憶體。
圖1，係為對於第1實施形態之半導體記憶裝置的電路構成作展示之區塊圖。半導體記憶裝置1，係具備有記憶體胞陣列10、行解碼器11、驅動器12、感測放大器13、位址暫存器14、指令暫存器15、輸入輸出電路16、以及序列器17。另外，例如，在半導體記憶裝置1處，係於外部經由NAND匯流排而被連接有外部裝置(例如，主機裝置或者是控制器)(未圖示)。
1.1.1各區塊之構成 記憶體胞陣列10，係包含有複數之區塊BLK0、BLK1、BLK2、…BLKn(n為0以上之整數)。複數之區塊BLK0~BLKn之各者，係包含被與行(row)以及列(column)相互附加有對應的複數之記憶體胞電晶體。記憶體胞電晶體之各者，係能夠將資料非揮發性地作記憶，並且進而能夠將資料電性地作覆寫。在記憶體胞陣列10處，係為了對於施加於記憶體胞電晶體處之電壓作控制，而被配設有複數之字元線、複數之位元線、以及源極線等。於後，在記載為區塊BLK的情況時，係視為代表區塊BLK0~BLKn之各者。關於記憶體胞陣列10以及區塊BLK之詳細內容，係於後再述。
行解碼器11，係從位址暫存器14而接收行位址，並將此行位址作解碼。行解碼器11，係基於行位址之解碼結果，而選擇區塊BLK之其中一者，並進而對於所選擇了的區塊BLK內之字元線作選擇。進而，行解碼器11，係對於記憶體胞陣列10，而傳輸在寫入動作、讀出動作以及刪除動作中所需要的複數之電壓。
驅動器12，係對於所選擇的區塊BLK，而經由行解碼器11來供給複數之電壓。
感測放大器13，在資料之讀出時，係對於從記憶體胞電晶體而讀出至了位元線處之資料作偵測以及放大。又，感測放大器13，在資料之寫入時，係將寫入資料DAT傳輸至位元線處。
位址暫存器14，例如，係將從外部裝置所收訊了的位址ADD作保持。位址ADD，係包含有對於動作對象之區塊BLK作指定的區塊位址、以及對於所指定了的區塊內之動作對象之字元線作指定的頁面位址。指令暫存器15，係將從外部裝置所收訊了的指令CMD作保持。指令CMD，例如，係包含有對於序列器17下達寫入動作之命令的寫入指令以及下達讀出動作之命令的讀出指令等。
輸入輸出電路16，係經由複數之輸入輸出線(DQ線)而被與外部裝置作連接。輸入輸出電路16，係從外部裝置而收訊指令CMD以及位址ADD。輸入輸出電路16，係將所收訊了的指令CMD送訊至指令暫存器15處，又，係將所收訊了的位址ADD送訊至位址暫存器14處。又，輸入輸出電路16，係在自身與外部裝置之間而進行資料DAT之送收訊。
序列器17，係從外部裝置而收訊控制訊號CNT。控制訊號CNT，係包含有晶片致能訊號CEn、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號WEn以及讀取致能訊號REn等。在訊號名稱處所附加記載之"n"，係代表該訊號乃身為低態動作(Low active)。
序列器17，係基於被保持於指令暫存器15處之指令CMD以及控制訊號CNT，而對於半導體記憶裝置1之動作作控制。具體而言，序列器17，係基於從指令暫存器15所受訊了的寫入指令，而對於行解碼器11、驅動器12以及感測放大器13作控制，並對於藉由位址ADD所被指定了的複數之記憶體胞電晶體進行寫入。又，序列器17，係基於從指令暫存器15所受訊了的讀出指令，而對於行解碼器11、驅動器12以及感測放大器13作控制，並從藉由位址ADD所被指定了的複數之記憶體胞電晶體進行讀出。
1.1.2記憶體胞陣列之電路構成 接著，針對記憶體胞陣列10之電路構成作說明。記憶體胞陣列10，係如同前述一般，包含有複數之區塊BLK0~BLKn。於此，係針對1個的區塊BLK之電路構成作說明，但是，其他之區塊的電路構成係亦為相同。
圖2，係為在記憶體胞陣列10內之1個的區塊BLK之電路圖。區塊BLK，係具備有複數之字串單元。於此，作為其中一例，針對區塊BLK乃具備有字串單元SU0、SU1、SU2、…、SU7的情況作說明。字串單元SU0~SU7之各者，例如，係相當於作為寫入單位之1個頁面。在圖2中，係針對字串單元SU0~SU3作展示。另外，區塊BLK所具備的字串單元之數量，係可任意作設定。於後，在記載為字串單元SU的情況時，係視為代表字串單元SU0~SU7之各者。
字串單元SU0~SU7，係包含有第偶數個的字串單元SU0、SU2、SU4、SU6，和第奇數個的字串單元SU1、SU3、SU5、SU7。於後，係將第偶數個的字串單元SU0、SU2、SU4、SU6之各者稱作SUe，並將第奇數個的字串單元SU1、SU3、SU5、SU7之各者稱作SUo。
第偶數個的字串單元SUe，係包含有複數之NAND字串NSe。第奇數個的字串單元SUo，係包含有複數之NAND字串NSo。另外，在並不對於NAND字串NSe與NAND字串NSo作區別而代表該些之各者的情況時，係稱作NAND字串NS。
NAND字串NS，例如，係包含有8個的記憶體胞電晶體MT0、MT1、MT2、…、MT7，以及選擇電晶體ST1、ST2。於此，作為其中一例，雖係針對NAND字串NS為具備有8個的記憶體胞電晶體的情況作展示，但是，NAND字串NS所具備的記憶體胞電晶體之數量，係可任意作設定。
記憶體胞電晶體MT0~MT7之各者，係具備有控制閘極和電荷積蓄層，並將資料非揮發性地作記憶。記憶體胞電晶體MT0~MT7，係在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間而被串聯地作連接。記憶體胞電晶體MT，係可身為在電荷積蓄層處使用有絕緣膜之MONOS(metal-oxide-nitride-oxide-silicon)型，亦可身為在電荷積蓄層處使用有導電層之FG(floating gate)型。於後，在記載為記憶體胞電晶體MT的情況時，係視為代表記憶體胞電晶體MT0~MT7之各者。
在字串單元SU0~SU7之各者處的選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0、SGD1、SGD2、…、SGD7作連接。選擇閘極線SGD0~SGD7之各者，係藉由行解碼器11而被獨立地作控制。
在第偶數個的字串單元SU0、SU2、…、SU6之各者處的選擇電晶體ST2之閘極，例如，係被與選擇閘極線SGSe作連接。在第奇數個的字串單元SU1、SU3、…、SU7之各者處的選擇電晶體ST2之閘極，例如，係被與選擇閘極線SGSo作連接。選擇閘極線SGSe和SGSo，例如，係可作為同一之配線而被作連接，亦可身為相異之配線。
又，在同一之區塊BLK內之字串單元SUe中所包含的記憶體胞電晶體MT0~MT7之控制閘極，係分別被與字元線WLe0、WLe1、WLe2、…、WLe7作連接。另一方面，在字串單元SUo中所包含的記憶體胞電晶體MT0~MT7之控制閘極，係分別被與字元線WLo0、WLo1、WLo2、…、WLo7作連接。字元線WLe0~WLe7之各者以及WLo0~WLo7之各者，係藉由行解碼器11而被獨立地作控制。
區塊BLK，例如係身為資料之刪除單位。亦即是，被在同一區塊BLK内所包含的記憶體胞電晶體MT所保持之資料，係整批地被刪除。另外，資料，係亦能夠以字串單元SU之單位而被刪除，或者是亦能夠以未滿字串單元SU之單位而被刪除。
進而，在記憶體胞陣列10內而位於同一列中的NAND字串NS之選擇電晶體ST1之汲極，係分別被與位元線BL0~BL(m-1)作連接。於此，m係為1以上之自然數。亦即是，位元線BL0~BL(m-1)之各者，係在複數之字串單元SU間而將NAND字串NS共通地作連接。進而，複數之選擇電晶體ST2之源極，係被與源極線SL作連接。
亦即是，字串單元SU，係包含有複數之被與相異之位元線BL作連接並且被與同一之選擇閘極線SGD作連接的NAND字串NS。又，區塊BLK，係包含有將字元線WLe設為共通之複數之字串單元SUe、和將字元線WLo設為共通之複數之字串單元SUo。進而，記憶體胞陣列10，係包含有將位元線BL設為共通之複數之區塊BLK。
在記憶體胞陣列10內，藉由在半導體基板之上方處依序層積選擇閘極線SGS、字元線WL以及選擇閘極線SGD，係被形成有使選擇電晶體ST2、記憶體胞電晶體MT以及選擇電晶體ST1被3維地作了層積的記憶體胞陣列10。
進而，關於記憶體胞陣列10之構成，係亦可身為其他之構成。亦即是，關於記憶體胞陣列10之構成，例如，係在名稱為“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”之2009年3月19日所申請的美國專利申請案12/407,403號中有所記載。又，係在名稱為“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”之2009年3月18日所申請的美國專利申請案12/406,524號、名稱為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”之2010年3月25日所申請的美國專利申請案12/679,991號以及名稱為“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”之2009年3月23日所申請的美國專利申請案12/532,030號中有所記載。此些之專利申請，係在本案說明書中藉由參照而對全體內容作援用。
1.2半導體記憶裝置之布局及構造 接著，針對第1實施形態之半導體記憶裝置之記憶體胞陣列10內的布局以及構造作說明。
1.2.1記憶體胞陣列內之布局 圖3，係為在半導體記憶裝置之記憶體胞陣列10內之布局之概略圖。在亦包含圖3之後續之圖面中，係將與半導體基板面相互平行並且相互正交之2個方向，設為X方向以及Y方向，並將與包含此些之X方向以及Y方向之面(XY面)相正交之方向，設為Z方向(層積方向)。
半導體記憶裝置1之記憶體胞陣列10，係具備有記憶體陣列區域100與佈線(hook-up)區域200e以及200o。佈線區域200e以及200o，係以在X方向上包夾著記憶體陣列區域100的方式，而被配置於記憶體陣列區域100之X方向之兩端處。亦即是，佈線區域200e，係被配置在記憶體陣列區域100之X方向之其中一端處，佈線區域200o，係被配置在記憶體陣列區域100之X方向之另外一端處。
記憶體陣列區域100，係具備有複數之區塊BLK，但是，於此，係針對區塊BLK0~BLK3作展示。區塊BLK0~BLK3，係在Y方向上依序被作配列。
1.2.1.1記憶體陣列區域與佈線區域之布局 接著，針對半導體記憶裝置1所具備之記憶體陣列區域100與佈線區域200e以及200o之一部分進行說明。
圖4，係為對於在圖3中的區塊BLK之概要作展示之圖，並身為對於記憶體陣列區域100與佈線區域200e以及200o之一部分作展示之平面圖。另外，在圖4中，為了對於布局之概要作說明，係將被設置在記憶體陣列區域100內之細縫區域省略，並將記憶體溝渠MST、選擇閘極線SGD(或者是，字元線WL)之布局以單純之直線形狀來作展示。針對此些之詳細的布局，係在圖10之後再作說明。又，於後續之說明中的「左」以及「右」，係分別相當於在各圖面中之左方向以及右方向。
如同圖4中所示一般，係被設置有記憶體陣列區域100，在記憶體陣列區域100之其中一端處以及另外一端處，係分別被設置有佈線區域200e以及200o。在圖4中，係將字元線WLe0~WLe7之中之字元線WLe7與字元線WLo0~WLo7之中之字元線WLo7分別作為其中一例而作展示。
區塊BLK，係如同前述一般，具備有字串單元SU0~SU7。字串單元SU0、SU2、SU4、SU6、亦即是字串單元SUe之選擇閘極線SGD0、SGD2、SGD4、SGD6，和字元線WLe7之引線，係被設置在佈線區域200e處。接觸插塞CP1e之各者，係身為將選擇閘極線SGD0、SGD2、SGD4、SGD6分別與上層配線(未圖示)作連接者。字元線WLe7，係被設置在較選擇閘極線SGD0、SGD2、SGD4、SGD6而更下層處。
字串單元SU1、SU3、SU5、SU7、亦即是字串單元SUo之選擇閘極線SGD1、SGD3、SGD5、SGD7，和字元線WLo7之引線，係被設置在佈線區域200o處。接觸插塞CP1o之各者，係身為將選擇閘極線SGD1、SGD3、SGD5、SGD7分別與上層配線(未圖示)作連接者。字元線WLo7，係被設置在較選擇閘極線SGD1、SGD3、SGD5、SGD7而更下層處。
區塊BLK，係具備有複數之記憶體溝渠MST、和複數之記憶體柱MP、和複數之選擇閘極線SGD、以及複數之字元線WL(未圖示)。複數之記憶體溝渠MST，係在Y方向上被以特定之間隔而作配列。記憶體溝渠MST之各者，係身為絕緣區域，例如，係包含矽氧化層。
複數之記憶體柱MP，係在記憶體溝渠MST之各者處，以身為特定距離P之配列節距而在X方向上被作配列。所謂以身為特定距離P之配列節距而被作配列，係指相鄰接之2個的記憶體柱MP間之距離為保持特定距離P，並將記憶體柱MP之各者依序作配列。所謂2個的記憶體柱MP之間，例如，係指2個的記憶體柱MP之中心與中心之間，或者是指左端(其中一端)與左端(其中一端)之間，或者是指右端(另外一端)與右端(另外一端)之間。關於記憶體柱MP之配置的詳細內容，係於後再述。
在相鄰接之記憶體溝渠MST之間，係被設置有導電層20。導電層20，係包含後述之導電層20-0~20-15。導電層20，係藉由佈線區域200e或者是200o而被作連接，並相當於選擇閘極線SGD。字元線WLe7以及WLo7，係被設置在較選擇閘極線SGD而更下層處。
在佈線區域200e以及200o處，係於記憶體溝渠MST上被設置有細縫區域STH1。細縫區域STH1，係在被配列於Y方向上之記憶體溝渠MST處而一次跳開1個地被作配列。細縫區域STH1，係身為在「於後述之導電層(字元線以及選擇閘極線)之替換(replace)工程中所被作使用之孔」之中而被埋入有絕緣材料之區域。細縫區域STH1，係身為絕緣層，例如，係包含矽氧化層。
又，在佈線區域200e以及200o處，係於記憶體溝渠MST上以及導電層20上被設置有細縫區域STH2。細縫區域STH2，係在Y方向上被以交錯狀而作配列。細縫區域STH2，係身為在「於後述之導電層之替換工程中所被作使用之孔」之中而被埋入有絕緣材料之區域，並且係身為將導電層20跳開1個地而與選擇閘極線SGDe以及SGDo作絕緣分離之區域。所謂替換工程，例如，係身為將在應成為字元線WL以及選擇閘極線SGD之區域中所存在的犧牲層(例如，絕緣層)去除並將被作了去除後的區域以導電層來作置換之工程。細縫區域STH2，係身為絕緣層，例如，係包含矽氧化層。
另外，在佈線區域200e以及200o處，係被設置有與被作了層積的複數之字元線之各者作連接的接觸插塞，但是，於此係省略。
1.2.1.2記憶體胞陣列之剖面構造 接著，針對記憶體胞陣列10之區塊BLK之剖面構造作說明。圖5，係為區塊BLK的沿著Y方向之剖面圖。另外，導電層間以及導電層上之絕緣層係省略。
如同圖5中所示一般，在半導體基板(例如，p型井區域)23之上方處，係被設置有導電層22。導電層22，係作為選擇閘極線SGSe以及SGSo而起作用。在導電層22之上方處，8層之導電層21係沿著Z方向而被作層積。各導電層21，係包含導電層21-0~21-15，並作為字元線WLe0~WLe7或者是WLo0~WLo7而起作用。
在導電層21之上方，係被設置有導電層20。導電層20，係包含導電層20-0~20-15，並作為選擇閘極線SGD0~SGD7而起作用。
以從導電層20而到達半導體基板23處的方式，在Y方向上係被交互設置有記憶體溝渠MST和記憶體柱MP。如同前述一般，記憶體溝渠MST係身為絕緣層。又，用以對於被設置在半導體基板23內之區域而施加電壓的接觸插塞等，係亦可被設置在記憶體溝渠MST內。例如，係亦可被設置有用以將選擇電晶體ST2之源極與上層配線(未圖示)作連接的接觸插塞。
導電層22，係包夾著記憶體溝渠MST或記憶體柱MP地而被作配置，並交互作為選擇閘極線SGSe或SGSo而起作用。同樣的，導電層21，係包夾著記憶體溝渠MST或記憶體柱MP地而被作配置，並交互作為字元線WLe或WLo而起作用。
又，於在Y方向上而相鄰接之區塊BLK之間，亦係被設置有記憶體溝渠MST。於此記憶體溝渠MST內，係亦可被設置有用以對於被設置在半導體基板23內之區域而施加電壓的接觸插塞等。
在記憶體柱MP上，係被設置有接觸插塞24。進而，在接觸插塞24上，導電層25係沿著Y方向而被作設置。導電層25，係作為位元線BL而起作用。
又，以下，針對區塊BLK的沿著X方向之剖面作說明。
圖6，係為區塊BLK之沿著X方向之剖面圖，作為其中一例，係對於沿著圖4中之選擇閘極線SGD0並且通過記憶體柱MP之區域的剖面構造作展示。另外，導電層間以及導電層上之絕緣層係省略。
在半導體基板23之上方處，係如同使用圖5而作了說明一般，依序被設置有導電層22、21以及20。又，關於記憶體陣列區域100，係如同使用圖5所作了說明一般。
如同圖6中所示一般，在佈線區域200e中，導電層20~22例如係以階梯狀而被拉出。亦即是，在以XY面來作了觀察時，於佈線區域200e中，導電層20~22之各者，係具備有並不與上層之導電層相重疊的平台(terrace)部分。在此平台部分上，係被設置有接觸插塞26。進而，接觸插塞26，係被與導電層27作連接。接觸插塞26以及導電層27，例如係包含鎢(W)等之金屬。
藉由複數之導電層27，作為偶數之選擇閘極線SGD0、SGD2、SGD4以及SGD6、偶數之字元線WLe以及偶數之選擇閘極線SGSe而起作用的導電層20~22，係分別被與行解碼器11作電性連接。
另一方面，在佈線區域200o中，同樣的，導電層20~22例如係以階梯狀而被拉出。亦即是，在以XY面來作了觀察時，於佈線區域200o中，導電層20~22之各者，係具備有並不與上層之導電層相重疊的平台(terrace)部分。在此平台部分上，係被設置有接觸插塞28。進而，接觸插塞28，係被與導電層29作連接。接觸插塞28以及導電層29，例如係包含鎢(W)等之金屬。
藉由複數之導電層29，作為奇數之選擇閘極線SGD1、SGD3、SGD3以及SGD7、奇數之字元線WLo以及奇數之選擇閘極線SGSo而起作用的導電層20~22，係分別被與行解碼器11作電性連接。
1.2.1.3記憶體柱之剖面構造 接著，針對記憶體柱MP以及記憶體胞電晶體MT之構造以及等價電路作說明。圖7，係為記憶體柱MP的沿著XY面之剖面圖。圖8，係為記憶體柱MP的沿著YZ面之剖面圖。圖7以及圖8之各者，係特別針對2個的記憶體胞電晶體MT所被作設置的區域作展示。
如同圖7以及圖8中所示一般，記憶體柱MP，係包含有絕緣層30、半導體層31以及絕緣層32~34。字元線WLe以及WLo係包含導電層21。
絕緣層30、半導體層31以及絕緣層32~34之各者，係以沿著Z方向而延伸的方式而被作設置。絕緣層30，例如係為矽氧化層。半導體層31，係以包圍絕緣層30之側面的方式而被作設置。半導體層31，係作為記憶體胞電晶體MT之通道所被形成之區域而起作用。半導體層31，例如係為多晶矽層。
絕緣層32，係以包圍半導體層31之側面的方式而被作設置。絕緣層32，係作為記憶體胞電晶體MT之閘極絕緣膜而起作用。絕緣層32，例如係具備有矽氧化層與矽氮化層之層積構造。絕緣層33，係以包圍絕緣層32之側面的方式而被作設置。絕緣層33，係作為記憶體胞電晶體MT之電荷積蓄層而起作用。絕緣層33，例如係為矽氮化層。絕緣層34，係以包圍絕緣層33之側面的方式而被作設置。絕緣層34，係作為記憶體胞電晶體MT之區塊絕緣膜而起作用。絕緣層34，例如係為矽氧化層。在除了記憶體柱MP部以外的記憶體溝渠MST內，例如係被填埋有矽氧化層等之絕緣層。
藉由上述之構成，在導電層21之各層處，於1個的記憶體柱MP內，係沿著Y方向而被設置有2個的記憶體胞電晶體MT。選擇電晶體ST1以及ST2亦係具備有相同之構成。
又，以下，針對記憶體柱MP之等價電路作說明。圖9，係為記憶體柱MP之等價電路圖。如同圖示一般，在1根的記憶體柱MP處，係被形成有2個的NAND字串NSe以及NSo。亦即是，在1根的記憶體柱MP處而各被作了2個的設置之選擇電晶體ST1，係相互被與相異之選擇閘極線作連接，例如分別被與SGD0以及SGD1作連接。記憶體胞電晶體MTe0~MTe7以及MTo0~MTo7，係分別被與相異之字元線WLo以及WLe作連接。進而，選擇電晶體ST2，亦係相互被與相異之選擇閘極線SGSe以及SGSo作連接。
記憶體柱MP內之2個的NAND字串NSe以及NSo之其中一端，係被與同一之位元線BL作連接，進而，另外一端，係被與同一之源極線SL作連接。進而，2個的NAND字串NSe以及NSo，係將背閘極(back gate)(半導體層31)設為共通。
1.2.1.4記憶體陣列區域之詳細構成 接著，針對在第1實施形態之記憶體陣列區域100中的記憶體溝渠MST、記憶體柱MP、選擇閘極線SGDe及SGDo、字元線WLe及WLo、以及細縫區域之布局構成作說明。
在區塊BLK內，係如同前述一般，被設置有字串單元SU0~SU7。字串單元SU0~SU7，係各別具備有相同之布局構成。又，在記憶體陣列區域100中，選擇閘極線SGDe及SGDo、字元線Wle0及WLo0~WLe7以及WLo7，係各別具備有相同之布局構成。因此，在包含本實施形態的後續之實施形態中，係列舉字串單元SU0內之字元線WLe7以及WLo7作為例子來進行說明。
圖10，係身為在第1實施形態之記憶體陣列區域100中的記憶體溝渠MST、記憶體柱MP、字元線WLe7、WLo7以及細縫區域STHa及STHb之平面布局。
如同圖10中所示一般，於X方向上而延伸之導電層20-0~20-3，係沿著Y方向而被作配列。導電層20-0與20-2，係在X方向之其中一端處而相互被作電性連接，並作為字元線WLe7之一部分而起作用。導電層20-1與20-3，係在X方向之另外一端處而相互被作電性連接，並作為字元線WLo7之一部分而起作用。字元線WLe7以及WLo7之各者，係在佈線區域200e以及200o處經由接觸插塞而分別被與上層配線(未圖示)作連接，並進而被與行解碼器11作連接。
於Y方向上而相鄰之導電層20，係藉由記憶體溝渠MST0~MTS4而分別被隔開。亦即是，導電層20-0，係被配置在記憶體溝渠MST0與MST1之間，並藉由記憶體溝渠MST0和MST1而被與其他之導電層20相互隔開。導電層20-1，係被配置在記憶體溝渠MST1與MST2之間，並藉由記憶體溝渠MST1和MST2而被與其他之導電層20相互隔開。導電層20-2，係被配置在記憶體溝渠MST2與MST3之間，並藉由記憶體溝渠MST2和MST3而被與其他之導電層20相互隔開。進而，導電層20-3，係被配置在記憶體溝渠MST3與MST4之間，並藉由記憶體溝渠MST3和MST4而被與其他之導電層20相互隔開。於後，在記載為記憶體溝渠MST的情況時，係視為代表記憶體溝渠MST0~MST4之各者。記憶體溝渠MST，例如，係身為將絕緣材料從半導體基板面起而一直埋入至導電層20所被作設置之層處為止的區域。
另外，在記憶體溝渠MST0中，將細縫區域STHa之其中一端側(亦即是，左側)設為記憶體溝渠MST0a，並將細縫區域STHa與STHb之間設為記憶體溝渠MST0b，並且將細縫區域STHb之另外一端側(亦即是，右側)設為記憶體溝渠MST0c。同樣的，在記憶體溝渠MST1中，將細縫區域STHa之其中一端側設為記憶體溝渠MST1a，並將細縫區域STHa與STHb之間設為記憶體溝渠MST1b，並且將細縫區域STHb之另外一端側設為記憶體溝渠MST1c。在記憶體溝渠MST2中，將細縫區域STHa之其中一端側設為記憶體溝渠MST2a，並將細縫區域STHa與STHb之間設為記憶體溝渠MST2b，並且將細縫區域STHb之另外一端側設為記憶體溝渠MST2c。在記憶體溝渠MST3中，將細縫區域STHa之其中一端側設為記憶體溝渠MST3a，並將細縫區域STHa與STHb之間設為記憶體溝渠MST3b，並且將細縫區域STHb之另外一端側設為記憶體溝渠MST3c。進而，在記憶體溝渠MST4中，將細縫區域STHa之其中一端側設為記憶體溝渠MST4a，並將細縫區域STHa與STHb之間設為記憶體溝渠MST4b，並且將細縫區域STHb之另外一端側設為記憶體溝渠MST4c。
如同圖10中所示一般，導電層20-0，係在從記憶體陣列區域100之其中一端起直到另外一端為止之間，具備有可藉由細縫區域STHa、STHb來作區分之複數之直線狀的導電層20-0a、導電層20-0b以及導電層20-0c，和將此些作連接之導電層20Ma以及20Mb。於此，雖係展示有3個的導電層20-0a~20-0c，但是，實際上，係存在有與細縫區域之數量相對應的直線狀之導電層、和將此些作連接之導電層。於後，在記載為細縫區域STH的情況時，係視為代表細縫區域STHa以及STHb之各者。
導電層20-0a，係身為從記憶體陣列區域100之其中一端起直到細縫區域STHa為止的直線狀之部分。導電層20-0b，係身為從細縫區域STHa起直到細縫區域STHb為止的直線狀之部分。進而，導電層20-0c，係身為從細縫區域STHb起直到記憶體陣列區域100之另外一端為止的直線狀之部分。
導電層20-0a和20-0b，係藉由被設置在導電層20-0a與20-0b之間之導電層20Ma而被作電性連接。導電層20-0b和20-0c，係藉由被設置在導電層20-0b與20-0c之間之導電層20Mb而被作電性連接。導電層20-0a、20Ma、20-0b、20Mb以及20-0c，係身為被一體性地作了形成的導電層20-0。
換言之，導電層20-0a，係在細縫區域STHa間而朝向Y方向傾斜地彎曲，並經由導電層20Ma而被與導電層20-0b作連接。進而，導電層20-0b，係在細縫區域STHb間而朝向Y方向傾斜地彎曲，並經由導電層20Mb而被與導電層20-0c作連接。
導電層20-1，係與上述相同的，在從記憶體陣列區域100之其中一端起直到另外一端為止之間，具備有可藉由細縫區域STHa、STHb來作區分之複數之直線狀的導電層20-1a、導電層20-1b以及導電層20-1c，和將此些作連接之導電層20Ma以及20Mb。導電層20-1a，係在細縫區域STHa間而朝向Y方向傾斜地彎曲，並經由導電層20Ma而被與導電層20-1b作連接。進而，導電層20-1b，係在細縫區域STHb間而朝向Y方向傾斜地彎曲，並經由導電層20Mb而被與導電層20-1c作連接。
又，導電層20-2，亦係與上述相同的，在從記憶體陣列區域100之其中一端起直到另外一端為止之間，具備有可藉由細縫區域STHa、STHb來作區分之複數之直線狀的導電層20-2a、導電層20-2b以及導電層20-2c，和將此些作連接之導電層20Ma以及20Mb。導電層20-2a，係在細縫區域STHa間而朝向Y方向傾斜地彎曲，並經由導電層20Ma而被與導電層20-2b作連接。進而，導電層20-2b，係在細縫區域STHb間而朝向Y方向傾斜地彎曲，並經由導電層20Mb而被與導電層20-2c作連接。
又，導電層20-3，亦係與上述相同的，在從記憶體陣列區域100之其中一端起直到另外一端為止之間，具備有可藉由細縫區域STHa、STHb來作區分之複數之直線狀的導電層20-3a、導電層20-3b以及導電層20-3c，和將此些作連接之導電層20Ma以及20Mb。導電層20-3a，係在細縫區域STHa間而朝向Y方向傾斜地彎曲，並經由導電層20Ma而被與導電層20-3b作連接。進而，導電層20-3b，係在細縫區域STHb間而朝向Y方向傾斜地彎曲，並經由導電層20Mb而被與導電層20-3c作連接。
換言之，導電層20-0~20-3之各者，係在X方向作特定長度之延伸，並於每特定長度而朝向Y方向傾斜地彎折。
如同前述一般，複數之記憶體柱MP，係在記憶體溝渠MST0~MST4之各者處，以身為特定距離P之配列節距而在X方向上被作配列。記憶體柱MP之各者，係以橫跨包夾著記憶體溝渠MST之2個的導電層20的方式，而被作配置。關於記憶體柱MP之配置的詳細內容，係於後再述。
記憶體柱MP之各者，係通過記憶體溝渠MST以及導電層20，而沿著Z方向延伸。記憶體柱MP，係身為具備有記憶體胞電晶體MT以及選擇電晶體ST1及ST2之柱狀體。
細縫區域STH，例如，係具備有長圓形狀(或者是橢圓形狀)。細縫區域STH之長徑方向(或者是長軸方向)，係相對於記憶體溝渠MST之延伸方向(亦即是，X方向)而傾斜地被作配置。換言之，細縫區域STH之長徑方向，係被配置在與Z方向相交叉並且與X方向以及Y方向相異之方向上。細縫區域STH之長徑方向與記憶體溝渠MST(例如，與導電層20-0a相鄰接者)之間所成之角度，係為較90度而更大之角度。例如，細縫區域STH之長徑方向，係被配置在從記憶體溝渠MST起而以順時針來作了約135度的旋轉之位置處，或者是被配置在從Y方向起而以順時針來作了約45度的旋轉之位置處。
細縫區域STH，係如同前述一般，身為在「於字元線WL以及選擇閘極線SGD之替換工程中所被作使用之孔」之中而被埋入有絕緣材料之區域。替換工程，係身為將在應成為字元線WL以及選擇閘極線SGD之區域中所存在的犧牲層去除並以導電層來作置換之工程。因此，細縫區域STH之短徑寬幅，係根據與從細縫區域STH所置換的字元線WL之間之距離以及字元線WL之層積數量等而被決定。又，在從記憶體陣列區域100之其中一端起直到另外一端為止之間，係被設置有在替換工程中所需要的數量之細縫區域STH。於此，雖係展示有2個的細縫區域STHa、STHb，但是，被設置在記憶體陣列區域100內之細縫區域STH之數量，係被設定為設計上的特定之數量。
接著，使用圖11，針對記憶體柱MP之配置的詳細內容作說明。圖11，係為對於被配列在圖10中之記憶體溝渠MST0a~MST4a以及MST0b~MST4b處的記憶體柱MP作展示之圖。
在記憶體溝渠MST0a處，複數之記憶體柱MP0a係以身為特定距離P之配列節距而在X方向上被作配列。換言之，係以相鄰接之2個的記憶體柱MP0a之中心間之距離會略成為特定距離P的方式，來將複數之記憶體柱MP0a在X方向上分別作配列。在記憶體溝渠MST0b處，複數之記憶體柱MP0b係以身為特定距離P之配列節距而在X方向上被作配列。換言之，係以相鄰接之2個的記憶體柱MP0b之中心間之距離會略成為特定距離P的方式，來將複數之記憶體柱MP0b在X方向上分別作配列。
同樣的，在記憶體溝渠MST1a處，複數之記憶體柱MP1a係以身為特定距離P之配列節距而在X方向上被作配列，在記憶體溝渠MST1b處，複數之記憶體柱MP1b係以身為特定距離P之配列節距而在X方向上被作配列。
在記憶體溝渠MST2a處，複數之記憶體柱MP2a係以身為特定距離P之配列節距而在X方向上被作配列，在記憶體溝渠MST2b處，複數之記憶體柱MP2b係以身為特定距離P之配列節距而在X方向上被作配列。
在記憶體溝渠MST3a處，複數之記憶體柱MP3a係以身為特定距離P之配列節距而在X方向上被作配列，在記憶體溝渠MST3b處，複數之記憶體柱MP3b係以身為特定距離P之配列節距而在X方向上被作配列。
進而，在記憶體溝渠MST4a處，複數之記憶體柱MP4a係以身為特定距離P之配列節距而在X方向上被作配列，在記憶體溝渠MST4b處，複數之記憶體柱MP4b係以身為特定距離P之配列節距而在X方向上被作配列。
在記憶體溝渠MST0a與記憶體溝渠MST0b之間，係被配置有細縫區域STHa。同樣的，在記憶體溝渠MST1a與記憶體溝渠MST1b之間，係被配置有細縫區域STHa，在記憶體溝渠MST2a與記憶體溝渠MST2b之間，係被配置有細縫區域STHa。進而，在記憶體溝渠MST3a與記憶體溝渠MST3b之間，係被配置有細縫區域STHa，在記憶體溝渠MST4a與記憶體溝渠MST4b之間，係被配置有細縫區域STHa。
被配列於記憶體溝渠MST1a處的複數之記憶體柱MP1a，係相對於被配列於記憶體溝渠MST0a處之複數之記憶體柱MP0a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。同樣的，複數之記憶體柱MP2a，係相對於複數之記憶體柱MP1a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。複數之記憶體柱MP3a，係相對於複數之記憶體柱MP2a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。進而，複數之記憶體柱MP4a，係相對於複數之記憶體柱MP3a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。
關於複數之記憶體柱MP0b~MP4b，亦係與上述相同地而被作配列。亦即是，被配列於記憶體溝渠MST1b處的複數之記憶體柱MP1b，係相對於被配列於記憶體溝渠MST0b處之複數之記憶體柱MP0b，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。複數之記憶體柱MP2b，係相對於複數之記憶體柱MP1b，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。複數之記憶體柱MP3b，係相對於複數之記憶體柱MP2b，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。進而，複數之記憶體柱MP4b，係相對於複數之記憶體柱MP3b，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。關於在圖11中並未作圖示的被配列於記憶體溝渠MST0c~MST4c處之複數之記憶體柱的配列，亦係與上述相同地而被作配列。
「被配列於記憶體溝渠MST0a之最靠右側(亦即是，另外一端側)處的記憶體柱MP0a之中心」與「被配列於記憶體溝渠MST1b之最靠左側(亦即是，其中一端側)處之記憶體柱MP1b之中心」間的距離，係略被設定為特定距離P之4.25倍。又，「記憶體溝渠MST0a之最靠右側的記憶體柱MP0a之中心」與「記憶體溝渠MST0a之右端(亦即是，另外一端)」間的距離，係略被設定為特定距離P之1.25倍。進而，「記憶體溝渠MST0a之右端」與「記憶體溝渠MST1b之最靠左側之記憶體柱MP1b之中心」間的距離，係略被設定為特定距離P之3倍。
關於記憶體柱MP1a與記憶體柱MP2b、記憶體柱MP2a與記憶體柱MP3b、以及記憶體柱MP3a與記憶體柱MP4b，亦係與上述相同。
亦即是，「被配列於記憶體溝渠MST1a之最靠右側處的記憶體柱MP1a之中心」與「被配列於記憶體溝渠MST2b之最靠左側處之記憶體柱MP2b之中心」間的距離，係略被設定為特定距離P之4.25倍。「記憶體溝渠MST1a之最靠右側的記憶體柱MP1a之中心」與「記憶體溝渠MST1a之右端(亦即是，另外一端)」間的距離，係略被設定為特定距離P之1.25倍。進而，「記憶體溝渠MST1a之右端」與「記憶體溝渠MST2b之最靠左側之記憶體柱MP2b之中心」間的距離，係略被設定為特定距離P之3倍。
「被配列於記憶體溝渠MST2a之最靠右側處的記憶體柱MP2a之中心」與「被配列於記憶體溝渠MST3b之最靠左側處之記憶體柱MP3b之中心」間的距離，係略被設定為特定距離P之4.25倍。「記憶體溝渠MST2a之最靠右側的記憶體柱MP2a之中心」與「記憶體溝渠MST2a之右端」間的距離，係略被設定為特定距離P之1.25倍。進而，「記憶體溝渠MST2a之右端」與「記憶體溝渠MST3b之最靠左側之記憶體柱MP3b之中心」間的距離，係略被設定為特定距離P之3倍。
「被配列於記憶體溝渠MST3a之最靠右側處的記憶體柱MP3a之中心」與「被配列於記憶體溝渠MST4b之最靠左側處之記憶體柱MP4b之中心」間的距離，係略被設定為特定距離P之4.25倍。「記憶體溝渠MST3a之最靠右側的記憶體柱MP3a之中心」與「記憶體溝渠MST3a之右端」間的距離，係略被設定為特定距離P之1.25倍。進而，「記憶體溝渠MST3a之右端」與「記憶體溝渠MST4b之最靠左側之記憶體柱MP4b之中心」間的距離，係略被設定為特定距離P之3倍。
上述之構成，換言之，係成為如同下述一般之構成。
將在Y方向上而鄰接之5個的記憶體溝渠MST分別設為第1、第2、第3、第4以及第5記憶體溝渠，並將被配列於第1記憶體溝渠處之記憶體柱MP設為第1記憶體柱MP，將被配列於第2記憶體溝渠處之記憶體柱MP設為第2記憶體柱MP，將被配列於第3記憶體溝渠處之記憶體柱MP設為第3記憶體柱MP，將被配列於第4記憶體溝渠處之記憶體柱MP設為第4記憶體柱MP，將被配列於第5記憶體溝渠處之記憶體柱MP設為第5記憶體柱MP。又，係將X方向以及Y方向分別視為X軸以及Y軸。
若是視為如同上述一般，則第1記憶體柱MP與第5記憶體柱，係在X軸上而被設置於同一位置處。第2記憶體柱MP，係在X軸上，與第1記憶體柱MP作特定距離P之1/4(0.25・P)的偏移地而被作配置。第3記憶體柱MP，係在X軸上，與第2記憶體柱MP作特定距離P之1/4(0.25・P)的偏移地而被作配置。進而，第4記憶體柱MP，係在X軸上，與第3記憶體柱MP作特定距離P之1/4(0.25・P)的偏移地而被作配置。
另外，關於記憶體溝渠MST0b~MST4b之記憶體柱MP0b~MP4b和被配列於細縫區域STHb之右側(亦即是，另外一端側)之記憶體溝渠MST0c~MST4c處的記憶體柱之配置，由於係與上述相同，因此係省略記載。
接著，使用圖12，針對被與第1實施形態之記憶體柱MP作連接之位元線BL作說明。圖12，係為對於被與圖11中之記憶體柱MP作連接的位元線BL作展示之圖。
在記憶體柱MP0a~MP4a以及MP0b~MP4b之上方處，係被設置有位元線BL，位元線BL係被與此些之記憶體柱MP0a~MP4a以及MP0b~MP4b作電性連接。
如同圖12中所示一般，複數之位元線BL，例如係在Y方向上延伸。位元線BL，係以身為某一距離(例如，特定距離P之1/4)的配列節距，而在X方向上分別被作配列。於此，例如，分別具備編號1~4之屬性的位元線BL1~BL4，係以身為特定距離P之1/4(0.25・P)的配列節距而在X方向上分別被作配列。進而，將位元線BL1~BL4作為1個組，並將此組作反覆配列。
被配列於記憶體溝渠MST0a處之複數之記憶體柱MP0a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL1作連接。進而，被配列於記憶體溝渠MST0b處之複數之記憶體柱MP0b，係與記憶體柱MP0a相同的，分別被與位元線BL1~BL4中之反覆出現的位元線BL1作連接。藉由此，被與字元線WLe7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP0a以及MP0b，係分別被與位元線BL1作連接。
又，被配列於記憶體溝渠MST1a處之複數之記憶體柱MP1a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL2作連接。進而，被配列於記憶體溝渠MST1b處之複數之記憶體柱MP1b，係與記憶體柱MP1a相同的，分別被與位元線BL1~BL4中之反覆出現的位元線BL2作連接。藉由此，被與字元線WLe7以及WLo7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP1a以及MP1b，係分別被與位元線BL2作連接。
被配列於記憶體溝渠MST2a處之複數之記憶體柱MP2a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL3作連接。進而，被配列於記憶體溝渠MST2b處之複數之記憶體柱MP2b，係與記憶體柱MP2a相同的，分別被與位元線BL1~BL4中之反覆出現的位元線BL3作連接。藉由此，被與字元線WLe7以及WLo7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP2a以及MP2b，係分別被與位元線BL3作連接。
被配列於記憶體溝渠MST3a處之複數之記憶體柱MP3a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL4作連接。進而，被配列於記憶體溝渠MST3b處之複數之記憶體柱MP3b，係與記憶體柱MP3a相同的，分別被與位元線BL1~BL4中之反覆出現的位元線BL4作連接。藉由此，被與字元線WLe7以及WLo7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP3a以及MP3b，係分別被與位元線BL4作連接。
被配列於記憶體溝渠MST4a處之複數之記憶體柱MP4a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL1作連接。進而，被配列於記憶體溝渠MST4b處之複數之記憶體柱MP4b，係與記憶體柱MP4a相同的，分別被與位元線BL1~BL4中之反覆出現的位元線BL1作連接。藉由此，被與字元線WLo7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP4a以及MP4b，係分別被與位元線BL1作連接。
如同前述一般，在第1實施形態所具備之構成中，被與同一之字元線WL(或者是，同一之選擇閘極線SGD)作了連接的記憶體柱MP(或者是，記憶體胞電晶體MT、選擇電晶體ST1、ST2)，係被與具備同一屬性之位元線BL作連接。
1.3實施形態之效果 若依據第1實施形態，則係提供一種能夠提升動作信賴性並能夠將記憶體胞陣列區域縮小之半導體記憶裝置。若是作詳細敘述，則在寫入以及讀出動作時，係能夠防止用以選擇位元線BL之位元線控制的計算變得複雜。進而，係能夠對於被設置有在字元線WL等之替換工程中所使用的細縫區域STH之虛(dummy)區域的增大作抑制，而能夠將記憶體胞陣列區域縮小。
以下，針對上述之第1實施形態作說明。
在本實施形態之半導體記憶裝置中，係存在有將記憶體胞電晶體MT作分斷之記憶體溝渠MST。由於係存在有記憶體溝渠MST，因此對於記憶體胞陣列區域內之布局而言係存在有各種的限制。例如，在使用線狀之細縫區域來進行替換工程的情況時，記憶體溝渠MST係會成為擋壁，而無法進行字元線WL等之替換。因此，係從孔形狀之細縫區域STH來進行替換工程。為了從細縫區域STH來進行替換工程，係成為需要確保有與字元線等之層積數量和從細縫區域STH起直到字元線形成區域為止的距離相對應之細縫區域STH之短徑寬幅。但是，若是將短徑寬幅方向配置在相對於記憶體溝渠MST之延伸方向而相正交的方向上，則記憶體胞陣列區域之大小係會被細縫區域STH之短徑寬幅所限制，而無法將記憶體胞陣列區域縮小。
因此，係會有使用將細縫區域STH之長徑方向或者是短徑方向相對於記憶體溝渠MST之延伸方向而傾斜地作配置之布局的情況。在將細縫區域STH傾斜地作了配置的情況時，記憶體胞陣列區域之大小係並不會被短徑寬幅所限制，而能夠取得大的短徑寬幅。但是，由於無法配置記憶體柱MP之虛區域(包含細縫區域STH)係會逐漸橫移，因此，係會有在被與同一之選擇閘極線SGD(或者是，字元線WL)作了連接的記憶體柱MP而被連接有具有相異屬性之位元線BL的情況。
為了在寫入以及讀出動作中而對於記憶體胞作選擇，係使用有選擇閘極線SGD、字元線WL以及位元線BL。若是使用將細縫區域STH之長徑方向(或者是，短徑方向)配置於傾斜方向上的布局，則由於包含細縫區域STH之虛區域係會逐漸橫移，因此，記憶體柱MP之配列、細縫區域STH之配列以及選擇閘極線SGD之選擇方式係不會成為週期性，用以選擇位元線之位元線控制的計算係會變得複雜。例如，係會有在寫入動作中的關連於位元線BL之寫入禁止處理的計算會變得複雜的問題。
在本實施形態中，係具備有於記憶體溝渠MST0a處以身為第1距離(特定距離P)之配列節距而在X方向上被作了配列的複數之第1記憶體柱MP0a、和於記憶體溝渠MST1a處以身為第1距離(特定距離P)之配列節距而在X方向上被作了配列的複數之第2記憶體柱MP1a，第2記憶體柱MP1a之配列，係相對於第1記憶體柱MP0a之配列，而在X方向上作較第1距離之一半而更短的第2距離之偏移。例如，第2記憶體柱MP1a之配列，係相對於第1記憶體柱MP0a之配列，而在X方向上作特定距離P之1/4之偏移。藉由此，係能夠將藉由同一之選擇閘極線SGD而被作選擇的記憶體柱MP，與具有同一之屬性的位元線BL作連接。換言之，係能夠使被與藉由同一之選擇閘極線SGD而被作選擇的記憶體柱MP相連接之位元線BL之編號相互統一。其結果，係能夠防止位元線控制的計算變得複雜，而能夠簡略化。進而，係能夠對於包含細縫區域STH之虛(dummy)區域的增大作抑制，而能夠將記憶體胞陣列區域縮小。
又，藉由將細縫區域STH之長徑方向(或者是短徑方向)在X方向或Y方向上傾斜地作配置，係能夠將在Y方向上而相鄰接之複數的記憶體柱MP間之距離縮短。藉由此，係能夠更進一步將記憶體胞陣列區域縮小。
2.第2實施形態 接著，針對第2實施形態之半導體記憶裝置作說明。第2實施形態，係身為在被配列於Y方向上的複數之記憶體溝渠MST處，而將細縫區域STH跳開1個地作配置，並且將細縫區域STH間之記憶體溝渠MST作了傾斜配置之例。在第2實施形態中，主要針對與第1實施形態相異之部分作說明。關於未說明之其他的構成，係與第1實施形態相同。
2.1記憶體陣列區域之詳細構成 圖13，係身為在第2實施形態之記憶體陣列區域100中的記憶體溝渠MST、記憶體柱MP、字元線WLe7、WLo7以及細縫區域STHa及STHb之平面布局。
在第2實施形態中，與第1實施形態相同的，複數之記憶體溝渠MST0~MST4之延伸方向係相對於X方向而被平行地作設置，複數之記憶體溝渠MST0~MST4係在Y方向上被作配列。
細縫區域STHa以及STHb，係在被配列於Y方向上之記憶體溝渠MST0~MST4處，被跳開1個地作配置，並以使細縫區域STHa以及STHb之長徑方向會朝向Y方向的方式而被作配置。
細縫區域STHa，係被設置在記憶體溝渠MST0a之端部與MST0b之端部間、記憶體溝渠MST2a之端部與MST2b之端部間、以及記憶體溝渠MST4a之端部與MST4b之端部間。
細縫區域STHb，係被設置在記憶體溝渠MST1b之端部與MST1c之端部間、以及記憶體溝渠MST3b之端部與MST3c之端部間。
在記憶體溝渠MST1a之端部與MST1b之端部間、以及在記憶體溝渠MST3a之端部與MST3b之端部間，係被設置有記憶體溝渠MSTa。記憶體溝渠MSTa，係相對於X方向或者是Y方向而傾斜地被作配置。例如，X方向與記憶體溝渠MSTa之間所成之角度，係為45度或者是135度，Y方向與記憶體溝渠MSTa之間所成之角度，係為45度。
在記憶體溝渠MST0b之端部與MST0c之端部間、在記憶體溝渠MST2b之端部與MST2c之端部間、以及在記憶體溝渠MST4b之端部與MST4c之端部間，係被設置有記憶體溝渠MSTb。記憶體溝渠MSTb，係相對於X方向或者是Y方向而傾斜地被作配置。例如，X方向與記憶體溝渠MSTb之間所成之角度，係為45度或者是135度，Y方向與記憶體溝渠MSTb之間所成之角度，係為45度。
接著，使用圖14，針對記憶體柱MP之配置的詳細內容作說明。圖14，係為對於被配列在圖13中之記憶體溝渠MST0a~MST4a以及MST0b~MST4b處的記憶體柱MP作展示之圖。
於圖14中所示之在第2實施形態中的記憶體柱MP之配置的詳細內容，係與於圖11中所示之第1實施形態的記憶體柱MP之配置相同。亦即是，在記憶體溝渠MST0~MST4之各者處，複數之記憶體柱MP係以身為特定距離P之配列節距而在X方向上被作配列。換言之，係以相鄰接之2個的記憶體柱MP之中心間之距離會略成為特定距離P的方式，來將複數之記憶體柱MP在X方向上分別作配列。
被配列於記憶體溝渠MST1a處的複數之記憶體柱MP1a，係相對於被配列於記憶體溝渠MST0a處之複數之記憶體柱MP0a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。同樣的，複數之記憶體柱MP2a，係相對於複數之記憶體柱MP1a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。複數之記憶體柱MP3a，係相對於複數之記憶體柱MP2a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。進而，複數之記憶體柱MP4a，係相對於複數之記憶體柱MP3a，而在X方向上作了特定距離P之1/4(0.25・P)的偏移地來作配列。
關於複數之記憶體柱MP0b~MP4b和被配列於記憶體溝渠MST0c~MST4c處的記憶體柱之配置，係與上述相同。
又，「被配列於記憶體溝渠MST0a之最靠右側(亦即是，另外一端側)處的記憶體柱MP0a之中心」與「被配列於記憶體溝渠MST1b之最靠左側(亦即是，其中一端側)處之記憶體柱MP1b之中心」間的距離，係略被設定為特定距離P之4.25倍。又，「記憶體溝渠MST0a之最靠右側的記憶體柱MP0a之中心」與「記憶體溝渠MST0a之右端(亦即是，另外一端)」間的距離，係略被設定為特定距離P之1.25倍。進而，「記憶體溝渠MST0a之右端」與「記憶體溝渠MST1b之最靠左側之記憶體柱MP1b之中心」間的距離，係略被設定為特定距離P之3倍。
關於記憶體柱MP1a與記憶體溝渠MST1a以及記憶體柱MP2b、記憶體柱MP2a與記憶體溝渠MST2a以及記憶體柱MP3b、以及記憶體柱MP3a與記憶體溝渠MST3a以及記憶體柱MP4b的各者，亦係具備有與上述相同之關係。
接著，使用圖15，針對被與第2實施形態之記憶體柱MP作連接之位元線BL作說明。圖15，係為對於被與圖14中之記憶體柱MP作連接的位元線BL作展示之圖。
於圖15中所示之被與記憶體柱MP0a~MP4a以及MP0b~MP4b作連接的位元線BL之詳細構成，係與於圖11中所示之被與第1實施形態之記憶體柱MP0a~MP4a以及MP0b~MP4b作連接的位元線BL之詳細構成相同。
亦即是，被配列於記憶體溝渠MST0a處之複數之記憶體柱MP0a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL1作連接。進而，被配列於記憶體溝渠MST0b處之複數之記憶體柱MP0b，係分別被與位元線BL1~BL4中之反覆出現的位元線BL1作連接。藉由此，被與字元線WLe7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP0a以及MP0b，係分別被與位元線BL1作連接。
又，被配列於記憶體溝渠MST1a處之複數之記憶體柱MP1a，係分別被與位元線BL1~BL4中之反覆出現的位元線BL2作連接。進而，被配列於記憶體溝渠MST1b處之複數之記憶體柱MP1b，係分別被與位元線BL1~BL4中之反覆出現的位元線BL2作連接。藉由此，被與字元線WLe7以及WLo7(或者是，選擇閘極線SGD)作了連接的記憶體柱MP1a以及MP1b，係分別被與位元線BL2作連接。
進而，被與複數之記憶體柱MP2a、MP2b、MP3a、MP3b、MP4a以及MP4b作連接的位元線BL之詳細構成，係與於圖12中所示之第1實施形態相同。
2.2實施形態之效果 若依據第2實施形態，則與第1實施形態相同的，係提供一種能夠提升動作信賴性並能夠將記憶體胞陣列區域縮小之半導體記憶裝置。若是作詳細敘述，則在寫入以及讀出動作時，係能夠防止用以選擇位元線BL之位元線控制的計算變得複雜。進而，係能夠對於被設置有在字元線WL等之替換工程中所使用的細縫區域STH之虛(dummy)區域的增大作抑制，而能夠將記憶體胞陣列區域縮小。
又，在圖4、圖10、圖11以及圖13等之中，雖係將字元線WLe與字元線WLo(或者是，選擇閘極線SGD)從X方向之兩端起而配置為梳狀，但是，此係僅為其中一例，而亦可使用其他之配置形態。
進而，在上述實施形態中，作為半導體記憶裝置，雖係以NAND型快閃記憶體為例來作了說明，但是，係並不被限定於NAND型快閃記憶體，而亦可對於其他之各種半導體記憶體作適用，進而，係亦可對於半導體記憶體以外的各種之記憶裝置作適用。又，在上述實施形態中所作了說明的流程圖，係能夠在可能的範圍內而對於其之處理的順序作替換。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態及其變形，係被包含於發明之範圍以及要旨內，並且亦被包含於申請專利範圍中所記載之發明及其均等範圍內。
1:半導體記憶裝置 10:記憶體胞陣列 11:行解碼器 12:驅動器 13:感測放大器 14:位址暫存器 15:指令暫存器 16:輸入輸出電路 17:序列器 20~22:導電層 20-0~20-15:導電層 20-0a:導電層 20-0b:導電層 20-0c:導電層 20-1:導電層 20-1a:導電層 20-1b:導電層 20-1c:導電層 20-2:導電層 20-2a:導電層 20-2b:導電層 20-2c:導電層 20-3:導電層 20-3a:導電層 20-3b:導電層 20-3c:導電層 20Ma:導電層 20Mb:導電層 21:導電層 22:導電層 23:半導體基板 24:接觸插塞 25:導電層 26:接觸插塞 27:導電層 28:接觸插塞 29:導電層 30:絕緣層 31:半導體層 32~34:絕緣層 100:記憶體陣列區域 200e:佈線(hook-up)區域 200o:佈線區域 BL0~BL(m-1):位元線 BLK0~BLKn:區塊 CP1e:接觸插塞 CP1o:接觸插塞 MP0a:記憶體柱 MP0b:記憶體柱 MP1a:記憶體柱 MP1b:記憶體柱 MP2a:記憶體柱 MP2b:記憶體柱 MP3a:記憶體柱 MP3b:記憶體柱 MP4a:記憶體柱 MP4b:記憶體柱 MST0~MST4:記憶體溝渠 MST0a:記憶體溝渠 MST0b:記憶體溝渠 MST0c:記憶體溝渠 MST1a:記憶體溝渠 MST1b:記憶體溝渠 MST1c:記憶體溝渠 MST2a:記憶體溝渠 MST2b:記憶體溝渠 MST2c:記憶體溝渠 MST3a:記憶體溝渠 MST3b:記憶體溝渠 MST3c:記憶體溝渠 MST4a:記憶體溝渠 MST4b:記憶體溝渠 MST4c:記憶體溝渠 MT0~MT7:記憶體胞電晶體 MTe0~MTe7:記憶體胞電晶體 MTo0~MTo7:記憶體胞電晶體 SGD0~SGD7:選擇閘極線 ST1:選擇電晶體 ST2:選擇電晶體 STH1:細縫區域 STH2:細縫區域 SU0~SU7:字串單元 WLe0~WLe7:字元線 WLo0~WLo7:字元線
[圖1]圖1，係為對於第1實施形態之半導體記憶裝置的電路構成作展示之區塊圖。 [圖2]圖2，係為在第1實施形態中的記憶體胞陣列內之區塊之電路圖。 [圖3]圖3，係為在第1實施形態中的記憶體胞陣列內之布局之概略圖。 [圖4]圖4，係為對於在第1實施形態中的記憶體胞陣列內之記憶體陣列區域與佈線(hook-up)區域之一部分作展示之平面圖。 [圖5]圖5，係為在第1實施形態中的記憶體胞陣列內之區塊的沿著Y方向之剖面圖。 [圖6]圖6，係為在第1實施形態中的記憶體胞陣列內之區塊的沿著X方向之剖面圖。 [圖7]圖7，係為在第1實施形態中之區塊內之記憶體柱的沿著XY面之剖面圖。 [圖8]圖8，係為在第1實施形態中之區塊內之記憶體柱的沿著YZ面之剖面圖。 [圖9]圖9，係為在第1實施形態中之區塊內之記憶體柱的等價電路圖。 [圖10]圖10，係為在第1實施形態中的記憶體胞陣列內之記憶體陣列區域的平面布局。 [圖11]圖11，係為對於在第1實施形態中的記憶體陣列區域之記憶體溝渠處而被作了配列的記憶體柱MP作展示之圖。 [圖12]圖12，係為對於被與在第1實施形態中的記憶體陣列區域之記憶體柱作連接的位元線作展示之圖。 [圖13]圖13，係為在第2實施形態中的記憶體胞陣列內之記憶體陣列區域的平面布局。 [圖14]圖14，係為對於在第2實施形態中的記憶體陣列區域之記憶體溝渠處而被作了配列的記憶體柱MP作展示之圖。 [圖15]圖15，係為對於被與在第2實施形態中的記憶體陣列區域之記憶體柱作連接的位元線作展示之圖。
20-0a:導電層
20-0b:導電層
20Ma:導電層
MP0a:記憶體柱
MP0b:記憶體柱
MP1a:記憶體柱
MP1b:記憶體柱
MP2a:記憶體柱
MP2b:記憶體柱
MP3a:記憶體柱
MP3b:記憶體柱
MP4a:記憶體柱
MP4b:記憶體柱
MST0~MST4:記憶體溝渠
MST0a:記憶體溝渠
MST0b:記憶體溝渠
MST1a:記憶體溝渠
MST1b:記憶體溝渠
MST2a:記憶體溝渠
MST2b:記憶體溝渠
MST3a:記憶體溝渠
MST3b:記憶體溝渠
MST4a:記憶體溝渠
MST4b:記憶體溝渠
STHa:細縫區域
P:特定距離

Claims (12)

  1. 一種半導體記憶裝置，係具備有： 複數之第1導電層，係於基板上而在第1方向上被作層積，並朝向與前述第1方向相交叉之第2方向延伸；和 複數之第2導電層，係於前述基板上而在前述第1方向上被作層積，並朝向前述第2方向延伸，並且在與前述第2方向相交叉之第3方向上而與前述複數之第1導電層分離地被作配置；和 複數之第3導電層，係被與前述第1導電層和前述第2導電層作電性連接，並於前述基板上而在前述第1方向上被作層積；和 第1以及第2絕緣層，係朝向前述第1方向與前述第2方向延伸，並以包夾前述第1導電層的方式而被配列在前述第3方向上；和 第3以及第4絕緣層，係朝向前述第1方向與前述第2方向延伸，並以包夾前述第2導電層的方式而被配列在前述第3方向上；和 第1以及第2絕緣區域，係朝向前述第1方向延伸，並以包夾前述第3導電層的方式而被作配列；和 複數之第1柱，係於前述第1絕緣層處，以身為第1距離之配列節距而在前述第2方向上被作配列，並朝向前述第1方向延伸；和 複數之第2柱，係於前述第2絕緣層處，以身為前述第1距離之配列節距而在前述第2方向上被作配列，並朝向前述第1方向延伸， 前述第2柱之配列，係相對於前述第1柱之配列，而在前述第2方向上作較前述第1距離之一半而更短的第2距離之偏移。
  2. 如請求項1所記載之半導體記憶裝置，其中， 前述第2距離，係為前述第1距離之1/4之距離。
  3. 如請求項1所記載之半導體記憶裝置，其中，係更進而具備有： 複數之第3柱，係於前述第4絕緣層處，以身為前述第1距離之配列節距而在前述第2方向上被作配列，並朝向前述第1方向延伸， 前述複數之第1柱與前述複數之第3柱之間之最為接近的柱間之中心間之距離，係身為前述第1距離之4.25倍。
  4. 如請求項1所記載之半導體記憶裝置，其中， 前述第1絕緣區域係被配置在前述第1絕緣層之端部與前述第3絕緣層之端部之間，前述第2絕緣區域係被配置在前述第2絕緣層之端部與前述第4絕緣層之端部之間。
  5. 如請求項1所記載之半導體記憶裝置，其中， 前述第1絕緣區域，係被配置在與前述第1方向相交叉並且與前述第2方向以及前述第3方向相異之第4方向上，前述第2絕緣區域，係被配置在前述第4方向上。
  6. 如請求項5所記載之半導體記憶裝置，其中， 前述第1絕緣區域與前述第1絕緣層之間所成之角度、以及前述第2絕緣區域與前述第2絕緣層之間所成之角度，係大於90度。
  7. 如請求項1所記載之半導體記憶裝置，其中， 前述第1、第2絕緣區域之各者，係包含長圓形狀，前述第1絕緣區域之長軸方向，係相對於前述第1絕緣層而被傾斜地作配置，前述第2絕緣區域之長軸方向，係相對於前述第2絕緣層而被傾斜地作配置。
  8. 如請求項1所記載之半導體記憶裝置，其中， 前述第1、第2絕緣區域之各者，係包含長圓形狀，前述第1絕緣區域之短徑方向，係相對於前述第1絕緣層而被傾斜地作配置，前述第2絕緣區域之短徑方向，係相對於前述第2絕緣層而被傾斜地作配置。
  9. 如請求項1所記載之半導體記憶裝置，其中， 前述第1、第2絕緣區域之各者，係包含長圓形狀，前述第1、第2絕緣區域之長軸方向，係沿著前述第3方向而被作配置。
  10. 如請求項1所記載之半導體記憶裝置，其中， 前述第1、第2柱係具備有半導體層， 前述半導體層，係朝向前述第1方向延伸。
  11. 如請求項1所記載之半導體記憶裝置，其中，係更進而具備有： 複數之第4柱，係於前述第3絕緣層處，以身為前述第1距離之配列節距而在前述第2方向上被作配列，並朝向前述第1方向延伸；和 複數之位元線，係設置在前述第1柱以及前述第4柱之上方處， 被與前述第1柱以及前述第4柱分別作電性連接之前述位元線，係具有同一之屬性。
  12. 如請求項1所記載之半導體記憶裝置，其中， 前述第1導電層與前述第1柱之相交叉之部分，係作為記憶體胞電晶體而起作用。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023072960A (ja) * 2021-11-15 2023-05-25 キオクシア株式会社 半導体記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
KR101490429B1 (ko) * 2008-03-11 2015-02-11 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
JP5103232B2 (ja) * 2008-03-18 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
US9076824B2 (en) * 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
KR102210329B1 (ko) * 2014-08-14 2021-02-01 삼성전자주식회사 저항 변화 메모리 소자 및 그 제조 방법
US9412700B2 (en) * 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
US9837432B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device
US9935121B2 (en) * 2015-09-10 2018-04-03 Toshiba Memory Corporation Three dimensional vertical channel semiconductor memory device
TWI622131B (zh) 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
JP2017195275A (ja) * 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
KR102365684B1 (ko) * 2017-06-27 2022-02-21 삼성전자주식회사 메모리 소자 및 그 제조 방법
JP6980518B2 (ja) * 2017-12-27 2021-12-15 キオクシア株式会社 半導体記憶装置
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2020009904A (ja) * 2018-07-09 2020-01-16 キオクシア株式会社 半導体メモリ
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020042885A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置

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