CN111725229B - 半导体存储装置 - Google Patents

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Abstract

本发明涉及半导体存储装置。至少一个实施例提供易于小型化的半导体存储装置。一种半导体存储装置包括第一导电层、第二导电层、第三导电层、接触插塞、在第二导电层和第三导电层之间延伸的存储器沟槽。存储器沟槽形成在接触插塞周围，并包围接触插塞所设置于的第一区域。第二区域与第一区域分离，并且包括贯穿第一导电层的柱。第二导电层在第一和第二区域之间延伸，并被连接到第一导电层。第三导电层位于第一区域的与第二区域相对的一侧，并被连接到第一导电层。

Description

半导体存储装置
相关申请的交叉引用
本申请基于并主张于2019年3月22日提交的日本专利申请号2019-055071的优先权的利益，其全部内容以引用方式并入本文中。
技术领域
本文所述的实施例一般而言涉及半导体存储装置。
背景技术
已知其中存储器单元(memory cell)三维排列的半导体存储装置。
发明内容
实施例提供了一种可提高其操作可靠性的半导体存储装置。
一般而言，根据一个实施例，一种半导体存储装置包括：第一导电层，其在与衬底表面垂直的第一方向上堆叠在所述衬底上，并在与所述第一方向正交的第二方向上延伸；第二导电层，其在所述第一方向上堆叠在所述衬底上，在所述第二方向上延伸，并在与所述第二方向正交的第三方向上与所述第一导电层分离；第三导电层，其在所述第一方向上堆叠在所述衬底上，在所述第二方向上延伸，并在所述第三方向上与所述第一导电层分离；接触插塞(plug)，其被设置在所述衬底上并在所述第一方向延伸；第一绝缘层，其在所述第二导电层和所述第三导电层之间在所述第一方向上延伸，被连续地设置在所述接触插塞周围，并围绕所述接触插塞所设置于的第一区域；以及第二区域，其在所述第二方向上与所述第一区域分离并包括在所述第一方向上贯穿所述第一导电层的柱。
所述第二导电层在所述第一区域和所述第二区域之间在所述第二方向上延伸，进一步在所述第三方向上延伸，并且被连接到所述第一导电层。所述第三导电层在所述第一区域的与所述第二区域相对的一侧在所述第二方向上延伸，进一步在所述第三方向上延伸，并被连接到所述第一导电层。
附图说明
图1是示出根据实施例的半导体存储装置的电路配置的框图。
图2是根据实施例的存储器单元阵列中的块的电路图。
图3是示出根据实施例的半导体存储装置的布局的概要的视图。
图4是根据实施例说明存储器阵列区域和连接(hookup)区域的一部分的平面图。
图5是根据实施例的沿Y方向截取的块的横截面图。
图6是根据实施例的沿X方向截取的块的横截面图。
图7是根据实施例的沿XY平面截取的存储器柱的横截面图。
图8是根据实施例的沿YZ平面截取的存储器柱的横截面图。
图9是根据实施例的存储器柱的等效电路图。
图10是示出根据实施例的半导体存储装置的布局的概要的视图。
图11是示出根据第一实施例的第一示例的块的边界的平面布局。
图12是沿图11中的线A1-A2截取的横截面图。
图13是示出根据第一示例的修改例的块的边界的平面布局。
图14是示出第一实施例的第二示例中的存储器区域和接触区域的平面布局。
图15是沿图14中的线A3-A4截取的横截面图。
图16是示出存储器区域和接触区域中的缝隙区域的布置的视图。
图17是示出使用存储器阵列区域中的缝隙区域的替换处理的视图。
图18是根据第二实施例的第一示例的导电层、存储器沟槽和存储器柱的平面布局。
图19是根据第二实施例的第二示例的导电层、存储器沟槽和存储器柱的平面布局。
图20是包括图19中所示的接触布置区域的导电层的平面布局。
图21是根据第二实施例的第三示例的导电层、存储器沟槽和存储器柱的平面布局。
图22是包括图21中所示的接触布置区域的导电层的平面布局。
图23是根据第二实施例的第四示例的导电层、存储器沟槽和存储器柱的平面布局。
图24是包括图23中所示的接触布置区域的导电层的平面布局。
图25是第二实施例的第五示例中的导电层和存储器沟槽的平面布局。
具体实施方式
下文将参考附图描述实施例。在以下描述中，具有类似功能或配置的部件将用相同的参考数字表示。此外，下文将描述的每个实施例是用于体现本公开技术思想的装置或方法的示例，并且不将部件的材料、形状、结构、布置等限制为实施例中所述的那些。
每个功能块可作为硬件、计算机软件或其组合实现。如同在下文描述的示例中那样，不一定区分各个功能块。例如，某些功能可以由其他功能块执行，而不是由图示的功能块执行。此外，所示功能块可进一步划分为更小的功能子块。在此，三维堆叠型NAND闪速存储器(其中存储器单元晶体管堆叠在半导体衬底上方)将被描述为半导体存储装置的示例。在本文的描述中，存储器单元晶体管可被称为存储器单元。
1.第一实施例
下面将描述根据第一实施例的半导体存储装置。
1.1半导体存储装置的电路块配置
首先，将描述根据第一实施例的半导体存储装置的电路块配置。第一实施例的半导体存储装置是能够以非易失性方式存储数据的NAND型闪速存储器。
图1是示出第一实施例的半导体存储装置的电路配置的框图。半导体存储装置1包括存储器单元阵列10、行解码器11、驱动器12、读出放大器13、地址寄存器14、命令寄存器15、输入/输出电路16和定序器17。例如，外部设备(例如，主机设备或控制器)(未图示)经由外部NAND总线连接到半导体存储装置1。
1.1.1每个块的配置
存储器单元阵列10包括多个块BLK0、BLK1、BLK2、……、和BLKn(n是0或更大的整数)。多个块BLK0到BLKn中的每一者包括多个与行和列关联的存储器单元晶体管。每个存储器单元晶体管能够以非易失性方式存储数据并电气地重写数据。在存储器单元阵列10中，设置多个字线、多个位线、源极线等以控制施加到存储器单元晶体管的电压。在下文中，块BLK是指块BLK0至BLKn中的每一者。稍后将描述存储器单元阵列10和块BLK的细节。
行解码器11从地址寄存器14接收行地址并对行地址解码。行解码器11基于行地址的解码结果而选择块BLK中的一个，并进一步选择所选块BLK中的字线。此外，行解码器11将写入操作、读取操作和擦除操作所需的多个电压传输到存储器单元阵列10。
驱动器12经由行解码器11向所选块BLK提供多个电压。
读出放大器13在读取数据时检测并放大从存储器单元晶体管读取到位线中的数据。此外，读出放大器13在写入数据时将写入数据DAT传输到位线。
地址寄存器14存储从例如外部设备接收的地址ADD。地址ADD包括指定操作目标的块BLK的块地址和指定该指定块中的操作目标的字线的页地址。命令寄存器15存储从外部设备接收的命令CMD。命令CMD包括例如指示定序器17执行写入操作的写入命令、以及指示定序器17执行读取操作的读取命令。
输入/输出电路16经由多条输入/输出线(DQ线)而被连接到外部设备。输入/输出电路16从外部设备接收命令CMD和地址ADD。输入/输出电路16将接收到的命令CMD发送到命令寄存器15，并将接收到的地址ADD发送到地址寄存器14。此外，输入/输出电路16向外部设备发送数据DAT和从外部设备接收数据DAT。
定序器17接收来自外部设备的控制信号CNT。控制信号CNT包括芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn等。附加在信号名称上的“n”表示该信号是低激活信号。
定序器17基于存储在命令寄存器15中的命令CMD和控制信号CNT而控制半导体存储装置1的操作。具体而言，定序器17基于从命令寄存器15接收的写入命令而控制行解码器11、驱动器12和读出放大器13，以执行向由地址ADD指定的多个存储器单元晶体管中的写入。定序器17还基于从命令寄存器15接收的读取命令而控制行解码器11、驱动器12和读出放大器13，以执行从由地址ADD指定的多个存储器单元晶体管的读取。
1.1.2存储器单元阵列10的电路配置
接下来，将描述存储器单元阵列10的电路配置。如上所述，存储器单元阵列10包括多个块BLK0到BLKn。在这里，描述了其中一个块BLK的电路配置，并且每个其他块的电路配置基本上相似。
图2是存储器单元阵列10中的一个块BLK的电路图。块BLK包括多个串单元(stringunit)。在这里，作为示例，将描述块BLK包括串单元SU0、SU1、SU2、……、和SU7的情况。串单元SU0到SU7中的每一者对应于一个页，页为例如写入单位。图2示出了串单元SU0到SU3。块BLK中可以包括任何数量的串单元。在下文中，串单元SU是指串单元SU0至SU7中的每一者。
串单元SU0到SU7包括偶数串单元SU0、SU2、SU4和SU6以及奇数串单元SU1、SU3、SU5和SU7。在下文中，偶数串单元SU0、SU2、SU4和SU6中的每一者将由SUe表示，奇数串单元SU1、SU3、SU5和SU7中的每一者将由SUo表示。
偶数串单元SUe包括多个NAND串NSe。奇数串单元SUo包括多个NAND串NSo。当NAND串NSe和NSo彼此之间不区分时，每个NAND串将被称为NAND串NS。
NAND串NS包括例如八个存储器单元晶体管MT0、MT1、MT2、……和MT7以及选择晶体管ST1和ST2。在这里，作为示例，描述了NAND串NS包括八个存储器单元晶体管的情况，但NAND串NS中可以包括任何数量的存储器单元晶体管。
存储器单元晶体管MT0到MT7中的每一者包括控制栅极和电荷存储层，并且以非易失性方式存储数据。存储器单元晶体管MT0到MT7被串联连接在选择晶体管ST1的源极和选择晶体管ST2的漏极之间。存储器单元晶体管MT可以是使用绝缘膜作为电荷存储层的金属-氧化物-氮化物-氧化物-硅(MONOS)类型，或者是使用导电层作为电荷存储层的浮栅(FG)类型。在下文中，存储器单元晶体管MT是指存储器单元晶体管MT0到MT7中的每一者。
各串单元SU0至SU7中的选择晶体管ST1的栅极分别被连接到选择栅极线SGD0、SGD1、SGD2、……、SGD7。选择栅极线SGD0到SGD7中的每一者独立地由行解码器11控制。
偶数串单元SU0、SU2、……、和SU6中的每一者中的选择晶体管ST2的栅极被连接到例如选择栅极线SGSe。奇数串单元SU1、SU3、……、和SU7中的每一者中的选择晶体管ST2的栅极被连接到例如选择栅极线SGSo。例如，选择栅极线SGSe和SGSo可以相互连接而成为相同的导线，或者可以是单独的导线。
此外，在同一个块BLK中的串单元SUe中的存储器单元晶体管MT0到MT7的控制栅极分别被连接到字线WLe0、WLe1、WLe2、……、和WLe7。同时，串单元SUo中的存储器单元晶体管MT0至MT7的控制栅极分别被连接到字线WLo0、WLo1、WLo2、……、和WLo7。字线WLe0到WLe7和WLo0到WLo7中的每一者独立地由行解码器11控制。
块BLK是例如数据的擦除单位。也就是，存储在同一个块BLK中的存储器单元晶体管MT中的数据被集体擦除。此外，数据可以以串单元SU为单位或以小于串单元SU的单位被擦除。
此外，存储器单元阵列10中同一列的NAND串NS的选择晶体管ST1的漏极被连接到位线BL0到BL(m-1)的每个对应位线。这里，m是1或更大的自然数。也就是说，位线BL0到BL(m-1)中的每一者将多个串单元SU中的NAND串NS共同地彼此连接。此外，多个选择晶体管ST2的源极被连接到源极线SL。
也就是，串单元SU包括多个NAND串NS，所述多个NAND串NS被连接到不同的位线BL并被连接到相同的选择栅极线SGD。此外，块BLK还包括共享字线WLe的多个串单元SUe和共享字线WLo的多个串单元SUo。此外，存储器单元阵列10包括共享位线BL的多个块BLK。
在存储器单元阵列10中，选择栅极线SGS、字线WL和选择栅极线SGD按顺序堆叠在半导体衬底上方，以形成其中选择晶体管ST2、存储器单元晶体管MT和选择晶体管ST1三维堆叠的存储器单元阵列10。
此外，存储器单元阵列10可具有其他配置。也就是，存储器单元阵列10的配置在例如2009年3月19日提交的序列号为12/407,403、名称为“THREE DIMENSIONAL STACKEDNONVOLATILEN SEMICONDUCTOR MEMORY(三维堆叠的非易失性半导体存储器)”的美国专利申请中进行了描述。此外，存储器单元阵列10的配置在以下美国专利申请中进行了描述：2009年3月18日提交的序列号为12/406,524、名称为“THREE DIMENSIONAL STACKEDNONVOLATILEN SEMICONDUCTOR MEMORY(三维堆叠的非易失性半导体存储器)”的美国专利申请；2010年3月25日提交的序列号为12/679,991、名称为“NON-VOLATILEE SEMICONDUCTORSTORAGE DEVICE METHOD AND METHOD OF MANUFACTURING THE SAME(非易失性半导体存储装置方法及其制造方法)”的美国专利申请；和2009年3月23日提交的序列号为12/532,030、名称为“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME(半导体存储器及其制造方法)”的美国专利申请。这些专利申请以引用方式全部并入本文中。
1.2半导体存储装置的布局和结构
接下来，将描述第一实施例的半导体存储装置1的布局和结构。
1.2.1半导体存储装置的布局和结构的概述
图3是第一实施例的半导体存储装置的布局的示意图。在图3和随后的附图中，在与半导体衬底的表面平行的同时彼此正交的两个方向分别被定义为X方向和Y方向，并且与包括X方向和Y方向的平面(XY平面)正交的方向被定义为Z方向(堆叠方向)。
半导体存储装置1包括存储器阵列区域100以及连接区域200e和200o。连接区域200e和200o被设置在存储器阵列区域100的X方向上的两端处，使得存储器阵列区域100在X方向上插入在连接区域200e和200o之间。也就是，连接区域200e被设置在存储器阵列区域100的X方向上的一端处，并且连接区域200o被设置在存储器阵列区域100的X方向上的另一端处。
存储器阵列区域100包括多个块BLK0到BLKn，图3显示了块BLK0到BLK3。块BLK0至BLK3在Y方向上按顺序排列。
1.2.1.1存储器阵列区域的布局及连接区域的布局
接下来，将描述半导体存储装置1中的存储器阵列区域100以及连接区域200e和200o的布局。
图4是示出图3中的块BLK的轮廓的视图，并且是示出存储器阵列区域100以及连接区域200e和200o的一部分的平面布局。为了解释块BLK的布局的轮廓，图4省略了形成在存储器阵列区域100中的缝隙(slit)区域和接触区域，并且示出了存储器沟槽MST、存储器柱MP和选择栅极线SGD(或字线WL)的布局。存储器阵列区域100的详细布局将在后面参考图10和后面的图进行描述。
如图4所示，设置存储器阵列区域100，并且在存储器阵列区域100的一端和另一端处分别设置连接区域200e和200o。在图4中，作为示例示出了字线WLe0到WLe7中的字线WLe7，并且作为示例示出了字线WLo0到WLo7中的字线WLo7。
块BLK包括上文所述的串单元SU0至SU7。在连接区域200e中设置串单元SU0、SU2、SU4和SU6(即，串单元SUe)的选择栅极线SGD0、SGD2、SGD4和SGD6的扩展以及字线WLe7。接触插塞CP1e将选择栅极线SGD0、SGD2、SGD4和SGD6分别连接到上层导线(未图示)。字线WLe7被设置在选择栅极线SGD0、SGD2、SGD4和SGD6下方。
在连接区域200o中设置串单元SU1、SU3、SU5和SU7(即，串单元SUo)的选择栅极线SGD1、SGD3、SGD5和SGD7的扩展以及字线WLo7。接触插塞CP1o将选择栅极线SGD1、SGD3、SGD5和SGD7分别连接到上层导线(未图示)。字线WLo7被设置在选择栅极线SGD1、SGD3、SGD5和SGD7下方。
块BLK包括多个存储器沟槽MST、多个存储器柱MP、多个选择栅极线SGD和多个字线WL(未图示)。多个存储器沟槽MST沿X方向延伸，并在Y方向上以预定间隔排列。每个存储器沟槽MST是绝缘区域(或绝缘层)，并且包括例如氧化硅层。
多个存储器柱MP在X方向和Y方向上以交错的方式布置在多个存储器沟槽MST上。也就是，多个存储器柱MP在X方向上以预定间隔布置在每个存储器沟槽MST上。假设两个相邻的存储器沟槽MST是第一存储器沟槽和第二存储器沟槽，则在第二存储器沟槽上布置的存储器柱MP被布置在从在第一存储器沟槽上布置的存储器柱MP移位半个间距的位置处。
导电层20被设置在相邻的存储器沟槽MST之间。导电层20包括导电层20-0至20-15，稍后将予以描述。导电层20在连接区域200e或200o中彼此连接，并且对应于选择栅极线SGD。字线WLe7和WLo7被设置在选择栅极线SGD下方。
在连接区域200e和200o中，缝隙区域STH1被设置在存储器沟槽MST上。缝隙区域STH1被交替布置于在Y方向上排列的存储器沟槽MST上。每个缝隙区域STH1是其中绝缘材料被嵌入孔中的区域，该孔在用于形成导电层20的替换处理中使用。缝隙区域STH1是绝缘区域(或绝缘层)，并且包括例如氧化硅层。
在连接区域200e和200o中，缝隙区域STH2被设置在存储器沟槽MST和导电层20上。缝隙区域STH2在Y方向上以交错的方式排列。每个缝隙区域STH2是其中绝缘材料被嵌入孔中的区域，该孔在用于形成导电层20的替换处理中使用，并且每个缝隙区域STH2是以交替和绝缘的方式将导电层20隔离成选择栅极线SGDe和SGDo的区域。替换处理是例如去除在要设置字线WL和选择栅极线SGD的区域中存在的牺牲层(例如绝缘层)，并用导电层(例如钨(W))替换这些区域的处理。缝隙区域STH2是绝缘区域(或绝缘层)，并且包括例如氧化硅层。
此外，在连接区域200e和200o中，接触插塞分别被连接到多个堆叠字线，但此处被省略。
1.2.1.2存储器阵列区域和连接区域的横截面结构
接下来，将描述存储器阵列区域100以及连接区域200e和200o的横截面结构。图5是沿着Y方向截取的块BLK的横截面图。此外，省略了导电层之间和导电层上的绝缘层，以及半导体衬底和存储器单元阵列之间的外围电路。
如图5所示，导电层22被设置在半导体衬底(例如，p型阱区)23上方。导电层22用作选择栅极线SGSe和SGSo。八个导电层21沿Z方向堆叠在导电层22上方。每个导电层21包括导电层21-0至21-15，且这八个导电层21用作字线WLe0至WLe7或WLo0至WLo7。
导电层20被设置在导电层21的上方。导电层20包括导电层20-0至20-15，并且用作选择栅极线SGD0至SGD7。
存储器沟槽MST和存储器柱MP在Y方向上交替设置。存储器沟槽MST和存储器柱MP在Z方向上延伸，以从导电层20到达导电层22下方的源极线SL(未图示)。
导电层22被布置为使得存储器沟槽MST或存储器柱MP被插在导电层22之间，并且交替地用作选择栅极线SGSe和SGSo。类似地，导电层21被布置为使得存储器沟槽MST或存储器柱MP被插在导电层21之间，并且交替地用作字线WLe和WLo。
存储器柱MP上设置有接触插塞24。此外，导电层25沿Y方向设置在接触插塞24上。导电层25用作位线BL。
下面将描述沿X方向截取的块BLK的横截面。
图6是沿着X方向截取的块BLK的横截面图，并且作为示例，示出了沿着图4中的选择栅极线SGD0通过存储器柱MP的区域的横截面结构。此外，省略了导电层之间和导电层上的绝缘层，以及半导体衬底和存储器单元阵列之间的外围电路。
如上文参考图5所述，导电层22、21和20按顺序设置在半导体衬底23上方。此外，存储器阵列区域100与参考图5在上面描述的相同。
如图6所示，在连接区域200e中，导电层20至22例如以阶梯状方式延伸。也就是，在连接区域200e中，当在XY平面或XZ平面中观察时，导电层20到22中的每一者具有不与下一个更高导电层重叠的平台(或阶梯状)部分。在该平台部分上设置接触插塞26。此外，接触插塞26被连接到导电层27。例如，接触插塞26和导电层27包含诸如钨(W)的金属。
通过多个导电层27、用作偶数选择栅极线SGD0、SGD2、SGD4和SGD6的导电层20、用作偶数字线WLe的导电层21和用作偶数选择栅极线SGSe的导电层22被电连接到行解码器11。
类似地，在连接区域200o中，导电层20至22例如以阶梯状方式延伸。也就是，在连接区域200o中，当在XY平面或XZ平面中观察时，导电层20到22的每一者具有不与高于相应导电层的导电层重叠的平台部分。在该平台部分上设置接触插塞28。接触插塞28被连接到导电层29。例如，接触插塞28和导电层29包含诸如钨(W)的金属。
通过多个导电层29、用作奇数选择栅极线SGD1、SGD3、SGD5和SGD7的导电层20、用作奇数字线WLo的导电层21和用作奇数选择栅极线SGSo的导电层22被电连接到行解码器11。
1.2.1.3存储器柱MP的横截面结构
接下来，将对存储器柱MP和存储器单元晶体管MT的结构和等效电路进行描述。图7是沿着XY平面截取的存储器柱MP的横截面图。图8是沿着YZ平面截取的存储器柱MP的横截面图。特别地，图7和图8中的每一者表示其中设置两个存储器单元晶体管MT的区域。
如图7和8所示，存储器柱MP包括绝缘层30、半导体层31和绝缘层32到34。字线WLe和WLo包括导电层21。
绝缘层30、半导体层31和绝缘层32到34中的每一者沿着Z方向延伸。例如，绝缘层30是氧化硅层。半导体层31围绕绝缘层30的侧表面。半导体层31用作形成存储器单元晶体管MT的沟道的区域。例如，半导体层31是多晶硅层。
绝缘层32围绕半导体层31的侧表面。绝缘层32用作存储器单元晶体管MT的栅极绝缘膜。绝缘层32具有这样的结构：其中，例如，氧化硅层和氮化硅层被堆叠。绝缘层33围绕绝缘层32的侧表面。绝缘层33用作存储器单元晶体管MT的电荷存储层。绝缘层33例如是氮化硅层。绝缘层34围绕绝缘层33的侧表面。绝缘层34用作存储器单元晶体管MT的阻挡(block)绝缘膜。例如，绝缘层34是氧化硅层。例如，绝缘层(例如氧化硅层)被嵌入在不包括存储器柱MP的部分的存储器沟槽MST中。
根据上述配置，两个存储器单元晶体管MT沿Y方向被设置在一个存储器柱MP中，分别被设置在导电层21中。选择晶体管ST1和ST2中的每一者具有相同的配置。
此外，下文将描述存储器柱MP的等效电路。图9是存储器柱MP的等效电路图。如图所示，在一个存储器柱MP中设置两个NAND串NSe和NSo。也就是，在一个存储器柱MP中设置的两个选择晶体管ST1被连接到不同的选择栅极线，例如SGD0和SGD1。存储器单元晶体管MTe0到MTe7和MTo0到MTo7分别被连接到不同的字线WLe和WLo。此外，选择晶体管ST2还分别被连接到不同的选择栅极线SGSe和SGSo。
存储器柱MP中的两个NAND串NSe和NSo的一端被连接到同一位线BL，并且其另一端被连接到同一源极线SL。此外，两个NAND串NSe和NSo共享背栅(半导体层31)。
1.2.2半导体存储装置的布局和结构的细节
接下来，将描述第一实施例的半导体存储装置1的布局和结构的细节。
首先，将详细描述半导体存储装置1的布局轮廓。图10是示出半导体存储装置1的布局的示意图。
如图10所示，连接区域200e被设置在存储器阵列区域100的X方向上的一端，连接区域200o被设置在存储器阵列区域100的X方向上的另一端。块BLK0至BLK3在Y方向上按顺序排列。
存储器阵列区域100包括存储器区域100a和接触区域100b。存储器阵列区域100被分为例如相应的存储器区域100a和接触区域100b。缝隙区域STH1被布置在划分出区域100a和100b的虚线上。
存储器柱MP在存储器区域100a中交错排列，在接触区域100b中设置一个或多个接触插塞。
例如，在区域101所指示的块BLK0和BLK1之间的块BLK的边界处也设置一个或多个接触插塞。稍后将作为第一示例描述在块BLK0和BLK1之间设置接触插塞的示例。在这里，尽管示出了其中在块BLK0和BLK1之间设置接触插塞的示例，但接触插塞可在任何其他块BLK之间设置。
此外，如上所述，接触插塞被设置在接触区域100b中，接触区域100b被设置在存储器区域100a之间。稍后将作为第二示例描述其中接触插塞被设置在接触区域100b中的示例。
在本实施例中，示出了其中在块BLK之间和接触区域100b中设置接触插塞的示例，但接触插塞可以被设置在块BLK之间或在接触区域100b中。此外，多个接触区域100b可以被设置在存储器阵列区域100中。
1.2.2.1存储器阵列区域的布局和结构的细节
接下来，将根据第一实施例对半导体存储装置1的存储器阵列区域100的平面布局进行描述。
A.第一示例
图11是其中图10所示的区域101被放大的平面布局，并且表示存储器阵列区域100(100a)中块BLK0和BLK1之间的边界。图11示出存储器沟槽MST、存储器柱MP、导电层21、缝隙区域STH1、绝缘区域BST和接触插塞CP2。
如图11所示，BLK0和BLK1块沿Y方向排列。块BLK0和BLK1中的每一者具有多个存储器沟槽MST、多个存储器柱MP、多个导电层21和多个缝隙区域STH1。在块BLK0和BLK1之间设置绝缘区域BST。绝缘区域BST将在后面详细描述。
存储器沟槽MST和存储器柱MP的布局与上面参考图4描述的相同。
在相邻的存储器沟槽MST之间设置导电层21。导电层21在连接区域200e或200o中彼此连接，并对应于字线WL。
缝隙区域STH1设置在存储器沟槽MST上。缝隙区域STH1在Y方向上交替地布置在存储器沟槽MST上。
每个缝隙区域STH1是其中将绝缘材料嵌入孔中的区域，该孔在用于形成导电层21的替换处理中使用。缝隙区域STH1是绝缘层，包括例如氧化硅层。缝隙区域STH1的布置将在后面详细描述。
下面将描述块BLK0和BLK1之间的绝缘区域BST。
在块BLK0和BLK1之间设置多个绝缘区域BST。绝缘区域BST具有沿X方向延伸的预定长度，并且在X方向以预定间隔排列。每个绝缘区域BST的沿Y方向延伸的宽度大于每个存储器沟槽MST的沿Y方向延伸的宽度。缝隙区域STH1被设置在绝缘区域BST之间。
在绝缘区域BST中设置一个或多个接触插塞CP2。在图11中，接触插塞CP2被设置在其中缝隙区域STH1沿Y方向排列的线上。也就是，接触插塞CP2被设置在沿Y方向穿过缝隙区域STH1的线上。然而，接触插塞CP2的位置可以是绝缘区域BST中的任何位置，只要该位置没有被位线BL阻挡即可。
接触插塞CP2被连接在存储器阵列区域100上方的上层导线和存储器阵列区域100下方设置的外围电路之间。外围电路被设置在半导体衬底23和存储器阵列区域100之间。
此外，位线BL被设置在存储器柱MP的上方，并且相应的存储器柱MP与位线BL电连接。
接下来，将描述存储器阵列区域100中的区域101的横截面结构。图12是沿着图11中的A1-A2线所截取的横截面图，并示出了绝缘区域BST、接触插塞CP2以及包括导电层20和21、存储器柱MP等的堆叠体的横截面。
如图12所示，半导体存储装置1具有设置在半导体衬底23上的外围电路区域300和设置在外围电路区域300上的存储器阵列区域100。例如，硅半导体衬底用作半导体衬底23。
下面将详细描述外围电路区域300的结构。
外围电路区域300包括用于控制数据在存储器单元晶体管MT上的写入、读取和擦除的外围电路。例如，外围电路区域300是用于行解码器11、驱动器12、读出放大器13、地址寄存器14、命令寄存器15和定序器17(图1)的区域。具体地说，外围电路区域300包括n沟道MOS晶体管(以下简称为nMOS晶体管)40、p沟道MOS晶体管(以下简称为pMOS晶体管)41、导电层42和43以及接触插塞44和45。
nMOS晶体管40和pMOS晶体管41被设置在半导体衬底23上。在nMOS晶体管40和pMOS晶体管41之间设置元件隔离区域(例如，STI(浅沟槽隔离))46以使晶体管彼此隔离。元件隔离区域46包括例如氧化硅层。
接触插塞44被设置在nMOS晶体管40或pMOS晶体管41的源区47或漏区48上。导电层42被设置在接触插塞44上。接触插塞45被设置在导电层42上，并且导电层43被设置在接触插塞45上。此外，在导电层43上设置沿Z方向延伸的接触插塞CP2。
导电层42和43包含例如钨(W)，并且用作导线或电极衬垫。接触插塞44和45包含例如钨(W)。
围绕nMOS晶体管40、pMOS晶体管41、导电层42和43以及接触插塞44和45设置绝缘层49。例如，绝缘层49包括氧化硅层。
下面将详细描述存储器阵列区域100的结构。
存储器阵列区域100具有存储器单元阵列10。具体来说，如图12所示，存储器阵列区域100包括导电层20到22和50、绝缘层51、存储器柱MP、接触插塞CP2、绝缘区域BST和缝隙区域STH1。
导电层50被设置在绝缘层49上。导电层50用作源极线SL。导电层50包含例如多晶硅或钨(W)。
多个绝缘层51以及多个导电层22、21和20交替堆叠在导电层50上。堆叠的绝缘层51以及导电层22、21和20将被称为堆叠体。导电层22、21和20沿X方向延伸。导电层22用作选择栅极线SGS。每个导电层21用作字线WL。导电层20用作选择栅极线SGD。导电层22、21和20包含例如钨(W)。例如，每个绝缘层51包括氧化硅层。
在绝缘层51以及导电层22、21和20(即堆积体)上设置沿Z方向延伸的柱状存储器柱MP。每个存储器柱MP的下端被连接到导电层50(源极线SL)。在存储器柱MP的上端设置沿Z方向延伸的接触插塞52，在接触插塞52上设置导电层53。也就是，存储器柱MP通过选择栅极线SGD、字线WL0到WL、选择栅极线SGS和多个绝缘层51而从接触插塞52的下端到达源极线SL。
存储器柱MP具有半导体层31和单元(cell)绝缘层35。单元绝缘层35包括绝缘层32到34。存储器柱MP的细节应参考关于图7和图8的描述。
导电层53用作例如位线BL。接触插塞52和导电层53包含例如钨(W)。
此外，如图12所示，在绝缘区域BST的横截面中，在绝缘区域BST之间设置接触插塞CP2。接触插塞CP2的下端被连接到外围电路的导电层43。在接触插塞CP2的上端上设置导电层54，在导电层54上设置接触插塞55。此外，在接触插塞55上设置导电层56，在导电层56上设置接触插塞57。此外，在接触插塞57上设置导电层58。因此，接触插塞CP2将外围电路的导电层(上层导线)58和导电层43彼此电连接。
接触插塞CP2具有导电层CP2a和围绕导电层CP2a设置的绝缘层CP2b。导电层CP2a包含例如钨(W)。绝缘层CP2b包括例如氧化硅层。导电层58用作上层导线或电极衬垫。导电层54、56和58以及接触插塞55和57包含例如钨(W)。
此外，在绝缘区域BST的横截面中，在绝缘区域BST之间设置缝隙区域STH1。绝缘区域BST沿穿过X方向和Z方向的XZ平面以平面形式延伸。每个绝缘区域BST从导电层20的上层延伸到导电层50。绝缘区域BST的在Y方向上的长度大于每个存储器沟槽MST的在Y方向上的长度。绝缘区域BST包括例如氧化硅层。
缝隙区域STH1沿Z方向延伸。缝隙区域STH1从导电层20的上层延伸到导电层50。例如，缝隙区域STH1包括氧化硅层。
在导电层20、绝缘区域BST和缝隙区域STH1上设置绝缘层59。绝缘层59覆盖导电层53、54、56和58以及接触插塞52、55和57的外围。例如，绝缘层59包括氧化硅层。
接下来，将参考图13描述第一示例的修改例。
图13示出了第一示例的修改例，并且是其中区域101被扩大的平面布局。图13示出了存储器阵列区域100(100a)中的块BLK0和BLK1之间的边界。
如图13所示，在存储器区域100a中的存储器沟槽MST上以交错的方式布置多个存储器柱MP。存储器柱MP的上端分别与位线BL连接。在其中设置有存储器柱MP的块BLK0和BLK1之间设置绝缘区域BST。
此外，多个虚设(dummy)存储器柱MPa以交错的方式布置在另一存储器区域100c中的存储器沟槽MST上。各虚设存储器柱MPa的上端不被连接到位线BL。也就是，在存储器区域100c中布置的虚设存储器柱MPa具有虚设存储器单元晶体管(以下简称为虚设存储器单元)。虚设存储器单元是不被用于写入、读取或擦除操作的存储器单元，并且没有位线BL被连接到具有虚设存储器单元的存储器柱MPa。
在其中设置有虚设存储器柱MPa的块BLK0和BLK1之间设置绝缘区域BST。在其中设置有虚设存储器柱MPa的块BLK之间的绝缘区域BST中设置一个或多个接触插塞CP2。接触插塞CP2在X方向上排列。接触插塞CP2将外围电路的导电层(上层导线)58和导电层43彼此电连接。其他配置与第一示例中的配置相同。
b.第二示例
图14是其中图10中所示的区域102被放大的平面布局，示出了存储器区域100a和接触区域100b。
如图14所示，在存储器区域100a中，多个存储器沟槽MST在X方向上延伸，并在Y方向上以预定间隔排列。多个存储器柱MP在多个存储器沟槽MST上以交错的方式在X方向和Y方向上排列。
在相邻的存储器沟槽MST之间设置导电层21。在存储器区域100a和接触区域100b之间的边界处以及在存储器区域100a和另一存储器区域100a之间的边界处的存储器沟槽MST上设置缝隙区域STH1。在沿Y方向排列的存储器沟槽MST上交替地布置缝隙区域STH1。
在接触区域100b中，在Y方向上以预定间隔设置在X方向和与X方向斜交的方向上延伸的多个存储器沟槽MST。具体地说，两个存储器沟槽MST以多边形(例如六边形、四边形或椭圆形)布置为围绕接触布置区域36。多个存储器沟槽MST围绕两个存储器沟槽MST在Y方向上以预定间隔排列。
图14示出了其中两个存储器沟槽MST以六边形围绕接触布置区域36的示例。在这种情况下，每个存储器沟槽MST从设置在接触区域100b一端处的缝隙区域STH1先沿X方向延伸，与X方向斜交地延伸，沿X方向延伸，与X方向斜交地延伸以与第一倾斜轴对称，并且进一步沿X方向延伸而到达接触区域100b的另一端处的缝隙区域STH1。
在接触布置区36中在X方向上布置多个接触插塞CP2。这里，作为示例，示出四个接触插塞CP2。其他配置与第一示例中的配置相同。
另外，在接触区域100b内没有设置存储器柱MP。
接下来，将描述存储器阵列区域100中的区域102的横截面结构。图15是沿着图14中的A3-A4线截取的横截面图，示出了存储器柱MP、包括导电层20和21的堆积体、接触插塞CP2等的横截面。
如图15所示，半导体存储装置1具有设置在半导体衬底23上的外围电路区域300和设置在外围电路区域300上的存储器阵列区域100。外围电路区域300的结构与第一示例的结构相同。
存储器阵列区域100的结构将在下面详细描述。
存储器阵列区域100中的存储器区域100a的结构与第一示例的结构相同。
例如，在接触区域100b内的接触布置区域36内设置四个接触插塞CP2。如图15所示，两个中心接触插塞CP2将外围电路的导电层43和导电层(上层导线)58彼此电连接。接触插塞CP2的下端和上端的连接方式与第一示例中所述的方式相同。
分别设置在两个中心接触插塞CP2外部的接触插塞CP2将导电层58和导电层50(源极线SL)彼此电连接。各外部接触插塞CP2的下端连接到导电层50。导电层54、接触插塞55、导电层56、接触插塞57和导电层58依次设置在每个外部接触插塞CP2的上端。
在由存储器沟槽MST包围的接触布置区域36的横截面中，多个绝缘层51和多个牺牲层(例如，绝缘层，例如氮化硅层)60交替地堆叠在绝缘层49或导电层50上。其他结构与第一示例中的结构相同。
接下来，将参考图16描述存储器阵列区域100中的缝隙区域STH1的布置。图16示出了存储器区域100a和接触区域100b中的缝隙区域STH1的布置。
如图16所示，将存储器阵列区域100中的缝隙区域STH1在X方向上的排列间隔(或排列间距)P1设置为预定间隔。换言之，间隔P1是预定长度，在存储器区域100a和接触区域100b之间的边界处以及在存储器区域100a和另一存储器区域100a之间的边界处在Y方向上排列的多个缝隙区域STH1以该间隔P1在X方向上排列。也就是，在Y方向上排列的多个缝隙区域STH1在X方向上以预定间隔P1排列。
这样，在其中在Y方向上的多个缝隙区域STH1在X方向上以相等的间隔排列的存储器阵列区域100中，当在使用缝隙区域STH1执行的替换处理中从缝隙区域STH1执行通过蚀刻对牺牲层的去除时，要蚀刻的距离是与缝隙区域STH1的相等距离。
因此，在通过蚀刻去除牺牲层之后阻挡绝缘膜和存储器柱的其他部分暴露于蚀刻溶液中所持续的时间可以被缩短，从而可以减少对阻挡绝缘层的损伤。
接下来，将参考图17，对将绝缘层51和牺牲层60留在存储器阵列区域100内的接触布置区域36中的替换处理的控制进行描述。图17是示出在存储器阵列区域100中使用缝隙区域STH1控制替换处理的视图。
图17所示的平面布局与图14所述的布局相似。如上所述，其中设置有接触插塞CP2的接触布置区域36被存储器沟槽MST包围。也就是，存储器沟槽MST在接触布置区域36周围没有间隙地布置。
在该布局中，当在替换处理中通过缝隙区域SHT1去除牺牲层60时，如图17中箭头61所示，防止了蚀刻溶液侵入接触布置区域36中。因此，接触布置区域36内的牺牲层60不被去除，也不被导电层21替换。结果，绝缘层(例如，氧化硅层)51和牺牲层(例如，氮化硅层)60在接触布置区域36内以堆叠状态保留。
1.3第一实施例的效果
根据第一实施例，可以提供其操作可靠性可以提高的半导体存储装置。
例如，在具有以下配置的半导体存储装置中，用于与晶体管和外围电路的其他部分连接的接触插塞被布置在存储器单元阵列中：在该配置中，在存储器单元以阵列形式排列的存储器单元阵列的下方设置外围电路，即，在存储器单元阵列和半导体衬底之间设置有外围电路的配置。然而，要提供用来设置用于与存储器单元阵列区域中的外围电路的连接的接触插塞的区域可能是困难的。
在第一示例及其修改例中，接触插塞CP2被设置在块BLK之间的绝缘区域内。因此，存储器阵列区域100上的上层导线和存储器阵列区域100下方的外围电路通过接触插塞CP2而被电气互连。因此，可以提高其中在存储器单元阵列的下方设置外围电路的半导体存储装置的操作可靠性。
在第二示例中，在X方向上，在其中设置有存储器单元的存储器阵列区域100中设置了接触布置区域36，在该接触布置区域36中设置接触插塞CP2。因此，存储器阵列100上方的上层导线和存储器阵列100下方的外围电路通过接触插塞CP2而被电气互连。因此，可以提高其中在存储器单元阵列的下方设置外围电路的半导体存储装置的操作可靠性。
在第二示例中，接触区域100b的在X方向上的长度与存储器区域100a的在X方向上的长度相同。因此，在存储器阵列区域100中，缝隙区域STH1的在X方向上的排列间隔P1被设定为恒定值。
在使用缝隙区域STH1执行的替换处理中，以与缝隙区域STH1相等的距离执行通过蚀刻对牺牲层(例如氮化硅层)60的去除。因此，在其中缝隙区域STH1以相等间隔P1布置的存储器阵列区域100中，牺牲层60通过基本上相同时间的蚀刻而被去除。因此，在通过蚀刻去除牺牲层60之后将阻挡绝缘层和存储器柱MP的其他部分暴露于蚀刻溶液中的持续时间可被缩短，从而减少对阻挡绝缘层和其他部分的损伤。
在第二示例中，存储器沟槽MST被布置为在接触布置区域36周围没有间隙。在该布局中，在替换处理中，用于去除牺牲层60的蚀刻溶液不会通过缝隙区域SHT1侵入接触布置区域36中。因此，接触布置区域36内的牺牲层60不被去除，也不被导电层21替换。因此，绝缘层(例如氧化硅层)51和牺牲层60在接触布置区域36内以堆叠状态保留。因此，接触布置区域36和要设置接触插塞的其他区域具有这样的横截面结构：在该横截面结构中，可以使用同一处理设置接触插塞CP2。
2.第二实施例
接下来，将描述根据第二实施例的半导体存储装置。第二实施例是这样的示例：其中，两个导电层(字线)被整合成存储器区域100a中的接触区域100b中的一个导电层而形成接触布置区域。将着重于与第一实施例的区别来描述第二实施例。未描述的其他配置与第一实施例的配置相同。
如上面参考图4所述，半导体存储装置1中的块BLK包括选择栅极线SGD0至SGD7。选择栅极线SGD0至SGD7中的每一者对应于与字线WL对应的两个导电层21。
在第二实施例中，将描述与选择栅极线SGD0到SGD7对应的作为字线的导电层21、存储器沟槽MST和存储器柱MP的平面布局。下文中，对应于选择栅极线SGD0至SGD7的导电层21(字线WL)将分别用21(SGD0)、21(SGD1)、21(SGD2)、21(SGD3)、21(SGD4)、21(SGD5)、21(SGD6)和21(SGD7)表示。
2.1存储器阵列区域的布局的细节
A.第一示例
图18是第一示例的导电层21、存储器沟槽MST和存储器柱MP的平面布局。
如图18所示，例如，设置有与选择栅极线SGD2至SGD5对应的作为字线的导电层21(SGD2)、21(SGD3)、21(SGD4)和21(SGD5)。
导电层21(SGD2)具有第一部分21a、多个第二部分21b和多个第三部分21c。
第一部分21a在X方向上从存储器阵列区域100的一端延伸到其另一端。第二部分21b各自具有在X方向上延伸的预定长度，并且以预定间隔在X方向上排列。第三部分21C在Y方向上延伸，并以预定间隔在X方向上排列。第三部分21c各自将相应的第一部分21a和第二部分21b彼此连接。换句话说，第二部分21b被连接到第一部分21a的一端，并且以与第一部分21a的所述一端的预定的间隔通过第三部分21c而被连接到第一部分21a。
除了接触布置区域之外，导电层21(SGD3)的配置与导电层21(SGD2)的配置相同，并且关于导电层21(SGD2)和21(SGD3)的中心点具有点对称的布局。
导电层21(SGD2)和21(SGD3)被布置为在第二部分21b中彼此结合。存储器柱MP被布置在这样的位置处：在这些位置处，导电层21(SGD2)的第一部分21a和第二部分21b在Y方向上彼此面对，并且导电层21(SGD3)的第一部分21a和第二部分21b在Y方向上彼此面对。
此外，导电层21(SGD3)的第三部分21c在X方向上扩展预定距离，以提供不存在导电层21的区域。接触布置区域36被设置在不存在导电层21的区域中。在接触布置区域36中设置一个或多个接触插塞CP2。在此，导电层21(SGD3)的第三部分21c被扩展以提供其中不存在导电层的接触布置区域36。然而，导电层21(SGD2)的第三部分21c可被扩展以提供其中不存在导电层21的接触布置区域36。
导电层21(SGD4)和21(SGD5)的布局与导电层21(SGD2)和21(SGD3)的布局相同。此外，导电层21(SGD0)和21(SGD1)的布局以及导电层21(SGD6)和21(SGD7)的布局也与导电层21(SGD2)和21(SGD3)的布局相同。
图19是第二示例的导电层21、存储器沟槽MST和存储器柱MP的平面布局。在这种情况下同样地，将使用导电层21(SGD2)到21(SGD5)来描述该平面布局。
导电层21(SGD2)具有多个第一部分21d、多个第二部分21e和多个第三部分21f。
第一部分21d各自具有在X方向上延伸的预定长度，并且在X方向上以预定间隔排列。第二部分21e各自具有在X方向上延伸的预定长度，并且在X方向上以预定间隔排列。第三部分21f各自具有在Y方向上延伸的预定长度，并且在X方向上以预定间隔排列。当从上方观看图19所示的平面布局时，每个第一部分21d的左端被描述为一端，其右端被描述为另一端。每个第三部分21f的上端被描述为一端，其下端被描述为另一端。
两个第三部分21f形成一对，成对的第三部分21f中的每一者的一端被连接到第一部分21d的另一端和另一相邻的第一部分21d的一端。成对的第三部分21f中的每一者的另一端被连接到的第二部分21e的中心部分。于是，多对第三部分21f在X方向上以预定间隔设置，并且每对第三部分21f将两个第一部分21d和一个第二部分21e彼此连接。
导电层21(SGD3)具有与导电层21(SGD2)相同的配置，并且关于导电层21(SGD2)和21(SGD3)的中心点具有点对称布局。
导电层21(SGD2)和21(SGD3)被布置为在第一部分21d和第二部分21e中彼此结合。存储器柱MP被布置在这样的位置处：在这些位置处，导电层21(SGD2)的第一部分21d和第二部分21e在Y方向上彼此面对，并且导电层21(SGD3)的第一部分21d和第二部分21e在Y方向上彼此面对。
导电层21(SGD4)和21(SGD5)的布局与导电层21(SGD2)和21(SGD3)的布局相同。导电层21(SGD4)和21(SGD5)具有这样的布局：在该布局中，导电层21(SGD2)和21(SGD3)被布置成关于与X方向平行的直线彼此轴对称。
此外，在导电层21(SGD3)的第三部分21f的对之间和导电层21(SGD4)的第三部分21f的对之间设置其中不存在导电层21的区域。接触布置区域36被设置在其中不存在导电层21的区域中。在接触布置区域36中设置一个或多个接触插塞CP2。稍后将描述接触布置区域36的细节。
图20是包括图19所示的接触布置区域36的导电层21(SGD0)到21(SGD7)的平面布局。
在接触区域100b的一端侧，导电层21(SGD3)的第二部分21e和第一部分21d在X方向上延伸，并且第一部分21d在Y方向上弯折而形成第三部分21f。第三部分21f在Y方向上延伸，并且被连接到第二部分21e。连接到第三部分21f的第二部分21e进一步在X方向上延伸。在接触区域100b的另一端侧，第二部分21e在X方向上延伸，并在Y方向上分支而形成第三部分21f。此外，第三部分21f在Y方向上延伸，并被连接到第一部分21d。也就是，导电层21(SGD3)的第二部分21e和第一部分21d在接触区域100b的一端附近被整合成一个第二部分21e，并在接触区域100b的另一端附近分支成第二部分21e和第一部分21d。
在接触区域100b的另一端侧，导电层21(SGD4)的第二部分21e和第一部分21d在X方向上延伸，并且第一部分21d在Y方向上弯折而形成第三部分21f。第三部分21f在Y方向上延伸，并且被连接到第二部分21e。连接到第三部分21f的第二部分21e进一步在X方向上延伸。在接触区域100b的一端侧，第二部分21e在X方向上延伸，并在Y方向上分支而形成第三部分21f。此外，第三部分21f在Y方向上延伸，并被连接到第一部分21d。也就是，导电层21(SGD4)的第二部分21e和第一部分21d在接触区域100b的另一端附近被整合成一个第二部分21e，并在接触区域100b的一端附近分支成第二部分21e和第一部分21d。
多个其他导电层21在X方向上延伸，并在Y方向上以预定间隔排列。存储器沟槽MST布置在导电层21之间。
在导电层21(SGD3)和21(SGD4)之间以及接触区域100b的一端和另一端的第一部分21d之间设置有由存储器沟槽MST包围的接触布置区域(也被称为第一区域)36。一个或多个接触插塞CP2被布置在接触布置区域36中。
此外，一个或多个虚设存储器沟槽MSTa可被布置在接触布置区域36中。虚设存储器沟槽MSTa沿X方向和Z方向(或XZ平面)延伸，并从导电层20的上层到达导电层50。虚设存储器沟槽MSTa是绝缘区域(或绝缘层)，并且包括例如氧化硅层。在虚设存储器沟槽MSTa中不设置存储器柱MP。
缝隙区域STH1在接触区域100b的一端和另一端处在Y方向上排列。此外，缝隙区域STH1在接触区域100b的一端和另一端之间的基本中心部分处在Y方向上排列。每个缝隙区域STH1的在Y方向上延伸的宽度长于存储器沟槽MST的在Y方向上延伸的宽度。
此外，存储器区域100a(也被称为第二区域)被设置为与接触布置区域36在X方向上分开。在存储器区100a中设置在Z方向上贯穿存储器沟槽MST的存储器柱MP。
如图20所示，接触区域100b可被设置在这样的区域内：该区域是X方向上缝隙区域STH1的排列间隔P1的两倍，或者可被设置在缝隙区域STH1的排列间隔P1的区域内。
C.第三示例
图21是第三示例的导电层21、存储器沟槽MST和存储器柱MP的平面布局。在这种情况下同样地，使用导电层21(SGD2)到21(SGD5)来描述平面布局。
导电层21(SGD2)具有第一部分21h、多个第二部分21i和多个第三部分21j。
第一部分21h在X方向上从存储器阵列区域100的一端延伸到其另一端。第二部分21i各自具有在X方向上延伸的预定长度，并且在X方向上以预定间隔排列。第三部分21j各自具有在Y方向上延伸的预定长度，并且在X方向上以预定间隔排列。当从上方观看图21所示的平面布局时，每个第二部分21i的左端被描述为一端，其右端被描述为另一端。每个第三部分21j的上端被描述为一端，其下端被描述为另一端。
每个第三部分21j的一端被连接到第一部分21h，并且每个第三部分21j的另一端被连接到第二部分21i的一端。换句话说，第二部分21i的一端被连接到第三部分21j的另一端，并且第三部分21j的一端以预定间隔被连接到在X方向上延伸的第一部分21h。
导电层21(SGD3)具有多个第一部分21k、多个第二部分21m和多个第三部分21n。第一部分21k各自具有在X方向上延伸的预定长度，并且在X方向上以预定间隔排列。第二部分21m各自具有在X方向上延伸的预定长度，并且在X方向上以预定间隔排列。第三部分21n各自具有在Y方向上延伸的预定长度，并且在X方向上以预定间隔排列。当从上方观看图21所示的平面布局时，每个第一部分21k的左端被描述为一端，其右端被描述为另一端。每个第二部分21m的左端被描述为一端，其右端被描述为另一端。每个第三部分21n的上端被描述为一端，其下端被描述为另一端。
两个第三部分21n形成一对，成对的第三部分21n中的每一者的一端被连接到第二部分21m的另一端。成对的第三部分21n中的每一者的另一端被连接到第一部分21k的另一端和另一相邻的第一部分21k的一端。于是，多对第三部分21n在X方向上以预定间隔排列，每对第三部分21n将两个第一部分21k和一个第二部分21m彼此连接。
导电层21(SGD2)和21(SGD3)被布置为在第一部分21h和第二部分21i以及第一部分21k和第二部分21m中彼此结合。在这样的位置处设置存储器柱MP：在这些位置处，导电层21(SGD2)的第一部分21h和第二部分21i在Y方向上彼此面对，并且导电层21(SGD3)的第一部分21k和第二部分21m在Y方向上彼此面对。
导电层21(SGD4)的布局与导电层21(SGD3)的布局相同。导电层21(SGD5)的布局与导电层21(SGD2)的布局相同。导电层21(SGD4)和21(SGD5)具有这样的布局：在该布局中，导电层21(SGD2)和21(SGD3)被布置成关于与X方向平行的直线彼此轴对称。
此外，在导电层21(SGD3)的成对的第三部分21n之间以及在导电层21(SGD4)的成对的第三部分21n之间设置其中不存在导电层21的区域。接触布置区域36被设置在其中不存在导电层21的区域中。一个或多个接触插塞CP2被设置在接触布置区域36中。稍后将描述接触布置区域36的细节。
图22是包括图21所示的接触布置区域36的导电层21(SGD0)到21(SGD7)的平面布局。
在接触区域100b的一端侧，导电层21(SGD3)的第二部分21m在X方向上延伸，从而在接触区域100b的一端附近形成端部。第一部分21k在X方向上延伸，并在Y方向上弯折而形成第三部分21n。第三部分21n在Y方向上延伸并被连接到第二部分21m。连接到第三部分21n的第二部分21m进一步在X方向上延伸。在接触区域100b的另一端侧，第二部分21m在X方向上延伸，并在Y方向上分支而形成第三部分21n。此外，第三部分21n在Y方向上延伸，并被连接到第一部分21k。此外，第一部分21k在X方向上延伸。也就是，导电层21(SGD3)的第二部分21m和第一部分21k在接触区域100b的一端附近成为一个第二部分21m，并且在接触区域100b的另一端附近分支成第二部分21m和第一部分21k。
在接触区域100b的另一端侧，导电层21(SGD4)的第二部分21m和第一部分21k在X方向上延伸，第一部分21k在Y方向上弯折而形成第三部分21n。第三部分21n在Y方向上延伸，并且被连接到第二部分21m。连接到第三部分21n的第二部分21m进一步在X方向上延伸。在接触区域100b的一端侧，第二部分21m在Y方向上弯折而形成第三部分21n。第三部分21n在Y方向上延伸并进一步在X方向上弯折而形成第一部分21k。此外，第一部分21k在X方向上延伸。也就是，导电层21(SGD4)的第二部分21m和第一部分21k在接触区域100b的另一端附近被整合成一个第二部分21m，并且作为一个第二部分21m被保持到接触区域100b的一端附近的部分。
多个其他导电层21在X方向上延伸并且在Y方向上以预定间隔排列。存储器沟槽MST被布置在导电层21之间。
由存储器沟槽MST围绕的接触布置区域36被设置在导电层21(SGD3)和21(SGD4)之间以及接触区域100b的一端和另一端的第一部分21k之间。在接触布置区域36中布置一个或多个接触插塞CP2。
一个或多个虚设存储器沟槽MSTa可被布置在接触布置区域36中。
另外，存储器区域100a在X方向上与接触布置区域36分开地设置。在存储器区域100a中设置在Z方向上贯穿存储器沟槽MST的存储器柱MP。
d.第四示例
图23是第四示例的导电层21、存储器沟槽MST和存储器柱MP的平面布局。在这种情况下同样地，使用导电层21(SGD2)至21(SGD5)描述平面布局。
导电层21(SGD2)的布局与第三示例的导电层21(SGD2)的布局相同，导电层21(SGD3)的布局与第三示例的导电层21(SGD3)的布局相同。
导电层21(SGD4)的布局与第三示例的导电层21(SGD2)的布局相同，但在第三示例的导电层21(SGD2)的布局中，第三部分21j被分成两个(一对)第三部分21j，并且两个第三部分21j之间的空间被扩展。除了在第三示例的导电层21(SGD3)的布局中没有两个(一对)第三部分21n之间的区域并且两个第三部分21n成为一个第三部分21n之外，导电层21(SGD5)的布局与第三示例的导电层21(SGD3)相同。
导电层21(SGD4)和21(SGD5)被布置为使得导电层21(SGD4)和21(SGD5)的第三部分21j与导电层21(SGD2)和21(SGD3)的一对第三部分21n在Y方向上重合。
此外，在导电层21(SGD3)的成对的第三部分21n之间和在导电层21(SGD4)的成对的第三部分21j之间设置其中不存在导电层21的区域。接触布置区域36被设置在其中不存在导电层21的区域中。在接触布置区域36中布置一个或多个接触插塞CP2。稍后将描述接触布置区域36的细节。
图24是包括图23所示的接触布置区域36的导电层21(SGD0)到21(SGD7)的平面布局。
在接触区域100b的一端侧，导电层21(SGD3)的第二部分21m在X方向上延伸而成为接触区域100b的一端附近的端部。第一部分21k在X方向上延伸，并在Y方向上弯折而形成第三部分21n。第三部分21n在Y方向上延伸并被连接到第二部分21m。连接到第三部分21n的第二部分21m进一步在X方向上延伸。在接触区域100b的另一端侧，第二部分21m在X方向上延伸并在Y方向上分支而形成第三部分21n。此外，第三部分21n在Y方向上延伸并被连接到第一部分21k。也就是，导电层21(SGD3)的第二部分21m成为接触区域100b的一端附近的端部，导电层21(SGD3)的第一部分21k成为接触区域100b的一端附近的第二部分21m并且在接触区域100b的另一端附近分支成第二部分21m和第一部分21k。
在接触区域100b的另一端侧，导电层21(SGD4)的第二部分21i在X方向上延伸而成为接触区域100b的另一端附近的端部。第一部分21h在X方向上延伸，并在Y方向上弯折而形成第三部分21j。第三部分21j在Y方向上延伸并连接到第二部分21i。连接到第三部分21j的第二部分21i进一步在X方向上延伸。在接触区域100b的一端侧，第二部分21i在X方向上延伸并在Y方向上分支而形成第三部分21j。此外，第三部分21j在Y方向上延伸并被连接到第一部分21h。也就是，导电层21(SGD4)的第二部分21j成为接触区域100b的另一端附近的端部，导电层21(SGD4)的第一部分21h成为接触区域100b的另一端附近的第二部分21i并且在接触区域100b的一端附近分支成第二部分21i和第一部分21h。
多个其他导电层21在X方向上延伸并且在Y方向上以预定间隔排列。存储器沟槽MST在导电层21之间排列。
在导电层21(SGD3)和21(SGD4)之间以及在接触区域100b的一端和另一端的第一部分21k(或第一部分21h)之间设置由存储器沟槽MST包围的接触布置区域36。在接触布置区域36中设置一个或多个接触插塞CP2。
一个或多个虚设存储器沟槽MSTa可被布置在接触布置区域36中。
另外，存储器区域100a与接触布置区域36在X方向上分开设置。在存储器区域100a中设置在Z方向上贯穿存储器沟槽MST的存储器柱MP。
e.第五示例
例如，在图21所示的第三示例中，导电层21(SGD2)具有第一部分21h、第二部分21i和第三部分21j。第一部分21h是在存储器阵列100中在X方向上延伸的导电层，第二部分21i和第三部分21j是以预定间隔被连接到第一部分21h并从第一部分21h分支的导电层。因此，第一部分21h可被视为干线，第二部分21i和第三部分21j可被视为支线。在第五示例中，作为干线的第一部分21h的线宽被加宽。
图25是第五示例的导电层21和存储器沟槽MST的平面布局。如图所示，使作为干线的第一部分21h的线宽宽于(或长于)第二部分21i的线宽。也就是，使第一部分21h在Y方向上的长度长于第二部分21i在Y方向上的长度。
为了加宽第一部分21h的线宽，可以缩窄第二部分21i的线宽。由于第二部分21i对应于支线，因此即使线宽度稍微缩窄，也不会出现问题。
2.2第二实施例的效果
根据第二实施例，可以提供一种可以提高操作可靠性的半导体存储装置。
在第一示例中，导电层21(SGD3)的第三部分21c在X方向上扩展，使得在导电层21(SGD3)的第一部分21a与导电层21(SGD2)的第一部分21a之间设置其中不存在导电层21的接触布置区域36。
在第一示例的布局中，由于在存储器沟槽MST之间(或者在导电层21之间)没有窄部分，因此可以防止可能由窄导电层21引起的半导体存储装置的操作可靠性的劣化或者在其制造中的缺陷发生。此外，在存储器阵列区域100的X方向上，接触布置区域36可以被设置在多个第三部分21c中的任何一者中。结果，可以自由地选择其中要设置接触布置区域36的第三部分21c，从而提高设计的自由度。
在第二示例中，导电层21(SGD3)和导电层21(SGD4)的成对的第三部分21f之间的空间在X方向上扩展，并且在导电层21(SGD3)的第二部分21e和导电层21(SGD4)的第二部分21e之间设置其中不存在导电层21的接触布置区36。此外，在接触区域100b中，接触布置区域36被设置在通过将两个导电层整合成一个导电层而提供的区域中。因此，可以减少导电层的数量，从而可以消除存储器沟槽MST之间(或导电层21之间)的距离的窄部分。因此，可以防止可能由窄导电层21引起的半导体存储装置的操作可靠性的劣化或其制造中的缺陷发生。
在第三示例中，导电层21(SGD3)和导电层21(SGD4)的成对的第三部分21n之间的空间在X方向上扩展，并且在导电层21(SGD3)的第二部分21m和导电层21(SGD4)的第二部分21m之间设置其中不存在导电层21的接触布置区域36。此外，在接触区域100b中，接触布置区域36被设置在通过将两个导电层整合成一个导电层而提供的区域中。因此，可以减少导电层的数量，从而可以消除存储器沟槽MST之间(或导电层21之间)的距离的窄部分。此外，第二部分21i(或21m)和第三部分21j(或21n)在电流在导电层21中流动的方向上从第一部分21h(或21k)分支。因此，由于可以减小由作为字线WL的导线层21的导线电阻和导线电容引起的延迟。因此，可以防止可能由窄导电层21引起的半导体存储装置的操作可靠性的劣化或其制造中的缺陷发生。
在第四示例中，导电层21(SGD3)的成对的第三部分21n之间的空间和导电层21(SGD4)的成对的第三部分21j之间的空间在X方向上扩展，并且在导电层21(SGD3)的第二部分21m和导电层21(SGD4)的第二部分21i之间设置其中不存在导电层21的接触布置区域36。此外，在接触区域100b中，接触布置区域36被设置在通过将两个导电层整合成一个导电层而提供的区域中。结果，可以减少导电层的数量，从而可以消除存储器沟槽MST之间(或导电层21之间)的距离的窄部分。此外，第二部分21i(或21m)和第三部分21j(或21n)在电流在导电层21中流动的方向上从第一部分21h(或21k)分支。因此，由于可以减小由作为字线WL的导线层21的导线电阻和导线电容引起的延迟。因此，可以防止可能由窄导电层21引起的半导体存储装置的操作可靠性的劣化或其制造中的缺陷发生。
在第五示例中，在导电层21的第一部分21h、第二部分21i和第三部分21j当中，将与干线(或主线)对应的第一部分21h的线宽设定为宽于与支线对应的第二部分21i的线宽。结果，可以减小作为字线WL的导电层21的导线电阻和信号延迟。
其他效果与上述第一实施例的效果相同。
3.其他修改例
在上述实施例中，已经描述了NAND型闪速存储器作为半导体存储装置的示例。然而，本公开不限于NAND闪速存储器，而是可以应用于其他一般的半导体存储器，并且可以进一步应用于除半导体存储装置之外的各种存储器装置。
虽然已经描述了某些实施例，但是这些实施例仅作为示例给出，并且不旨在限制本发明的范围。实际上，这里描述的新颖实施例可以以各种其他形式体现；此外，在不脱离本发明的精神的情况下，可以对这里描述的实施例进行各种形式上的省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或修改。
标号说明
1:半导体存储装置，10：存储器单元阵列，11：行解码器，12：驱动器，13：读出放大器，14：地址寄存器，15：命令寄存器，16：输入/输出电路，17：定序器，20、20-0～20-15：导电层，21、21-0～21-15：导电层，21a、21d、21h、21k：第一部分，21b、21e、21i、21m：第二部分，21c、21f、21j、21n：第三部分，22：导电层，23：半导体衬底，24：接触插塞，25：导电层，26：接触插塞，27：导电层，28：接触插塞，29：导电层，30：绝缘层，31：半导体层，32～34：绝缘层，36：接触布置区域，50：导电层，51：绝缘层，60：牺牲层，100：存储器阵列区域，100a、100c：存储器区域，100b：接触区域，200e、200o：连接区域，300：外围电路区域，BL、BL0～BL(m-1)：位线，BLK、BLK0～BLKn：块，BST：绝缘区域，CP1e、CP1、CP2：接触插塞，MP：存储器柱，MPa：虚设存储器柱，MST：存储器沟槽，MT、MTe0～MTe7、MTo0～MTo7：存储器单元晶体管，SGD、SGD0～SGD7：选择栅极线，SGS、SGSe、SGSo：选择栅极线，SL：源极线，ST1、ST2：选择晶体管，STH、STH1、STH2：缝隙区域，SU、SU0～SU7：串单元，WL、WLe0～WLe7、WLo0～WLo7：字线。

Claims (12)

1.一种半导体存储装置，包括：
第一导电层，其被设置在衬底上，在与所述衬底的表面垂直的第一方向上延伸并在与所述第一方向正交的第二方向上延伸；
第二导电层，其被设置在所述衬底上，在所述第一方向和所述第二方向上延伸，并且在与所述第二方向正交的第三方向上与所述第一导电层分离；
第三导电层，其被设置在所述衬底上，在所述第一方向和所述第二方向上延伸，并在所述第三方向上与所述第一导电层分离；
接触插塞，其被设置在所述衬底上并在所述第一方向上延伸；
第一绝缘层，其在所述第二导电层和所述第三导电层之间在所述第一方向上延伸，被设置在所述接触插塞周围，并围绕第一区域，所述接触插塞被设置在所述第一区域中；以及
第二区域，其在所述第二方向上与所述第一区域分离，并且包括在所述第一方向上贯穿所述第一导电层的柱，
其中，所述第二导电层在所述第一区域和所述第二区域之间在所述第二方向上延伸，进一步在所述第三方向上延伸，并被连接到所述第一导电层，并且
其中，所述第三导电层在所述第一区域的与所述第二区域相对的一侧上在所述第二方向上延伸，进一步在所述第三方向上延伸，并被连接到所述第一导电层。
2.根据权利要求1所述的半导体存储装置，其中所述第二区域包括在所述第二方向上延伸的所述第一导电层，并且所述第一导电层包括第一部分、第二部分和成对的第三部分，
所述第一部分和所述第二部分中的每一者在所述第二方向上延伸，并且所述成对的第三部分在所述第三方向上延伸，
所述成对的第三部分中的每一者的第一端被连接到所述第一部分的一端，
所述成对的第三部分中的每一者的第二端被连接到所述第二部分的中心，并且
所述成对的第三部分在第二方向上以第一间隔排列，并且所述成对的第三部分将所述第一部分和相邻的第一部分电连接到所述第二部分。
3.根据权利要求1所述的半导体存储装置，其中所述第二区域包括在所述第二方向上延伸的所述第一导电层，并且所述第一导电层包括第一部分、第二部分和第三部分，
所述第一部分和所述第二部分中的每一者在所述第二方向上延伸，并且所述第三部分在所述第三方向上延伸，并且
所述第三部分的一端被连接到所述第一部分，所述第三部分的另一端被连接到所述第二部分。
4.根据权利要求2所述的半导体存储装置，其中所述第一部分的在所述第三方向上延伸的宽度大于所述第二部分和所述成对的第三部分的在所述第三方向上延伸的相应宽度。
5.根据权利要求1所述的半导体存储装置，还包括：
外围电路，其被设置在所述衬底和所述第一导电层之间；以及
导线层，其被设置在所述第一导电层上方，
其中，所述接触插塞将所述导线层和所述外围电路彼此电连接。
6.根据权利要求1所述的半导体存储装置，还包括：
第一绝缘部分，其在所述第三方向上远离所述第一区域的第一端布置；
第二绝缘部分，其在所述第三方向上远离所述第一区域的第二端布置；以及
第三绝缘部分，其在所述第三方向上在所述第一区域的所述第一端和所述第二端之间布置，
其中，所述第一绝缘部分、所述第二绝缘部分和所述第三绝缘部分中的每一者的在所述第三方向上延伸的宽度大于所述第一绝缘层的在所述第三方向上延伸的宽度。
7.根据权利要求2所述的半导体存储装置，其中所述柱被设置在所述第一部分和所述第二部分之间，并且所述柱的与所述第一部分和所述第二部分相交的部分被配置为存储器单元晶体管。
8.根据权利要求3所述的半导体存储装置，其中，所述第一部分的在所述第三方向上延伸的宽度大于所述第二部分和所述第三部分的在所述第三方向上延伸的相应宽度。
9.根据权利要求3所述的半导体存储装置，其中所述柱被设置在所述第一部分和所述第二部分之间，并且
所述柱的与所述第一部分和所述第二部分相交的部分被配置为存储器单元晶体管。
10.一种半导体存储装置，包括：
多个第一导电层，其被设置在衬底上，在第一方向上延伸并在与所述第一方向正交的第二方向上延伸；
多个第二导电层，其被设置在所述衬底上，在所述第一方向和所述第二方向上延伸，并且在与所述第二方向正交的第三方向上与所述第一导电层分离；
第一绝缘层，其被设置在所述第一导电层和所述第二导电层之间，在所述第一方向和所述第二方向上延伸；
多个第一柱，其沿所述第二方向布置在所述第一绝缘层中，在所述第一方向上延伸；
多个第三导电层，其在所述第一方向上被设置在所述衬底上，在所述第二方向上延伸并在所述第三方向上与所述第二导电层分离；
多个第四导电层，其在所述第一方向上被设置在所述衬底上，在所述第二方向上延伸并在所述第三方向上与所述第三导电层分离；
第二绝缘层，其被布置在所述第三导电层和所述第四导电层之间，在所述第一方向和所述第二方向上延伸；
多个第二柱，其沿所述第二方向布置在所述第二绝缘层中，在所述第一方向上延伸；
第三绝缘层，其被布置在所述第二导电层和所述第三导电层之间，在所述第一方向和所述第二方向上延伸；以及
接触插塞，其被设置在所述第二绝缘层中，在所述第一方向上延伸，
其中，所述第二绝缘层的在所述第三方向上的宽度大于所述第一绝缘层的在所述第三方向上的宽度。
11.根据权利要求10所述的半导体存储装置，进一步包括：
多个第一绝缘部分，其被布置在所述第一绝缘层或所述第二绝缘层中，在所述第一方向上延伸，
其中，所述接触插塞被布置在穿过所述第一绝缘部分且沿着所述第三方向的线上。
12.根据权利要求10所述的半导体存储装置，其中所述第二绝缘层具有多个绝缘层，
所述装置还包括：
第二绝缘部分，其被设置在所述多个绝缘层之间，在所述第一方向上延伸；以及
位线，其被设置在所述第一柱上方，被电连接到所述第一柱，
其中，所述第二绝缘部分被设置在所述位线与所述衬底之间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11849578B2 (en) 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120004346A (ko) * 2010-07-06 2012-01-12 매크로닉스 인터내셔널 컴퍼니 리미티드 개선된 ｓｓｌ 및 ｂｌ 콘트래스트 레이아웃을 구비한 3ｄ 메모리 어레이
KR20160111767A (ko) * 2015-03-17 2016-09-27 에스케이하이닉스 주식회사 로딩 개선을 위한 3차원 비휘발성 반도체 메모리 장치
CN107305894A (zh) * 2016-04-25 2017-10-31 东芝存储器株式会社 半导体存储器装置及其制造方法
CN108666323A (zh) * 2017-03-27 2018-10-16 东芝存储器株式会社 半导体存储装置
US10115730B1 (en) * 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
JP2009094237A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP4691124B2 (ja) * 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5086959B2 (ja) * 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP5150665B2 (ja) * 2010-03-03 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101920626B1 (ko) * 2011-08-16 2018-11-22 삼성전자주식회사 정보 저장 장치 및 그 제조 방법
JP2013258360A (ja) 2012-06-14 2013-12-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
JP2015028990A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
US9627391B2 (en) * 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US9761601B2 (en) * 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10038006B2 (en) 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102497116B1 (ko) 2015-12-30 2023-02-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10090319B2 (en) 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9847342B2 (en) 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
TWI622131B (zh) 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
US10461090B2 (en) 2016-07-22 2019-10-29 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR102629970B1 (ko) * 2017-02-21 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
JP2019054060A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP2019220534A (ja) * 2018-06-18 2019-12-26 キオクシア株式会社 半導体記憶装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120004346A (ko) * 2010-07-06 2012-01-12 매크로닉스 인터내셔널 컴퍼니 리미티드 개선된 ｓｓｌ 및 ｂｌ 콘트래스트 레이아웃을 구비한 3ｄ 메모리 어레이
KR20160111767A (ko) * 2015-03-17 2016-09-27 에스케이하이닉스 주식회사 로딩 개선을 위한 3차원 비휘발성 반도체 메모리 장치
CN107305894A (zh) * 2016-04-25 2017-10-31 东芝存储器株式会社 半导体存储器装置及其制造方法
CN108666323A (zh) * 2017-03-27 2018-10-16 东芝存储器株式会社 半导体存储装置
US10115730B1 (en) * 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof

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