JP2023031579A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向（Ｚ）に並ぶ複数の第１導電層（ＷＬ）と、第１方向から見て複数の第１導電層（ＷＬ）と重なる位置に設けられた第２導電層（ＳＧＤ）と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向と交差する第２方向（Ｙ）において第２導電層と並ぶ第３導電層（ＳＧＤ）と、複数の第１導電層及び第２導電層と対向する第１半導体層（１２０）と、複数の第１導電層及び第３導電層と対向する第２半導体層（１２０）と、第２導電層と第３導電層との間に設けられ、第１方向及び第２方向と交差する第３方向（Ｘ）に延伸する第４導電層（１４５）と、を備える。第４導電層の第１方向における長さ（ＺＳＨＥ）は、第２導電層の第１方向における長さ（ＺＳＧＤ）、及び、第３導電層の第１方向における長さ（ＺＳＧＤ）よりも小さい。【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
米国特許出願公開第２０１７／０２４３８１７号明細書
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、複数の第１導電層と、第２導電層と、第３導電層と、複数の第１半導体柱列と、第１電荷蓄積層と、複数の第２半導体柱列と、第２電荷蓄積層と、第４導電層と、第１絶縁層と、第２絶縁層と、を備える。複数の第１導電層は、基板の表面と交差する第１方向に並ぶ。第２導電層は、第１方向から見て複数の第１導電層と重なる位置に設けられている。第３導電層は、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向と交差する第２方向に第２導電層と並ぶ。複数の第１半導体柱列は、第２方向に並ぶ。第１電荷蓄積層は、複数の第１半導体柱列に含まれる複数の第１半導体柱のそれぞれと複数の第１導電層との間に設けられる。複数の第２半導体柱列は、第２方向に並ぶ。第２電荷蓄積層は、複数の第２半導体柱列に含まれる複数の第２半導体柱のそれぞれと複数の第１導電層との間に設けられる。第４導電層は、第２導電層と第３導電層との間に設けられ、第１方向及び第２方向と交差する第３方向に延伸する。第１絶縁層は、第２導電層と第４導電層との間に設けられている。第２絶縁層は、第３導電層と第４導電層との間に設けられている。複数の第１半導体柱列は、それぞれ、第３方向に並ぶ複数の第１半導体柱を備える。複数の第１半導体柱は、それぞれ、複数の第１導電層及び第２導電層と対向する。複数の第２半導体柱列は、それぞれ、第３方向に並ぶ複数の第２半導体柱を備える。複数の第２半導体柱は、それぞれ、複数の第１導電層及び第３導電層と対向する。第２方向及び第３方向に延伸し、複数の第１導電層のうちの一つを含む断面を第１断面とし、第２方向に隣り合う２つの第１半導体柱列の第１断面における中央位置間の第２方向における距離を第１距離とすると、第４導電層の第２方向における長さは、第２導電層の第２方向における長さ、第３導電層の第２方向における長さ、及び、第１距離よりも小さい。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図２のＡで示した部分の模式的な拡大図である。 図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図４のＣで示した部分の模式的な拡大図である。 図３のＤで示した部分に対応する模式的な拡大図である。 図４の一部の構成を示す模式的な拡大図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の読出動作について説明するための模式的な断面図である。 同半導体記憶装置の書込動作について説明するための模式的な断面図である。 同半導体記憶装置の消去動作について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 比較例に係る半導体記憶装置の読出動作について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の書込動作について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置のＳＨＥ書込動作について説明するための模式的な平面図である。 第２実施形態に係る半導体記憶装置のＳＨＥ書込動作について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の他のＳＨＥ書込動作について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置のＳＨＥ書込動作について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置のＳＨＥ書込動作について説明するための模式的な断面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳ，ＳＴＳＢと、を備える。ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢを、単に選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体柱の一部、ゲート絶縁膜、及び、ゲート電極を備える。半導体柱の一部は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、半導体柱の一部、ゲート絶縁膜、及び、ゲート電極を備える。半導体柱の一部はチャネル領域として機能する。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳＢ）が接続される。１つのドレイン側選択ゲート線ＳＧＤＴは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳＢは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳＢ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
次に、図２～図８を参照して、第１実施形態に係る半導体記憶装置の構成例について説明する。図２は、同半導体記憶装置の一部の構成を示す模式的な平面図である。図３は、図２のＡで示した部分の模式的な拡大図である。図４は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＣで示した部分の模式的な拡大図である。尚、図５は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図５と同様の構造が観察される。図６は、図３のＤで示した部分に対応する模式的な拡大図である。図７は、図４の一部の構成を示す模式的な拡大図である。図８は、同半導体記憶装置の一部の構成を示す模式的な断面図である。
第１実施形態に係る半導体記憶装置は、例えば図２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、４つのメモリセルアレイ領域ＲＭＣＡには、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
メモリブロックＢＬＫは、例えば図３に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、ストリングユニット間構造ＳＨＥが設けられる。
メモリブロックＢＬＫは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２の下面には、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳＢ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳＢのゲート電極として機能する。これら一又は複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。これら一又は複数の導電層１１０は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。尚、以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳＢ）と呼ぶ場合がある。
また、これよりも上方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら一又は複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。これら一又は複数の導電層１１０は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。尚、以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。これら複数の導電層１１０は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。尚、以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。また、図３に示す様に、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間構造ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。
また、図３に示す様に、導電層１１０（ＳＧＤ）のＹ方向の長さＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の長さＹＷＬよりも小さい。例えば、図３の例では、１つの導電層１１０（ＷＬ）に対応して、Ｙ方向に並ぶ５つの導電層１１０（ＳＧＤ）と、Ｙ方向に並ぶ４つのストリングユニット間構造ＳＨＥと、が設けられている。従って、図示の例において、導電層１１０（ＳＧＤ）のＹ方向の長さＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の長さＹＷＬの１／５よりも小さい。ただし、１つのメモリブロックＢＬＫに対応してＹ方向に並ぶ５つの導電層１１０（ＳＧＤ）のうち、Ｙ方向の一方側から数えて１番目及び５番目の導電層１１０（ＳＧＤ）のＹ方向の長さは、その他３つの導電層１１０（ＳＧＤ）のＹ方向の長さＹＳＧＤより大きくても良いし、導電層１１０（ＷＬ）のＹ方向の長さＹＷＬの１／５より大きくても良い。
また、導電層１１０（ＳＧＤ）は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔１１３と、複数の半導体柱１２０に対応する複数の凹部１１４と、を備える。複数の貫通孔１１３の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。複数の凹部１１４は、それぞれ、導電層１１０（ＳＧＤ）のＹ方向の側面１１５と接続されており、対応する半導体柱１２０の外周面の一部と対向している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤＴ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤＴ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤＴ）と呼ぶ場合がある。導電層１１０（ＳＧＤＴ）は、基本的には、導電層１１０（ＳＧＤ）と同様に構成されている。ただし、１つのメモリブロックＢＬＫ内に含まれる複数の導電層１１０（ＳＧＤＴ）は、配線等を介してお互いに電気的に接続されている。
半導体柱１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、メモリブロックＢＬＫは、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２０個の半導体柱列ＳＣを備える。これら２０個の半導体柱列ＳＣは、それぞれ、Ｘ方向に並ぶ複数の半導体柱１２０を備える。これら２０個の半導体柱列ＳＣは、ピッチＰＳＣでＹ方向に並ぶ。即ち、Ｙ方向に隣り合う２つの半導体柱列ＳＣに着目した場合、一方の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣと、他方の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣとは、Ｙ方向においてピッチＰＳＣと等しい距離だけ離れている。
尚、ピッチＰＳＣは、種々の方法によって規定することが可能である。
例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様な導電層１１０（ＷＬ）に対応するＸＹ断面を観察し、このＸＹ断面において、着目するメモリブロックＢＬＫに対応する２０個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら２０個の中央位置ＹＳＣに対応する１９個の距離を測定し、これら１９個の距離の平均値又は中間値をピッチＰＳＣとしても良い。また、例えば、このＸＹ断面において、着目するストリングユニットＳＵに対応する４個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら４個の中央位置ＹＳＣに対応する３個の距離を測定し、これら３個の距離の平均値又は中間値をピッチＰＳＣとしても良い。
また、半導体柱列ＳＣのＹ方向における中央位置ＹＳＣは、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面において、着目する半導体柱列ＳＣに含まれる少なくとも一つの半導体柱１２０のＹ方向における中心位置を測定し、いずれかの中心位置、複数の中心位置の平均値、又は、複数の中心位置の中間値を、半導体柱列ＳＣのＹ方向における中央位置ＹＳＣとしても良い。また、半導体柱１２０のＹ方向における中心位置は、このＸＹ断面における、半導体柱１２０の外接円の中心点のＹ方向における位置であっても良いし、半導体柱１２０の画像上の重心のＹ方向における位置であっても良い。
以下、Ｙ方向の一方側から数えて１番目、４ｎ（ｎは１以上４以下の整数）番目、４ｎ＋１番目及び２０番目の半導体柱列ＳＣに対応する半導体柱１２０を、半導体柱１２０Ｏと呼ぶ場合がある。また、Ｙ方向の一方側から数えて２番目、３番目、４ｎ＋２番目及び４ｎ＋３番目の半導体柱列ＳＣに対応する半導体柱１２０を、半導体柱１２０Ｉと呼ぶ場合がある。
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２７が設けられている。
半導体柱１２０は、下端に設けられた領域１２１と、一又は複数の導電層１１０（ＳＧＳＢ）及び一又は複数の導電層１１０（ＳＧＳ）に対向する領域１２２と、複数の導電層１１０（ＷＬ）に対向する領域１２３と、一又は複数の導電層１１０（ＳＧＤ）に対向する領域１２４と、一又は複数の導電層１１０（ＳＧＤＴ）に対向する領域１２５と、上端に設けられた領域１２６と、を備える。
領域１２１は、リン（Ｐ）等のＮ型の不純物を含む。領域１２１は、略円筒状の形状を備える。領域１２１は、導電層１１２に接続されている。
領域１２２は、ソース側選択トランジスタＳＴＳＢ，ＳＴＳのチャネル領域として機能する。領域１２２の下端部は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。また、領域１２２のその他の部分は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。領域１２２は、略円筒状の形状を備える。
領域１２３は、メモリセルＭＣのチャネル領域として機能する。領域１２３は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。領域１２３は、略円筒状の形状を備える。
領域１２４は、ドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。領域１２４は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。
ここで、図３の例では、半導体柱１２０Ｉがストリングユニット間構造ＳＨＥから離間している。また、半導体柱１２０Ｉの領域１２４は、略円筒状の形状を備える。半導体柱１２０Ｉの領域１２４の外周面は、導電層１１０（ＳＧＤ）に設けられた上記貫通孔１１３の内周面と対向している。
また、図３の例では、半導体柱１２０Ｏがストリングユニット間構造ＳＨＥに接している。半導体柱１２０Ｏの領域１２４は、略円筒状の形状を備えていても良いし、例えば図６に示す様に、ＸＹ平面において円弧状の形状を備えていても良い。半導体柱１２０Ｏの領域１２４の外周面の一部の領域は、導電層１１０（ＳＧＤ）に設けられた上記凹部１１４と対向している。以下、この様な領域を、領域ＲＣＨと呼ぶ場合がある。また、半導体柱１２０Ｏの領域１２４の外周面のその他の領域は、ストリングユニット間構造ＳＨＥと対向している。以下、この様な領域を、領域ＲＥＧと呼ぶ場合がある。
領域１２５（図４）は、ドレイン側選択トランジスタＳＴＤＴのチャネル領域として機能する。領域１２５の上端部は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。また、領域１２５のその他の部分は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。半導体柱１２０Ｉの領域１２５は、略円筒状の形状を備える。半導体柱１２０Ｏの領域１２５は、略円筒状の形状を備えていても良いし、ＸＹ平面において円弧状の形状を備えていても良い。
領域１２６（図４）は、リン（Ｐ）等のＮ型の不純物を含む。領域１２６は、略円柱状の形状を備えていても良い。領域１２６は、Ｚ方向に延伸するコンタクトＣｈ及びコンタクトＶｙ（図３）を介してビット線ＢＬに接続される。コンタクトＣｈ及びコンタクトＶｙは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビット線ＢＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、一部の領域を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。例えば図４に示す様に、半導体柱１２０と導電層１１２との接触部には、トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３が設けられていない。また、例えば図６及び図７に示す様に、半導体柱１２０Ｏの外周面の領域ＲＥＧには、トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３が設けられていなくても良い。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図３及び図４に示す様に、Ｘ方向及びＺ方向に延伸する導電層１４１と、導電層１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４２と、を備える。導電層１４１の下端は、導電層１１２に接続されている。また、導電層１４１の上端は、最上層に位置する導電層１１０の上面よりも上方に位置する。導電層１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１４１は、例えば、ソース線ＳＬ（図１）の一部として機能する。
ストリングユニット間構造ＳＨＥは、例えば図６及び図７に示す様に、Ｘ方向及びＺ方向に延伸する導電層１４５と、導電層１４５のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４６と、を備える。導電層１４５のＹ方向における長さＹＳＨＥ（図６）は、導電層１１０（ＳＧＤ）及び導電層１１０（ＳＧＤＴ）のＹ方向における長さＹＳＧＤ（図３）よりも小さい。また、導電層１４５のＹ方向における長さＹＳＨＥ（図６）は、複数の半導体柱列ＳＣのＹ方向におけるピッチＰＳＣ（図３）よりも小さい。導電層１４５は、Ｙ方向において隣り合う２つの半導体柱列ＳＣに含まれる半導体柱１２０Ｏの間に配置されるが、それ自身には半導体柱１２０に対応する貫通孔は設けられていない。
また、導電層１４５のＺ方向における長さＺＳＨＥ（図７）は、導電層１１０（ＳＧＤ）のＺ方向における長さＺＳＧＤよりも大きい。また、図７に示す様に、導電層１４５の下端は、最上層に位置する導電層１１０（ＷＬ）の上面よりも上方に位置する。また、導電層１４５の下端は、最下層に位置する導電層１１０（ＳＧＤ）の下面よりも下方に位置する。また、導電層１４５の上端は、最上層に位置する導電層１１０の上面、及び、半導体柱１２０の上端よりも上方に位置する。導電層１４５は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１４５は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。
尚、図８に示す様に、導電層１４５の上面には、Ｚ方向に延伸するコンタクトＣＳＨＥが接続されている。コンタクトＣＳＨＥは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４５は、コンタクトＣＳＨＥを介して、周辺回路ＰＣ（図１）に接続されている。周辺回路ＰＣは、導電層１４５に接地電圧ＶＳＳを供給可能に構成されている。周辺回路ＰＣは、導電層１４５に接地電圧ＶＳＳ以外の電圧を供給可能に構成されていても良い。例えば、読出動作及び書込動作に際しては、導電層１４５に、接地電圧ＶＳＳ又はその他の電圧が供給される。
［読出動作］
次に、図９を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図９は、読出動作について説明するための模式的な断面図である。
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたものを、選択メモリセルＭＣと呼ぶ場合がある。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。また、以下の説明では、ドレイン側選択ゲート線ＳＧＤ０が動作の対象となっているストリングユニットＳＵに対応するものとし、ドレイン側選択ゲート線ＳＧＤ１が動作の対象となっていないストリングユニットＳＵに対応するものとする。
読出動作においては、例えば、ビット線ＢＬ０，ＢＬ１に電圧ＶＤＤを供給し、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。電圧ＶＳＲＣは、接地電圧ＶＳＳよりも大きい。
また、読出動作においては、例えば、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤＴに電圧ＶＳＧを供給する。電圧ＶＳＧは電圧ＶＤＤよりも大きい。また、電圧ＶＤＤと電圧ＶＳＧとの差分は、ドレイン側選択トランジスタＳＴＤ，ＳＴＤＴのしきい値電圧よりも大きい。従って、ドレイン側選択ゲート線ＳＧＤ０に接続されたドレイン側選択トランジスタＳＴＤはＯＮ状態となる。また、ドレイン側選択トランジスタＳＴＤＴはＯＮ状態となる。
また、読出動作においては、例えば、ドレイン側選択ゲート線ＳＧＤ１に接地電圧ＶＳＳを供給する。この様な場合、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｉの外周面には電子のチャネルが形成されない。また、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＣＨにも、電子のチャネルが形成されない。
また、読出動作においては、例えば、上記導電層１４５に、接地電圧ＶＳＳを供給する。この様な場合、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＥＧには、電子のチャネルが形成されない。従って、ドレイン側選択ゲート線ＳＧＤ１に接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。尚、導電層１４５に供給する電圧は、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＥＧに電子のチャネルが形成されない程度の大きさの電圧であれば、接地電圧ＶＳＳ以外の電圧でも良い。
また、読出動作においては、例えば、ソース側選択ゲート線ＳＧＳＢ，ＳＧＳに電圧ＶＳＧを供給する。電圧ＶＳＧは電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの差分は、ソース側選択トランジスタＳＴＳＢ，ＳＴＳのしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳＢ，ＳＴＳはＯＮ状態となる。
また、読出動作においては、例えば、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは電圧ＶＤＤ及び電圧ＶＳＲＣよりも大きい。また、読出パス電圧ＶＲＥＡＤと、電圧ＶＤＤ，ＶＳＲＣとの差分は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、非選択ワード線ＷＬＵに接続されたメモリセルＭＣはＯＮ状態となる。
また、読出動作においては、例えば、選択ワード線ＷＬＳに、所定の読出電圧ＶＣＧＲを供給する。読出電圧ＶＣＧＲと電圧ＶＳＲＣとの差分は、一部のデータが書き込まれたメモリセルＭＣのしきい値電圧よりも大きく、その他のデータが書き込まれたメモリセルＭＣのしきい値電圧よりも小さい。従って、選択ワード線ＷＬＳに接続されたメモリセルＭＣは、記録されたデータに応じてＯＮ状態又はＯＦＦ状態となる。これにより、一部のビット線ＢＬ０はソース線ＳＬと導通し、この様なビット線ＢＬ０には電流が流れる。また、一部のビット線ＢＬ１はソース線ＳＬと導通せず、この様なビット線ＢＬ１には電流が流れない。
また、読出動作においては、例えば、周辺回路ＰＣ（図１）中のセンスアンプモジュールによってビット線ＢＬ０，ＢＬ１の電流又は電圧を測定し、これによってメモリセルＭＣに記録されたデータを検出する。
［書込動作］
次に、図１０を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図１０は、書込動作について説明するための模式的な断面図である。
書込動作においては、例えば、一部のビット線ＢＬ０に電圧ＶＳＲＣを供給し、その他のビット線ＢＬ１に電圧ＶＤＤを供給する。
また、書込動作においては、例えば、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤＴに電圧ＶＳＧＤを供給する。電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きく、電圧ＶＳＧ（図９）よりも小さい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの差分は、ドレイン側選択トランジスタＳＴＤ，ＳＴＤＴのしきい値電圧よりも大きい。従って、ドレイン側選択ゲート線ＳＧＤ０及び一部のビット線ＢＬ０に接続されたドレイン側選択トランジスタＳＴＤはＯＮ状態となる。また、一部のビット線ＢＬ０に接続されたドレイン側選択トランジスタＳＴＤＴはＯＮ状態となる。一方、電圧ＶＳＧＤと電圧ＶＤＤとの差分は、ドレイン側選択トランジスタＳＴＤ，ＳＴＤＴのしきい値電圧よりも小さい。従って、ドレイン側選択ゲート線ＳＧＤ０及びその他のビット線ＢＬ１に接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。また、その他のビット線ＢＬ１に接続されたドレイン側選択トランジスタＳＴＤＴはＯＦＦ状態となる。
また、書込動作においては、例えば、ドレイン側選択ゲート線ＳＧＤ１に接地電圧ＶＳＳを供給する。この様な場合、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｉの外周面には電子のチャネルが形成されない。また、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＣＨにも、電子のチャネルが形成されない。
また、書込動作においては、例えば、上記導電層１４５に、接地電圧ＶＳＳを供給する。この様な場合、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＥＧにも、電子のチャネルが形成されない。従って、ドレイン側選択ゲート線ＳＧＤ１に接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。尚、導電層１４５に供給する電圧は、ドレイン側選択ゲート線ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＥＧに電子のチャネルが形成されない程度の大きさの電圧であれば、接地電圧ＶＳＳ以外の電圧でも良い。
また、書込動作においては、例えば、ソース側選択ゲート線ＳＧＳＢ，ＳＧＳに接地電圧ＶＳＳを供給する。これにより、ソース側選択トランジスタＳＴＳＢ，ＳＴＳはＯＦＦ状態となる。
また、書込動作においては、例えば、非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤより大きくても良いし、読出パス電圧ＶＲＥＡＤと同程度の大きさでもよい。また、書込パス電圧ＶＰＡＳＳと、電圧ＶＤＤ，ＶＳＲＣとの差分は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、非選択ワード線ＷＬＵに接続されたメモリセルＭＣはＯＮ状態となる。
また、書込動作においては、例えば、選択ワード線ＷＬＳに、所定のプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
ここで、ビット線ＢＬ０に接続された半導体柱１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図５）を介して電荷蓄積膜１３２（図５）中にトンネルする。これにより、ビット線ＢＬ０に接続された選択メモリセルＭＣのしきい値電圧は増大する。
一方、ビット線ＢＬ１に接続された半導体柱１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体柱１２０のチャネル中の電子は電荷蓄積膜１３２（図５）中にトンネルしない。従って、ビット線ＢＬ１に接続されたメモリセルＭＣのしきい値電圧は増大しない。
［消去動作］
次に、図１１を参照して、本実施形態に係る半導体記憶装置の消去動作について説明する。図１１は、消去動作について説明するための模式的な断面図である。
消去動作においては、例えば、ビット線ＢＬ０，ＢＬ１及びソース線ＳＬに消去電圧ＶＥＲＡを供給する。消去電圧ＶＥＲＡは、上述した書込パス電圧ＶＰＡＳＳよりも大きい。消去電圧ＶＥＲＡは、上述したプログラム電圧ＶＰＧＭと同程度の大きさであっても良いし、プログラム電圧ＶＰＧＭよりも大きくても小さくても良い。
また、消去動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴに、電圧ＶＳＧ´を供給する。電圧ＶＳＧ´は、消去電圧ＶＥＲＡよりも小さい。これにより、複数の半導体柱１２０Ｉの外周面、及び、複数の半導体柱１２０Ｏのドレイン側選択ゲート線ＳＧＤＴとの対向部分においてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ０，ＢＬ１側に移動し、正孔はメモリセルＭＣ側に移動する。
また、消去動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１に、電圧ＶＳＧ´´を供給する。ＶＳＧ´´は、消去電圧ＶＥＲＡよりも小さい。また、電圧ＶＳＧ´´は、電圧ＶＳＧ´と等しくても良いし、電圧ＶＳＧ´よりも大きくても良い。また、消去電圧ＶＥＲＡと電圧ＶＳＧ´´との間の電圧差は、ドレイン側選択トランジスタＳＴＤをＰＭＯＳトランジスタとして機能させる際のしきい値電圧の絶対値よりも大きい。従って、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１に対向する複数の半導体柱１２０Ｉの外周面、及び、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１に対向する複数の半導体柱１２０Ｏの外周面の領域ＲＣＨに、正孔のチャネルが形成される。従って、ドレイン側選択トランジスタＳＴＤはＯＮ状態となる。
また、消去動作に際しては、例えば、上記導電層１４５に、電圧ＶＳＧ´´を供給する。この様な場合、複数の半導体柱１２０Ｏの外周面の領域ＲＥＧにも、正孔のチャネルが形成される。尚、導電層１４５に供給する電圧は、適宜調整可能である。例えば、導電層１４５には、電圧ＶＳＧ´を供給しても良い。また、導電層１４５を、フローティング状態としても良い。
また、消去動作に際しては、例えば、ソース側選択ゲート線ＳＧＳＢに、電圧ＶＳＧ´を供給する。これにより、ソース側選択トランジスタＳＴＳＢのチャネル領域においてＧＩＤＬが発生し、電子－正孔対が発生する。また、電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
また、消去動作に際しては、例えば、ソース側選択ゲート線ＳＧＳに、電圧ＶＳＧ´´を供給する。これにより、ソース側選択トランジスタＳＴＳはＯＮ状態となる。
また、消去動作に際しては、例えば、ワード線ＷＬに、接地電圧ＶＳＳを供給する。
ここで、半導体柱１２０のチャネル領域には、正孔が供給されている。この様なチャネルとワード線ＷＬとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の正孔がトンネル絶縁膜１３１（図５）を介して電荷蓄積膜１３２（図５）中にトンネルする。これにより、メモリセルＭＣのしきい値電圧が減少する。
［比較例］
次に、図１２及び図１３を参照して、比較例に係る半導体記憶装置の構成について説明する。図１２は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図１３は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図１２及び図１３に示す様に、比較例に係る半導体記憶装置は、ストリングユニット間構造ＳＨＥのかわりに、ストリングユニット間構造ＳＨＥ´を備える。ストリングユニット間構造ＳＨＥ´は、酸化シリコン（ＳｉＯ２）等の絶縁層１４６´から構成されている。ストリングユニット間構造ＳＨＥ´は、導電層１４５（図６～図８）を備えていない。
次に、図１４を参照して、比較例に係る半導体記憶装置の読出動作について説明する。図１４は、比較例に係る半導体記憶装置の読出動作について説明するための模式的な断面図である。
上述の通り、比較例に係る半導体記憶装置は、導電層１４５（図６～図８）を備えていない。ここで、比較例に係る半導体記憶装置においては、ドレイン側選択ゲート線ＳＧＤ０に電圧ＶＳＧを供給すると、ドレイン側選択ゲート線ＳＧＤ１に対応する複数の半導体柱１２０Ｏの外周面の領域ＲＥＧに、電子のチャネルが形成されてしまう場合がある。この様な場合、選択メモリセルＭＣに記録されたデータに拘わらず、ビット線ＢＬ０，ＢＬ１に電流が流れてしまい、読出動作を好適に実行することが出来なくなってしまうおそれがある。
次に、図１５を参照して、比較例に係る半導体記憶装置の書込動作について説明する。図１５は、比較例に係る半導体記憶装置の書込動作について説明するための模式的な断面図である。
上述の通り、比較例に係る半導体記憶装置は、導電層１４５（図６～図８）を備えていない。ここで、比較例に係る半導体記憶装置においては、ドレイン側選択ゲート線ＳＧＤ０に電圧ＶＳＧＤを供給すると、ドレイン側選択ゲート線ＳＧＤ１に対応する複数の半導体柱１２０Ｏの外周面の領域ＲＥＧに、電子のチャネルが形成されてしまう場合がある。この様な場合、書込動作の対象であるメモリセルＭＣだけでなく、このメモリセルＭＣと共通のビット線ＢＬ０に接続された他のメモリセルＭＣのしきい値電圧も上昇してしまうおそれがある。
［効果］
図６～図８を参照して説明した様に、第１実施形態に係る半導体記憶装置は、導電層１４５を備える。また、読出動作及び書込動作に際して、導電層１４５には、動作の対象となるストリングユニットＳＵと対応するドレイン側選択ゲート線ＳＧＤに印加される電圧ＶＳＧ、ＶＳＧＤよりも小さい電圧が印加される。この様な構成によれば、例えば図９及び図１０を参照して説明した様に、意図しないドレイン側選択トランジスタＳＴＤがＯＮ状態となってしまうことを抑制可能である。従って、読出動作及び書込動作を好適に実行可能である。
［第２実施形態］
次に、図１６を参照して、第２実施形態に係る半導体記憶装置の構成例について説明する。図１６は、同半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ストリングユニット間構造ＳＨＥのかわりに、ストリングユニット間構造ＳＨＥ２を備えている。
ストリングユニット間構造ＳＨＥ２は、基本的には、ストリングユニット間構造ＳＨＥと同様に構成されている。ただし、ストリングユニット間構造ＳＨＥ２は、導電層１４５のかわりに、導電層２４５を備えている。
導電層２４５は、基本的には、導電層１４５と同様に構成されている。ただし、導電層２４５には、コンタクトＣＳＨＥ（図８）が接続されていない。また、導電層２４５は、周辺回路ＰＣ（図１）に、電気的に接続されていない。導電層２４５は、フローティング状態の電荷蓄積層である。
次に、第２実施形態に係る半導体記憶装置の動作について説明する。
第２実施形態に係る半導体記憶装置の読出動作及び書込動作は、基本的には、第１実施形態に係る半導体記憶装置の読出動作及び書込動作と同様に実行される。ただし、第２実施形態に係る導電層２４５は周辺回路ＰＣに接続されていないため、導電層２４５には電圧が供給されない。第２実施形態に係る半導体記憶装置においては、導電層２４５に、予め、一定以上の電子を蓄積させる。これにより、第１実施形態に係る半導体記憶装置と同様に、意図しないドレイン側選択トランジスタＳＴＤがＯＮ状態となってしまうことを抑制可能である。
また、第２実施形態に係る半導体記憶装置は、導電層２４５に電子を蓄積する動作を実行可能に構成されている。以下、この様な動作を、ＳＨＥ書込動作と呼ぶ場合がある。
次に、図１７及び図１８を参照して、ＳＨＥ書込動作の一例について説明する。図１７は、ＳＨＥ書込動作について説明するための模式的な平面図である。図１８は、ＳＨＥ書込動作について説明するための模式的な断面図である。
図１８の例では、ドレイン側選択ゲート線ＳＧＤ０に接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤ１に電圧ＶＰＧＭ２を供給する。電圧ＶＰＧＭ２は、接地電圧ＶＳＳよりも大きい。また、電圧ＶＰＧＭ２は、図９を参照して説明した電圧ＶＳＧよりも大きい。これにより、導電層２４５の電圧が、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１との容量結合によって、電圧ＶＰＧＭ２の半分の電圧ＶＰＧＭ２／２程度まで上昇する。また、ドレイン側選択ゲート線ＳＧＤ０中の電子が、絶縁層１４６を介して導電層２４５中にトンネルする。
尚、図１８の例では、複数のワード線ＷＬに、書込パス電圧ＶＰＡＳＳが供給されている。また、ビット線ＢＬ及びソース線ＳＬに、電圧ＶＰＧＭ２／２が供給されている。これにより、ドレイン側選択トランジスタＳＴＤのチャネル領域とゲート電極との間の電界を緩和して、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動を抑制することが可能である。
また、図１８の例では、ドレイン側選択ゲート線ＳＧＤＴに、電圧ＶＰＧＭ２／２が供給されている。これにより、ドレイン側選択トランジスタＳＴＤＴのチャネル領域とゲート電極との間の電界を緩和して、ドレイン側選択トランジスタＳＴＤＴのしきい値電圧の変動を抑制することが可能である。また、ドレイン側選択ゲート線ＳＧＤＴと、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１と、の間の電圧差を緩和することが可能である。
次に、図１９を参照して、ＳＨＥ書込動作の他の例について説明する。図１９は、ＳＨＥ書込動作について説明するための模式的な断面図である。
図１９の例では、複数のドレイン側選択ゲート線ＳＧＤ０に電圧ＶＰＧＭ３を供給する。また、複数のドレイン側選択ゲート線ＳＧＤ１に電圧ＶＰＧＭ３を供給する。電圧ＶＰＧＭ３は、接地電圧ＶＳＳよりも大きい。これにより、導電層２４５の電圧が、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１との容量結合によって、電圧ＶＰＧＭ３程度まで上昇する。
また、図１９の例では、複数のドレイン側選択ゲート線ＳＧＤＴに接地電圧ＶＳＳを供給する。これにより、ドレイン側選択ゲート線ＳＧＤＴ中の電子が、絶縁層１４６を介して導電層２４５中にトンネルする。
尚、図１９の例では、複数のワード線ＷＬに、書込パス電圧ＶＰＡＳＳが供給されている。また、ビット線ＢＬ及びソース線ＳＬに、電圧ＶＰＧＭ３／２が供給されている。これにより、ドレイン側選択トランジスタＳＴＤのチャネル領域とゲート電極との間の電界を緩和して、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動を抑制することが可能である。
ここで、図１７及び図１８又は図１９を参照して説明した様なＳＨＥ書込動作を実行するタイミングは、適宜調整可能である。例えば、ＳＨＥ書込動作は、半導体記憶装置の製造後、出荷前のタイミングのみにおいて実行しても良い。また、ＳＨＥ書込動作は、半導体記憶装置の出荷後のタイミングにおいて実行しても良い。この様な場合、ＳＨＥ書込動作は、例えば、あるメモリブロックＢＬＫに対して消去動作が所定回数実行されるごとに実行しても良い。
［効果］
第２実施形態においては、ストリングユニット間構造ＳＨＥ２中の導電層２４５が、電荷蓄積層として機能する。この様な構成では、第１実施形態に係る半導体記憶装置と異なり、コンタクトＣＳＨＥ（図８）が不要である。従って、第２実施形態に係る半導体記憶装置は、コンタクトＣＳＨＥ（図８）の製造工程を省略することにより、第１実施形態に係る半導体記憶装置よりも安価に実現可能な場合がある。
また、第２実施形態に係る半導体記憶装置は、図１７及び図１８を参照して説明した様なＳＨＥ書込動作だけでなく、図１９を参照して説明した様なＳＨＥ書込動作を実行可能である。
ここで、上述の通り、図１７及び図１８を参照して説明した様なＳＨＥ書込動作では、ドレイン側選択ゲート線ＳＧＤ０に接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤ１に電圧ＶＰＧＭ２を供給する。これにより、導電層２４５の電圧が、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１との容量結合によって、電圧ＶＰＧＭ２の半分の電圧ＶＰＧＭ２／２程度まで上昇する。この様な場合、ドレイン側選択ゲート線ＳＧＤ０と導電層２４５との間の電位差は、電圧ＶＰＧＭ２／２と同程度の大きさとなる。従って、図１７及び図１８を参照して説明した様なＳＨＥ書込動作では、電圧ＶＰＧＭ２／２においてドレイン側選択ゲート線ＳＧＤ０と導電層２４５との間で電子のトンネルが生じる様に、電圧ＶＰＧＭ２の大きさを調整することとなる。
また、上述の通り、図１９を参照して説明した様なＳＨＥ書込動作では、複数のドレイン側選択ゲート線ＳＧＤ０に電圧ＶＰＧＭ３を供給する。また、複数のドレイン側選択ゲート線ＳＧＤ１に電圧ＶＰＧＭ３を供給する。また、複数のドレイン側選択ゲート線ＳＧＤＴに接地電圧ＶＳＳを供給する。これにより、導電層２４５の電圧が、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１との容量結合によって、電圧ＶＰＧＭ３程度まで上昇する。例えば、図１９の例では、導電層１１０（ＳＧＤ）の数と、導電層１１０（ＳＧＤＴ）の数とが、４：１である。従って、導電層２４５の電圧は、電圧４ＶＰＧＭ３／５程度まで上昇する。この様な場合、ドレイン側選択ゲート線ＳＧＤＴと導電層２４５との間の電位差は、電圧４ＶＰＧＭ３／５と同程度の大きさとなる。従って、図１９を参照して説明した様なＳＨＥ書込動作では、電圧４ＶＰＧＭ３／５においてドレイン側選択ゲート線ＳＧＤ０と導電層２４５との間で電子のトンネルが生じる様に、電圧ＶＰＧＭ３の大きさを調整すれば良い。
この様に、例えば図１９を参照して説明した様なＳＨＥ書込動作を採用する場合、図１７及び図１８を参照して説明した様なＳＨＥ書込動作を採用する場合と比較して、ＳＨＥ書込動作に使用する電圧を小さくすることが可能である。例えば、図１７～図１９の例では、電圧ＶＰＧＭ３の大きさを、電圧ＶＰＧＭ２の大きさの５／８程度とすることが可能である。
［第３実施形態］
次に、図２０を参照して、第３実施形態に係る半導体記憶装置の構成例について説明する。図２０は、同半導体記憶装置の一部の構成を示す模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、ストリングユニット間構造ＳＨＥ２のかわりに、ストリングユニット間構造ＳＨＥ３を備えている。
ストリングユニット間構造ＳＨＥ３は、基本的には、ストリングユニット間構造ＳＨＥ２と同様に構成されている。ただし、ストリングユニット間構造ＳＨＥ３は、導電層２４５のかわりに、電荷蓄積層３４５を備えている。
電荷蓄積層３４５は、基本的には、導電層２４５と同様に構成されている。ただし、電荷蓄積層３４５は、絶縁性の材料を含む。例えば、電荷蓄積層３４５は、窒化シリコン（ＳｉＮ）等を含む。
次に、第３実施形態に係る半導体記憶装置の動作について説明する。
第３実施形態に係る半導体記憶装置の読出動作及び書込動作は、第２実施形態に係る半導体記憶装置の読出動作及び書込動作と同様に実行される。
また、第３実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と同様に、ＳＨＥ書込動作を実行可能に構成されている。
例えば、第３実施形態に係る半導体記憶装置は、図１７及び図１８を参照して説明した様なＳＨＥ書込動作を実行可能に構成されていても良い。
次に、図２１及び図２２を参照して、ＳＨＥ書込動作の他の例について説明する。図２１及び図２２は、ＳＨＥ書込動作について説明するための模式的な断面図である。
図２１及び図２２の例では、まず、図２１に示す様に、ドレイン側選択ゲート線ＳＧＤ０に接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤ１に電圧ＶＰＧＭ２を供給する。これにより、ドレイン側選択ゲート線ＳＧＤ０中の電子が、絶縁層１４６を介して電荷蓄積層３４５中にトンネルする。
次に、図２２に示す様に、ドレイン側選択ゲート線ＳＧＤ１に接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤ０に電圧ＶＰＧＭ２を供給する。これにより、ドレイン側選択ゲート線ＳＧＤ１中の電子が、絶縁層１４６を介して電荷蓄積層３４５中にトンネルする。
尚、図２１及び図２２の例では、複数のワード線ＷＬに、書込パス電圧ＶＰＡＳＳが供給されている。また、ビット線ＢＬ及びソース線ＳＬに、電圧ＶＰＧＭ２／２が供給されている。これにより、ドレイン側選択トランジスタＳＴＤのチャネル領域とゲート電極との間の電界を緩和して、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動を抑制することが可能である。
また、図２１及び図２２の例では、ドレイン側選択ゲート線ＳＧＤＴに、電圧ＶＰＧＭ２／２が供給されている。これにより、ドレイン側選択トランジスタＳＴＤＴのチャネル領域とゲート電極との間の電界を緩和して、ドレイン側選択トランジスタＳＴＤＴのしきい値電圧の変動を抑制することが可能である。また、ドレイン側選択ゲート線ＳＧＤＴと、ドレイン側選択ゲート線ＳＧＤ０，ＳＧＤ１と、の間の電圧差を緩和することが可能である。
［効果］
第３実施形態に係るストリングユニット間構造ＳＨＥ３は、絶縁性の電荷蓄積層３４５を備えている。この様な構成では、第１実施形態に係る半導体記憶装置と異なり、コンタクトＣＳＨＥ（図８）が不要である。従って、第３実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置よりも安価に実現可能な場合がある。
また、図１６を参照して説明した様に、第２実施形態に係るストリングユニット間構造ＳＨＥ２は、電荷蓄積層として機能する導電層２４５を備えている。この様な構成では、例えば、コンタクトＣｈの製造に際してコンタクトＣｈの位置がずれてしまった場合、コンタクトＣｈと導電層２４５とが接触してしまい、短絡してしまうおそれがある。
一方、図２０を参照して説明した様に、第３実施形態に係るストリングユニット間構造ＳＨＥ３は、絶縁性の電荷蓄積層３４５を備えている。この様な構成では、例えば、コンタクトＣｈと電荷蓄積層３４５とが接触してしまった場合であっても、短絡等の問題が生じない。従って、第３実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と比較して、歩留まり良く製造可能な場合がある。
また、第３実施形態に係る半導体記憶装置は、図１７及び図１８を参照して説明した様なＳＨＥ書込動作だけでなく、図２１及び図２２を参照して説明した様なＳＨＥ書込動作を実行可能である。
ここで、上述の通り、第３実施形態に係るストリングユニット間構造ＳＨＥ３は、絶縁性の電荷蓄積層３４５を備えている。この様な構成では、図１７及び図１８を参照して説明した様なＳＨＥ書込動作を実行すると、電荷蓄積層３４５のＹ方向の一方側（図１７及び図１８の例では、ドレイン側選択ゲート線ＳＧＤ０側）の側面近傍の領域のみに電子が局所的に蓄積されてしまう場合がある。この様な場合、読出動作及び書込動作に際して、電荷蓄積層３４５のＹ方向の他方側（図１７及び図１８の例では、ドレイン側選択ゲート線ＳＧＤ１側）の側面と対向する半導体柱１２０Ｏの外周面の領域ＲＥＧには、ドレイン側選択ゲート線ＳＧＤ０に供給される電圧に基づいて、意図しない電子のチャネルが形成されてしまうおそれがある。
そこで、図２１及び図２２を参照して説明した様なＳＨＥ書込動作では、まず、図２１に示す様に、ドレイン側選択ゲート線ＳＧＤ０に接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤ１に電圧ＶＰＧＭ２を供給する。これにより、絶縁層１４６を介して、ドレイン側選択ゲート線ＳＧＤ０中の電子が、電荷蓄積層３４５中の、Ｙ方向の一方側（ドレイン側選択ゲート線ＳＧＤ０側）の側面近傍の領域にトンネルする。
また、図２１及び図２２を参照して説明した様なＳＨＥ書込動作では、次に、図２２に示す様に、ドレイン側選択ゲート線ＳＧＤ１に接地電圧ＶＳＳを供給し、ドレイン側選択ゲート線ＳＧＤ０に電圧ＶＰＧＭ２を供給する。これにより、絶縁層１４６を介して、ドレイン側選択ゲート線ＳＧＤ１中の電子が、電荷蓄積層３４５中の、Ｙ方向の他方側（ドレイン側選択ゲート線ＳＧＤ１側）の側面近傍の領域にトンネルする。
この様な方法によれば、読出動作及び書込動作に際して、電荷蓄積層３４５のＹ方向両側の側面と対向する各半導体柱１２０Ｏの外周面の領域ＲＥＧのうち、動作の対象とはされない一方側のストリングユニットＳＵと対応するドレイン側選択トランジスタＳＴＤにおいて意図しない電子のチャネルが形成されることを、好適に抑制可能である。
［第４実施形態］
次に、図２３を参照して、第４実施形態に係る半導体記憶装置の構成例について説明する。図２３は、同半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、ストリングユニット間構造ＳＨＥ３のかわりに、ストリングユニット間構造ＳＨＥ４を備えている。
ストリングユニット間構造ＳＨＥ４は、基本的には、ストリングユニット間構造ＳＨＥ３と同様に構成されている。ただし、ストリングユニット間構造ＳＨＥ４は、電荷蓄積層３４５のかわりに、電荷蓄積層４４５及び酸化シリコン（ＳｉＯ２）等の絶縁層４４６を備えている。
絶縁層４４６の下端は、最上層に位置する導電層１１０（ＷＬ）の上面よりも上方に位置する。また、絶縁層４４６の下端は、最下層に位置する導電層１１０（ＳＧＤ）の下面よりも下方に位置する。また、絶縁層４４６の上端は、最上層に位置する導電層１１０の上面よりも上方に位置する。
電荷蓄積層４４５は、基本的には、電荷蓄積層３４５と同様に構成されている。ただし、電荷蓄積層４４５は、絶縁層４４６を挟んだ２つの部分４４７を備える。これら２つの部分４４７は、それぞれ、絶縁層４４６と絶縁層１４６との間をＸ方向及びＺ方向に延伸する。また、Ｚ方向に延伸するこれら２つの部分４４７の下端は、お互いに接続されている。
次に、第４実施形態に係る半導体記憶装置の動作について説明する。
第４実施形態に係る半導体記憶装置の読出動作及び書込動作は、第３実施形態に係る半導体記憶装置の読出動作及び書込動作と同様に実行される。
また、第４実施形態に係る半導体記憶装置のＳＨＥ書込動作は、第３実施形態に係る半導体記憶装置のＳＨＥ書込動作と同様に実行される。
［効果］
第４実施形態に係るストリングユニット間構造ＳＨＥ４は、絶縁性の電荷蓄積層４４５を備えている。この様な構成では、第１実施形態に係る半導体記憶装置と異なり、コンタクトＣＳＨＥ（図８）が不要である。従って、第１実施形態に係る半導体記憶装置よりも安価に実現可能な場合がある。
また、第４実施形態に係るストリングユニット間構造ＳＨＥ４は、絶縁性の電荷蓄積層４４５を備えている。従って、第４実施形態に係る半導体記憶装置は、第２実施形態に係る半導体記憶装置と比較して、歩留まり良く製造可能な場合がある。
また、例えば、酸化シリコン（ＳｉＯ２）の誘電率は、窒化シリコン（ＳｉＮ）の誘電率よりも小さい。従って、例えば、第３実施形態に係るストリングユニット間構造ＳＨＥ３（図２０）の電荷蓄積層３４５を窒化シリコン（ＳｉＮ）によって構成した場合、半導体柱１２０Ｏと、ストリングユニット間構造ＳＨＥ３を介して半導体柱１２０Ｏに対向する導電層１１０（ＳＧＤ）と、の間の静電容量が比較的大きくなってしまう場合がある。ここで、例えば、第４実施形態に係るストリングユニット間構造ＳＨＥ４（図２３）の様に、電荷蓄積層４４５を窒化シリコン（ＳｉＮ）によって構成し、絶縁層４４６を酸化シリコン（ＳｉＯ２）によって構成した場合、半導体柱１２０Ｏと、ストリングユニット間構造ＳＨＥ４を介して半導体柱１２０Ｏに対向する導電層１１０（ＳＧＤ）と、の間の静電容量を抑制することが可能である。
また、第４実施形態に係るストリングユニット間構造ＳＨＥ４は、電荷蓄積層４４５及び絶縁層４４６を備えている。また、電荷蓄積層４４５は、Ｚ方向に延伸する２つの部分４４７を備えている。この様な構成では、第３実施形態に係る電荷蓄積層３４５と比較して、電子の拡散範囲が抑制される。従って、電荷蓄積層４４５中の電子の分布を好適に維持して、読出動作及び書込動作の信頼性を向上させることが可能である。
［第５実施形態］
次に、図２４を参照して、第５実施形態に係る半導体記憶装置の構成例について説明する。図２４は、同半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、ストリングユニット間構造ＳＨＥのかわりに、ストリングユニット間構造ＳＨＥ５を備えている。
ストリングユニット間構造ＳＨＥ５は、基本的には、ストリングユニット間構造ＳＨＥと同様に構成されている。ただし、ストリングユニット間構造ＳＨＥ５は、導電層１４５のかわりに、導電層５４５を備えている。
導電層５４５は、基本的には、導電層１４５と同様に構成されている。ただし、導電層１４５の上端は、半導体柱１２０の上端よりも上方に位置していた。一方、導電層５４５の上端は、半導体柱１２０の上端よりも下方に位置する。尚、導電層５４５の上端は、最上層に位置する導電層１１０の上面よりも上方に位置する。
［効果］
図７を参照して説明した様に、第１実施形態においては、導電層１４５の上端が、半導体柱１２０の上端よりも上方に位置する。この様な構成では、例えば、コンタクトＣｈの製造に際してコンタクトＣｈの位置がずれてしまった場合、コンタクトＣｈと導電層１４５とが接触してしまい、短絡してしまうおそれがある。
一方、図２４を参照して説明した様に、第５実施形態においては、導電層５４５の上端が、半導体柱１２０の上端よりも下方に位置する。この様な構成では、例えば、コンタクトＣｈの製造に際してコンタクトＣｈの位置がずれてしまった場合であっても、コンタクトＣｈと導電層５４５との接触を抑制可能である。従って、第５実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と比較して、歩留まり良く製造可能な場合がある。
［第６実施形態］
次に、図２５及び図２６を参照して、第６実施形態に係る半導体記憶装置の構成例について説明する。図２５及び図２６は、同半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図２５には、導電層１１０（ＷＬ）に対応するＸＹ断面と、導電層１１０（ＳＧＤ）に対応するＸＹ断面と、を図示している。
第６実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、半導体柱１２０及びゲート絶縁膜１３０のかわりに、半導体柱６２０及びゲート絶縁膜６３０を備えている。
半導体柱６２０は、例えば図２６に示す様に、部分６２１と、部分６２２と、を備える。部分６２１，６２２は、例えば、多結晶シリコン（Ｓｉ）等を含む。部分６２１，６２２は、略円筒状の形状を有し、中心部分には酸化シリコン等（ＳｉＯ２）等の絶縁層６２３，６２４が設けられている。
部分６２１は、下端に設けられた領域６４１と、一又は複数の導電層１１０（ＳＧＳＢ）及び一又は複数の導電層１１０（ＳＧＳ）に対向する領域６４２と、複数の導電層１１０（ＷＬ）に対向する領域６４３と、上端に設けられた領域６４４と、を備える。領域６４１～領域６４３は、図４を参照して説明した領域１２１～領域１２３と同様に構成されている。領域６４４は、絶縁層６２３の上面を覆う。
部分６２２は、下端に設けられた領域６５１と、一又は複数の導電層１１０（ＳＧＤ）に対向する領域６５２と、一又は複数の導電層１１０（ＳＧＤＴ）に対向する領域６５３と、上端に設けられた領域６５４と、を備える。領域６５１は、領域６４４に接続されている。領域６５１のＸ方向及びＹ方向における長さは、領域６４４のＸ方向及びＹ方向における長さより小さくても良い。領域６５２，６５３，６５４は、図４を参照して説明した領域１２４，１２５，１２６と同様に構成されている。
ここで、図２５に示す様に、第６実施形態においては、導電層１１０（ＷＬ）に対応するＸＹ断面において、２０個の半導体柱列ＳＣが、ピッチＰＳＣでＹ方向に均等に並んでいる。また、導電層１１０（ＳＧＤ）に対応するＸＹ断面において、２０個の半導体柱列ＳＣが、ピッチＰＳＣでＹ方向に均等に並んでいる。
尚、図２５では、導電層１１０（ＷＬ）に対応するＸＹ断面における半導体柱列ＳＣのＹ方向における中央位置を、ＹＳＣ１として示している。また、導電層１１０（ＳＧＤ）に対応するＸＹ断面における半導体柱列ＳＣのＹ方向における中央位置を、ＹＳＣ２として示している。
ゲート絶縁膜６３０は、例えば図２６に示す様に、部分６３１と、部分６３２と、を備える。
部分６３１は、基本的には、図４及び図５を参照して説明したゲート絶縁膜１３０と同様に構成されている。ただし、部分６３１は、一部の領域を除く半導体柱６２０の部分６２１の外周面に沿ってＺ方向に延伸する。例えば図２６に示す様に、部分６２１と導電層１１２との接触部には、部分６３１が設けられていない。
部分６３２は、基本的には、図４及び図５を参照して説明したゲート絶縁膜１３０と同様に構成されている。部分６３２は、一部の領域を除く半導体柱６２０の部分６２２の外周面に沿ってＺ方向に延伸する。例えば図２６に示す様に、部分６２２とストリングユニット間構造ＳＨＥとの接触部には、部分６３２が設けられていなくても良い。
次に、第６実施形態に係る半導体記憶装置の動作について説明する。
第６実施形態に係る半導体記憶装置の読出動作及び書込動作は、第１実施形態に係る半導体記憶装置の読出動作及び書込動作と同様に実行される。
［第７実施形態］
次に、図２７を参照して、第７実施形態に係る半導体記憶装置の構成例について説明する。図２７は、同半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図２７には、導電層１１０（ＷＬ）に対応するＸＹ断面と、導電層１１０（ＳＧＤ）に対応するＸＹ断面と、を図示している。
第７実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第７実施形態においては、半導体柱１２０が、第１実施形態と異なるパターンで配置されている。
例えば、図２７の例では、Ｙ方向の一方側（例えば、図２７のＹ方向負側）から数えて、１番目～４番目の半導体柱列ＳＣが、ピッチＰＳＣ´でＹ方向に並んでいる。同様に、Ｙ方向の一方側から数えて５番目～８番目、９番目～１２番目、１３番目～１６番目、及び、１７番目～２０番目の半導体柱列ＳＣも、それぞれ、ピッチＰＳＣ´でＹ方向に並んでいる。
また、図２７の例では、Ｙ方向の一方側から数えて４ｎ（ｎは１以上４以下の整数）番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣと、Ｙ方向の一方側から数えて４ｎ＋１番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣと、の間のＹ方向における距離が、上記ピッチＰＳＣ´よりも大きい。以下、この距離を、ピッチＰＳＣ´´と呼ぶ。
ここで、図３及び図６を参照して説明した様に、第１実施形態においては、２０個の半導体柱列ＳＣが、Ｙ方向にピッチＰＳＣで均等に並んでいる。また、導電層１４５のＹ方向における長さＹＳＨＥ（図６）が、このピッチＰＳＣ（図３）よりも小さい。
一方、第７実施形態においては、２０個の半導体柱列ＳＣが、Ｙ方向に２通りのピッチＰＳＣ´，ＰＳＣ´´で並んでいる。この様に、半導体柱列ＳＣのピッチが複数通りある場合、導電層１４５のＹ方向における長さＹＳＨＥ（図６）は、いずれのピッチよりも小さくても良い。
尚、ピッチＰＳＣ´は、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図２７に例示する様な導電層１１０（ＷＬ）に対応するＸＹ断面を観察し、このＸＹ断面図において、着目するストリングユニットＳＵに対応する４個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら４個の中央位置ＹＳＣの間の３個の距離を測定し、これら３個の距離の平均値又は中間値をピッチＰＳＣ´としても良い。
［第８実施形態］
次に、図２８及び図２９を参照して、第８実施形態に係る半導体記憶装置の構成例について説明する。図２８及び図２９は、同半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図２８には、導電層１１０（ＷＬ）に対応するＸＹ断面と、導電層１１０（ＳＧＤ）に対応するＸＹ断面と、を図示している。
第８実施形態に係る半導体記憶装置は、基本的には、第６実施形態に係る半導体記憶装置と同様に構成されている。また、図２８に示す様に、導電層１１０（ＷＬ）に対応するＸＹ断面においては、半導体柱６２０が、第６実施形態と同様のパターンで配置されている（図２５参照）。
ただし、第８実施形態においては、導電層１１０（ＳＧＤ）に対応するＸＹ断面において、半導体柱６２０が、第６実施形態と異なるパターンで配置されている（図２５参照）。
例えば、図２８の例では、Ｙ方向の一方側（例えば、図２８のＹ方向負側）から数えて、１番目～３番目の半導体柱列ＳＣが、ピッチＰＳＣでＹ方向に並んでいる。同様に、Ｙ方向の一方側から数えて１８番目～２０番目の半導体柱列ＳＣも、それぞれ、ピッチＰＳＣでＹ方向に並んでいる。
また、図２８の例では、Ｙ方向の一方側から数えて４ｎ（ｎは１以上４以下の整数）－１番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣ２と、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣ２と、の間のＹ方向における距離が、上記ピッチＰＳＣよりも小さい。以下、この距離を、ピッチＰＳＣ１と呼ぶ。
また、図２８の例では、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣ２と、Ｙ方向の一方側から数えて４ｎ＋１番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣ２と、の間のＹ方向における距離が、上記ピッチＰＳＣよりも大きい。以下、この距離を、ピッチＰＳＣ２と呼ぶ。
また、図２８の例では、Ｙ方向の一方側から数えて４ｎ＋１番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣ２と、Ｙ方向の一方側から数えて４ｎ＋２番目の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣ２と、の間のＹ方向における距離が、上記ピッチＰＳＣよりも小さい。この距離は、上記ピッチＰＳＣ１と等しい。
第８実施形態においては、導電層１１０（ＷＬ）に対応するＸＹ断面と、導電層１１０（ＳＧＤ）に対応するＸＹ断面とで、半導体柱６２０が、異なるパターンで配置されている。この様な場合、導電層１４５のＹ方向における長さＹＳＨＥ（図６）は、導電層１１０（ＷＬ）に対応するＸＹ断面に基づいて規定される半導体柱列ＳＣのピッチＰＳＣより小さくても良い。
尚、第８実施形態においては、例えば図２９に示す様に、一部の半導体柱６２０において、部分６２１のＹ方向における中心位置（中央位置ＹＳＣ１）と、部分６２２のＹ方向における中心位置（中央位置ＹＳＣ２）とが、一致していても良い。また、この様な一部の半導体柱６２０は、Ｙ方向の一方側（例えば、図２８のＹ方向負側）から数えて、１番目～３番目、４ｎ＋２番目、４ｎ＋３番目、及び、２０番目の半導体柱列ＳＣに対応するものであっても良い。
また、第８実施形態においては、例えば図２９に示す様に、一部の半導体柱６２０において、部分６２１のＹ方向における中心位置（中央位置ＹＳＣ１）と、部分６２２のＹ方向における中心位置（中央位置ＹＳＣ２）とが、異なっていても良い。また、この様な一部の半導体柱６２０は、Ｙ方向の一方側（例えば、図２８のＹ方向負側）から数えて、４ｎ番目及び４ｎ＋１番目の半導体柱列ＳＣに対応するものであっても良い。
［その他の実施形態］
以上、第１実施形態～第８実施形態に係る半導体記憶装置について説明した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、第２実施形態に係る導電層２４５（図１６）の上端は、第１実施形態に係る導電層１４５（図７）と同様に、半導体柱１２０の上端よりも上方に位置していても良いし、第５実施形態に係る導電層５４５（図２４）と同様に、半導体柱１２０の上端よりも下方に位置していても良い。導電層２４５の上端が半導体柱１２０の上端よりも下方に位置する場合、第５実施形態に係る半導体記憶装置と同様に、コンタクトＣｈと導電層５４５との接触を抑制可能である。
また、例えば、第６実施形態～第８実施形態に係る半導体記憶装置は、第１実施形態に係るストリングユニット間構造ＳＨＥのかわりに、第２実施形態～第５実施形態のいずれかに係るストリングユニット間構造ＳＨＥ２，ＳＨＥ３，ＳＨＥ４，ＳＨＥ５を備えていても良い。また、第６実施形態～第８実施形態に係る半導体記憶装置は、第２実施形態～第５実施形態のいずれかと同様の動作を実行可能に構成されていても良い。
また、例えば、第１実施形態～第８実施形態に係る半導体記憶装置においては、ドレイン側選択トランジスタＳＴＤＴ、及び、ソース側選択トランジスタＳＴＳＢの少なくとも一方を省略することも可能である。この場合には、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳの少なくとも一方によって、ドレイン側選択トランジスタＳＴＤＴ、及び、ソース側選択トランジスタＳＴＳＢの少なくとも一方の機能が実現されても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…絶縁層、１１０…導電層、１２０…半導体柱、１２７…絶縁層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、１４５…導電層、１４６、絶縁層、Ｃｈ…コンタクト、ＳＧＤ，ＳＧＤＴ…ドレイン側選択ゲート線、ＳＨＥ…ストリングユニット間構造、ＷＬ…ワード線。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられた第２導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向と交差する第２方向に前記第２導電層と並ぶ第３導電層と、
    前記第２方向に並ぶ複数の第１半導体柱列と、
    前記複数の第１半導体柱列に含まれる複数の第１半導体柱のそれぞれと前記複数の第１導電層との間に設けられた第１電荷蓄積層と、
    前記第２方向に並ぶ複数の第２半導体柱列と、
    前記複数の第２半導体柱列に含まれる複数の第２半導体柱のそれぞれと前記複数の第１導電層との間に設けられた第２電荷蓄積層と、
    前記第２導電層と前記第３導電層との間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する第４導電層と、
    前記第２導電層と前記第４導電層との間に設けられた第１絶縁層と、
    前記第３導電層と前記第４導電層との間に設けられた第２絶縁層と
    を備え、
    前記複数の第１半導体柱列は、それぞれ、前記第３方向に並ぶ前記複数の第１半導体柱を備え、
    前記複数の第１半導体柱は、それぞれ、前記複数の第１導電層及び前記第２導電層と対向し、
    前記複数の第２半導体柱列は、それぞれ、前記第３方向に並ぶ前記複数の第２半導体柱を備え、
    前記複数の第２半導体柱は、それぞれ、前記複数の第１導電層及び前記第３導電層と対向し、
    前記第２方向及び前記第３方向に延伸し、前記複数の第１導電層のうちの一つを含む断面を第１断面とし、
    前記第２方向に隣り合う２つの第１半導体柱列の前記第１断面における中央位置間の前記第２方向における距離を第１距離とすると、
    前記第４導電層の前記第２方向における長さは、前記第２導電層の前記第２方向における長さ、前記第３導電層の前記第２方向における長さ、及び、前記第１距離よりも小さい
    半導体記憶装置。
  2. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられた第２導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向と交差する第２方向に前記第２導電層と並ぶ第３導電層と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第２導電層と対向する第１半導体柱と、
    前記複数の第１導電層と前記第１半導体柱との間に設けられた第１電荷蓄積層と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第３導電層と対向する第２半導体柱と、
    前記複数の第１導電層と前記第２半導体柱との間に設けられた第２電荷蓄積層と、
    前記第２導電層と前記第３導電層との間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する第４導電層と、
    前記第２導電層と前記第４導電層との間に設けられた第１絶縁層と、
    前記第３導電層と前記第４導電層との間に設けられた第２絶縁層と
    を備え、
    前記第４導電層の前記第１方向における長さは、前記第２導電層の前記第１方向における長さ、及び、前記第３導電層の前記第１方向における長さよりも大きい
    半導体記憶装置。
  3. 前記第４導電層に接続され、前記第１方向に延伸するコンタクト電極を更に備える
    請求項１又は２記載の半導体記憶装置。
  4. 読出動作及び書込動作を実行可能に構成され、
    前記読出動作及び前記書込動作の少なくとも一方において、
    前記第４導電層に供給される電圧は、前記第２導電層及び前記第３導電層の一方に供給される電圧より小さい
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられた第２導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向と交差する第２方向に前記第２導電層と並ぶ第３導電層と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第２導電層と対向する第１半導体柱と、
    前記複数の第１導電層と前記第１半導体柱との間に設けられ、前記第３導電層から前記第２方向に離間し、第１電荷蓄積層を含む第１ゲート絶縁膜と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第３導電層と対向する第２半導体柱と、
    前記複数の第１導電層と前記第２半導体柱との間に設けられ、前記第２導電層から前記第２方向に離間し、第２電荷蓄積層を含む第２ゲート絶縁膜と、
    前記第２導電層と前記第３導電層との間に設けられた第３電荷蓄積層と、
    前記第２導電層と前記第３電荷蓄積層との間に設けられた第１絶縁層と、
    前記第３導電層と前記第３電荷蓄積層との間に設けられた第２絶縁層と
    を備え、
    前記第１半導体柱の外周面の一部は前記第２導電層と対向し、前記第１半導体柱の外周面の他の一部は、前記第２導電層を介さずに前記第３電荷蓄積層と対向し、
    前記第２半導体柱の外周面の一部は前記第３導電層と対向し、前記第２半導体柱の外周面の他の一部は、前記第３導電層を介さずに前記第３電荷蓄積層と対向する
    半導体記憶装置。
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