CN109003984B - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个存储串，贯穿所述叠层结构；导电接触，贯穿所述叠层结构；其中，所述导电接触在垂直于所述多个存储串的第一方向呈折线状。本发明采用贯穿叠层结构的导电接触，在垂直于所述多个存储串的第一方向呈折线状。导电接触沿存储串阵列的排列方向延伸，从而可以降低高堆叠下晶片在垂直于存储串的平面上的翘曲偏差，减小形成导体层时金属层填充的距离。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层。叠层结构中的导体层形成的具体步骤为：在3D存储器件的衬底上交替堆叠绝缘层和牺牲层，其中牺牲层将被替换成导体层，绝缘层例如由氧化硅组成，牺牲层例如由氮化硅组成；在叠层结构中形成栅线缝隙，并对牺牲层进行选择性的刻蚀；在栅线缝隙中填充金属层(金属层例如由钨W组成)以形成导体层。

由于栅线缝隙均是沿着水平方向X延伸，被栅线缝隙分割后的导体层沿着与水平方向垂直的Y方向依次排布，则在对牺牲层的刻蚀后引起晶片翘曲(wafer warpage)差异；由于栅线缝隙相互平行，在氮化物去除后进行钨填充时沿Y方向上的填充距离较长，工艺上比较困难。随着堆叠层数的增加，在XY平面上的翘曲(warpage)差异越来越大，使得应力分布不均匀。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，采用贯穿叠层结构的导电接触，沿垂直于所述多个存储串的第一方向呈折线状。导电接触包括多个非连续的或连续的子导电接触，其中，子导电接触沿存储串阵列的排列方向延伸，从而可以降低高堆叠下晶片的翘曲偏差，减小形成导体层时金属层填充的距离。

根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个存储串，贯穿所述叠层结构；多个导电接触，贯穿所述叠层结构；其中，每个所述导电接触沿垂直于所述多个存储串的第一方向呈折线状。

优选地，所述导电接触包括多个非连续的子导电接触。

优选地，所述导电接触包括多个连续的子导电接触。

优选地，所述多个存储串沿垂直于所述多个存储串的第二方向和垂直于所述多个存储串的第三方向排列成阵列，所述第二方向和所述第三方向形成有夹角。

优选地，所述子导电接触沿所述第二方向或第三方向延伸。

优选地，所述第二方向和所述第三方向形成的夹角为60°或120°。

优选地，所述多个导电接触电性连接一个或多个所述存储串，形成共源极导电接触。

优选地，所述多个存储串与所述多个导体层中的第一导体层形成多个存储单元，与所述多个导体层中的第二导体层和第三导体层分别形成第一选择晶体管和第二选择晶体管。

优选地，所述3D存储器件还包括：顶层选择栅隔离，贯穿所述叠层结构顶部的多个所述导体层和多个绝缘层。

根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个绝缘层；形成贯穿所述第一叠层结构的多个存储串；形成贯穿所述第一叠层结构的栅线缝隙；将所述第一叠层结构中的多个牺牲层置换成多个导体层，形成第二叠层结构；其中，所述栅线缝隙沿垂直于所述多个存储串的第一方向呈折线状。

优选地，所述栅线缝隙包括多个非连续的子栅线缝隙。

优选地，所述栅线缝隙包括多个连续的子栅线缝隙。

优选地，所述多个存储串沿垂直于所述多个存储串的第二方向和垂直于所述多个存储串的第三方向排列成阵列，所述第二方向和所述第三方向形成有夹角。

优选地，所述子栅线缝隙沿所述第二方向或第三方向延伸。

优选地，所述第二方向和所述第三方向形成的夹角为60°或120°。

优选地，形成第二叠层结构包括：

采用所述栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，在所述多个牺牲层的对应位置形成空腔；

采用所述栅线缝隙作为沉积物通道，向所述空腔中填充导电材料，形成多个相互独立的导体层。

优选地，所述制造方法还包括：在所述栅线缝隙侧壁形成绝缘层，并向所述栅线缝隙中填充导电材料，形成导电接触。

优选地，所述制造方法还包括：对所述栅线缝隙底部的所述衬底掺杂，形成掺杂区，所述导电接触通过所述掺杂区与所述衬底连接。

优选地，所述制造方法还包括：形成顶层选择栅隔离，其中，所述顶层选择栅隔离贯穿所述第二叠层结构顶部的多个所述导体层和多个绝缘层。

本发明提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的导体层和绝缘层的叠层结构，不仅形成贯穿该叠层结构的存储串，而且形成贯穿该叠层结构的导电接触。导电接触沿垂直于所述多个存储串的第一方向呈折线状。多个存储串在沿垂直于多个存储串的第二方向和垂直于多个存储串的第三方向排列成阵列，第二方向和第三方向形成有夹角。导电接触包括连续的子导电接触，其中，子导电接触沿存储串阵列的排列方向(即第二方向或第三方向)延伸。与沿第一方向延伸的子导电接触相比，不仅保持了导体层的间距保持不变，而且降低了高堆叠下晶片的翘曲偏差，减小形成导体层时金属层填充的距离。

进一步地，导电接触包括多个非连续的子导电接触，形成非连续的折线，使得位于同一层的导体层相连，在专用的布线区域每一层只需要一条导电通道，减少导电通道的布线，有利于工艺的实现和集成度的不断提高。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和图1b分别示出了3D存储器件的存储单元串的电路图和结构示意图；

图2a和图2b示出了根据现有技术的3D存储器件的立体图和附图图；

图3示出了根据本发明实施例的3D存储器件的立体图；

图4示出了根据本发明第一实施例的3D存储器件的俯视图；

图5示出了根据本发明第二实施例的3D存储器件的俯视图；

图6示出了根据本发明第三实施例的3D存储器件的俯视图；

图7示出了根据本发明第四实施例的3D存储器件的俯视图；

图8a-图8f示出了本发明实施例提供的3D存储器件的制造方法的的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。

进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有栅介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，第一导体层121、第二导体层122和第三导体层123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，存储串110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，存储串110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储单元M1至M4使用公共的沟道层111和栅介质层114。在存储串110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和栅介质层以及存储单元M1至M4的半导体层和栅介质层。在存储串110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储单元M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储单元M1至M4中的选定存储单元。以存储单元M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储单元M2的字线电压高于隧穿电压，因此，该存储单元M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储单元M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储单元M1至M4中的选定存储单元的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储单元M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储单元M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储单元M2的导通状态可以判断数据值。存储单元M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储单元M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储单元M2的导通状态，从而获得存储单元M2中存储的数据。

图2a和图2b分别示出了现有技术中的3D存储器件的立体图和俯视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

现有技术中示出的3D存储器件200包括多个存储单元串，其中，每个存储单元串100包括4个存储单元，从而形成多个存储单元的存储器阵列。可以理解，但不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串100分别包括各自的存储串110，以及公共的第一导体层121、第二导体层122和第三导体层123。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构120。在图中未示出绝缘层。

存储串110的内部结构如图1b所示，在此不再进行详细说明。在存储串110的中间部分，第一导体层121与存储串110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储单元M1至M4。在存储串110的两端，第二导体层122和第三导体层123与存储串110内部的沟道层111和栅介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。

存储串110贯穿栅叠层结构120，并且沿垂直于多个存储串的第二方向X1和垂直于多个存储串的第三方向X2排列成阵列，所述第二方向X1和所述第三方向X2形成有夹角。同一列的多个存储串110的第一端共同连接至同一条位线(即BL1-BLN之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

导电接触160贯穿栅叠层结构120，并且沿垂直于多个存储串的第一方向X(行方向)延伸，使得第一导体层121至第三导体层123均被分割成不同的第一导电线、第二导电线和第三导电线。同一层面的第一导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一字线(即字线W1-W4之一)。第二导电线共同连接至同一条串选择线(即SSL1-SSL4之一)。第三导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

在本实施例中，导电接触160包括连续的子导电接触。

由于导电接触160沿垂直于多个存储串110的第一方向X延伸，且相互平行，会引起晶片翘曲，以及导体层形成过程中金属层填充的距离较长，增加工艺实现难度。

图3示出了本发明实施例提供的3D存储器件的立体图。

本发明实施例示出的3D存储器件300包括多个存储单元串100；其中，每个存储单元串100包括4个存储单元，从而形成多个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串100分别包括各自的存储串110，以及公共的第一导体层121、第二导体层122和第三导体层123。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构120。在图中未示出绝缘层。

存储串110的内部结构如图1b所示，在此不再进行详细说明。在存储串110的中间部分，第一导体层121与存储串110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储单元M1至M4。在存储串110的两端，第二导体层122和第三导体层123与存储串110内部的沟道层111和栅介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。

存储串110贯穿栅叠层结构120，并且沿垂直于多个存储串110的第二方向X1和垂直于多个存储串110的第三方向X2排列成阵列，所述第二方向X1和所述第三方向X2形成有夹角。同一列的多个存储串110的第一端共同连接至同一条位线(即BL1-BLN之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

导电接触160贯穿栅叠层结构120，其中，所述导电接触160沿垂直于多个存储串110的第一方向X(行方向)呈折线状。

在本实施例中，导电接触160包括多个连续的子导电接触，每个子导电接触沿所述第二方向X1或所述第三方向X2延伸。所述第二方向X1和所述第三方向X2形成的夹角为60°或120°。

图4示出了根据本发明第一实施例提供的3D存储器件的俯视图。如图4所示，所述导电接触160包括连续的子导电接触，该导电接触160使得第一导体层121至第三导体层123均被分割成不同的第一导电线、第二导电线和第三导电线。同一层面的第一导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一字线(即字线W1-W4之一)。

当第二导体层122位于顶层时，第二导电线共同连接至同一条串选择线(即SSL1-SSL4之一)。第三导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

当第三导体层123位于顶层时，第三导电线共同连接至同一条串选择线(即SSL1-SSL4之一)。第二导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

本发明实施例中形成的导电接触沿垂直于所述多个存储串的第一方向呈折线状。导电接触包括多个连续的子导电接触，分别沿存储串阵列的排列方向延伸，从而可以降低高堆叠下晶片的翘曲偏差，减小形成导体层时金属层填充的距离。

图5示出了本发明第二实施例提供的3D存储器件的俯视图。与本发明第一实施例相比，所述3D存储器件还包括顶层选择栅隔离(Top selective Gate Cut，TSG-Cut)103，贯穿位于顶层的第二导体层122或第三导体层123，使得第二导体层122或第三导体层123再次被分割成不同的导电线；与位于顶层的第二导电线或者第三导电线共同连接的串选择线由4条变成8条。位于顶层的第二导电线或第三导电线共同连接至同一条串选择线。

图6示出了本发明第三实施例提供的3D存储器件的俯视图。与本发明第一实施例相比，所述导电接触160包括多个非连续的子导电接触，使得第一导体层121至第三导体层123均被分割成不同的第一导电线、第二导电线和第三导电线，同时在折线的非连续处形成H-cut，使得同一层面的第一导电线、第二导电线、第三导电线彼此互连。同一层面的第一导电线直接经由导电通道连接至同一字线(即字线W1-W4之一)。当第二导体层122位于顶层时，第二导电线共同连接至同一条串选择线(即SSL1-SSL4之一)。第三导电线直接经由导电通道连接至同一条地选择线GSL。

当第三导体层123位于顶层时，第三导电线共同连接至同一条串选择线(即SSL1-SSL4之一)。第二导电线直接经由导电通道连接至同一条地选择线GSL。

本发明第三实施例的导电接触包括多个非连续的子导电接触，形成非连续的折线，使得位于同一层的导体层相连，在专用的布线区域每一层只需要一条导电通道，减少导电通道的布线，有利于工艺的实现和集成度的不断提高。

图7示出了本发明第四实施例提供的3D存储器件的俯视图。与本发明第四实施例相比，所述3D存储器件还包括顶层选择栅隔离(Top selective Gate Cut，TSG-Cut)103，贯穿位于顶层的第二导体层122或第三导体层123，使得第二导体层122或第三导体层123再次被分割成不同的导电线；与位于顶层的第二导电线或者第三导电线共同连接的串选择线由1条变成4条。位于顶层的第二导电线或第三导电线共同连接至同一条串选择线。

图8a-图8f示出了本发明实施例提供的3D存储器件的制造方法的的各个阶段的截面图。

该方法开始于已经形成存储串110的半导体结构，如图8a所示。

在衬底101上形成绝缘层151和牺牲层152交替堆叠形成的第一叠层结构150，以及形成贯穿第一叠层结构150的存储串110。如下文所述，牺牲层152将替换成导体层。在该实施例中，衬底101例如是单晶硅衬底，绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

为了清楚起见，在图8a中未示出存储串110的内部结构。参见图1b，在存储串110的中间部分，存储串110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在存储串110的两端，存储串110包括依次堆叠的沟道层111和栅介质层114。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在第一叠层结构150中形成栅线缝隙161，如图8b所示。其中，所述栅线缝隙161沿垂直于所述多个存储串110的第一方向X呈折线状。所述多个存储串110沿垂直于所述多个存储串110的第二方向X2和垂直于所述多个存储串X2的第三方向排列成阵列，所述第二方向X2和所述第三方向X3形成有夹角。所述第二方向和所述第三方向形成的夹角为60°或120°。

在一个优选的实施例中，所述栅线缝隙包括多个非连续的子栅线缝隙。

在另一个优选的实施例中，所述栅线缝隙包括多个连续的子栅线缝隙。

在本实施例中，所述子栅线缝隙沿所述第二方向X2或第三方向X3延伸。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿叠层结构150到达衬底101。

优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除第一叠层结构150中的牺牲层152从而形成空腔162，如图8c所示。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在第一叠层结构150中的绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。第一叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向第一叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于第一叠层结构150中的绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在绝缘层151上附着的蚀刻产物(例如氧化硅)，使得绝缘层151在空腔162中的暴露表面平整。

进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充导电材料154，如图8d所示。

在该实施例中，导电材料154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在导电材料154中重新形成栅线缝隙161，如图8e所示。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将导电材料154分离成不同的层面，从而形成导体层121、122和123，而且将每个层面的导体层分隔成多条导电线。在该步骤中形成的导体层121、122和123与绝缘层151交替堆叠，从而形成第二叠层结构120。与第一叠层结构150相比，第二叠层结构120中的导体层121、122和123置换了第一叠层结构150中的牺牲层152。

进一步地，在所述栅线缝隙161侧壁形成绝缘层163，并向所述栅线缝隙161中填充导电材料，形成导电接触160，如图8f所示。所述导电接触160通过掺杂区102与衬底100连接。该导电接触160为导电通道。

如上所述，存储串110经由衬底100形成共源极连接，经由导电通道提供共源极连接至源极线SL的导电路径。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (14)

1.一种3D存储器件，其特征在于，包括：

衬底；

位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；

多个存储串，贯穿所述叠层结构；

多个导电接触，填充贯穿所述叠层结构的栅线缝隙并且与所述衬底连接；

其中，所述导电接触包括多个非连续的子导电接触，沿垂直于所述多个存储串的第一方向形成非连续的折线状。

2.根据权利要求1所述的3D存储器件，其中，所述多个存储串沿垂直于所述多个存储串的第二方向和垂直于所述多个存储串的第三方向排列成阵列，所述第二方向和所述第三方向形成有夹角。

3.根据权利要求2所述的3D存储器件，其中，所述子导电接触沿所述第二方向或第三方向延伸。

4.根据权利要求2所述的3D存储器件，其中，所述第二方向和所述第三方向形成的夹角为60°或120°。

5.根据权利要求1所述的3D存储器件，其中，所述多个导电接触电性连接一个或多个所述存储串，形成共源极导电接触。

6.根据权利要求1所述的3D存储器件，其中，所述多个存储串与所述多个导体层中的第一导体层形成多个存储单元，与所述多个导体层中的第二导体层和第三导体层分别形成第一选择晶体管和第二选择晶体管。

7.根据权利要求1中所述的3D存储器件，其中，还包括：

顶层选择栅隔离，贯穿所述叠层结构顶部的多个所述导体层和多个绝缘层。

8.一种3D存储器件的制造方法，包括：

在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个绝缘层；

形成贯穿所述第一叠层结构的多个存储串；

形成贯穿所述第一叠层结构的栅线缝隙；

将所述第一叠层结构中的多个牺牲层置换成多个导体层，形成第二叠层结构；

在所述栅线缝隙侧壁形成绝缘层，并向所述栅线缝隙中填充导电材料，形成导电接触，所述导电接触与所述衬底连接；

其中，所述栅线缝隙包括多个非连续的子栅线缝隙；所述导电接触包括多个非连续的子导电接触，沿垂直于所述多个存储串的第一方向形成非连续的折线状。

9.根据权利要求8所述的制造方法，其中，所述多个存储串沿垂直于所述多个存储串的第二方向和垂直于所述多个存储串的第三方向排列成阵列，所述第二方向和所述第三方向形成有夹角。

10.根据权利要求9所述的制造方法，其中，所述子栅线缝隙沿所述第二方向或第三方向延伸。

11.根据权利要求9所述的制造方法，其中，所述第二方向和所述第三方向形成的夹角为60°或120°。

12.根据权利要求8至11中任一项所述的制造方法，形成第二叠层结构包括：

采用所述栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，在所述多个牺牲层的对应位置形成空腔；

采用所述栅线缝隙作为沉积物通道，向所述空腔中填充导电材料，形成多个相互独立的导体层。

13.根据权利要求8所述的制造方法，还包括：

对所述栅线缝隙底部的所述衬底掺杂，形成掺杂区，所述导电接触通过所述掺杂区与所述衬底连接。

14.根据权利要求8所述的制造方法，其中，还包括：

形成顶层选择栅隔离，其中，所述顶层选择栅隔离贯穿所述第二叠层结构顶部的多个所述导体层和多个绝缘层。

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