TWI794974B

TWI794974B - 三維and快閃記憶體元件及其製造方法

Info

Publication number: TWI794974B
Application number: TW110134325A
Authority: TW
Inventors: 胡志瑋; 葉騰豪; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-09-15
Filing date: 2021-09-15
Publication date: 2023-03-01
Also published as: TW202315085A

Abstract

一種三維AND快閃記憶體元件，包括：堆疊結構，位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個分隔物，將所述堆疊結構分隔成多個子區塊，所述多個分隔物包括：多個堆疊牆，包括彼此交替堆疊的多個分隔層與所述多個絕緣層，其中所述多個分隔層埋在所述多個閘極層中；多個分隔狹縫，與所述多個堆疊牆彼此交替，其中每一分隔狹縫延伸穿過所述堆疊結構；多個通道柱，延伸穿過每一子區塊的所述堆疊結構；多個源極柱與多個汲極柱，位於所述多個通道柱內；以及多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間。

Description

三維AND快閃記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維AND快閃記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。

本發明提出一種三維AND快閃記憶體元件及其製造方法可以減少堆疊結構傾斜或倒塌。

本發明的一實施例提出一種三維AND快閃記憶體元件，包括：堆疊結構，位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個分隔物，將所述堆疊結構分隔成多個子區塊，所述多個分隔物包括：多個堆疊牆，包括彼此交替堆疊的多個分隔層與所述多個絕緣層，其中所述多個分隔層埋在所述多個閘極層中；多個分隔狹縫，與所述多個堆疊牆彼此交替，其中每一分隔狹縫延伸穿過所述堆疊結構的所述多個閘極層與所述多個絕緣層；多個通道柱，延伸穿過每一子區塊的所述堆疊結構；多個源極柱與多個汲極柱，位於所述多個通道柱內，且與所述多個通道柱電性連接；以及多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間。

本發明的一實施例提出一種三維AND快閃記憶體元件，包括：形成堆疊結構於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層；形成多個通道柱延伸穿過所述堆疊結構；於所述多個通道柱內形成與所述多個通道柱電性連接的多個源極柱與多個汲極柱；圖案化所述堆疊結構，以在所述堆疊結構中形成多個分隔溝槽，每一分隔溝槽延伸穿過所述堆疊結構的所述多個中間層與所述多個絕緣層；局部地移除所述多個中間層，以形成多個水平開口，其中未被移除的部分所述多個中間層形成多個分隔層，所述多個分隔層與所述多個絕緣層形成多個堆疊牆，所述多個分隔溝槽與所述多個堆疊牆彼此交替，並將所述堆疊結構分隔成多個子區塊；在所述多個水平開口中形成多個閘極層，其中每一分隔層夾在所述多個閘極層之間；形成多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間；以及於所述多個分隔溝槽中形成多個分隔狹縫，其中所述多個分隔狹縫與所述多個堆疊牆彼此交替，並將所述堆疊結構分隔成多個子區塊。

基於上述，在本發明實施例中，將中間層留下來做為分隔物，可以減少分隔溝槽的數量，藉此以避免堆疊結構倒塌的情形。

三維快閃記憶體的閘極是將絕緣層與中間層的堆疊結構中的中間層進行閘極取代製程而成。然而，將中間層移除之後，堆疊結構的結構性不佳且支撐性不足，常有傾斜或塌陷，因而導致後續在形成之全域位元線（GBL）接觸窗時發生錯誤對準，因而造成所形成的接觸窗與頂層的閘極層發生短路。本發明實施例將部分的中間層留下來做為分隔層，其可與其上下方的絕緣層共同形成堆疊牆。堆疊牆可以與通道柱共同做為支撐結構，避免堆疊結構傾斜或倒塌，因此可以提升良率，並且可以避免接觸窗與頂層的閘極層發生短路。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出根據一些實施例的3D AND快閃記憶體陣列的上視圖。圖1C示出圖1B中簡化的部分的記憶陣列的局部三維視圖。圖1D示出圖1C的切線I-I’的剖面圖。圖1E示出圖1C、圖1D的切線II-II’的上視圖。

圖1A為包括配置成列及行的垂直AND記憶陣列10的2個子區塊BLOCK ⁽ⁱ⁾與BLOCK ⁽ⁱ⁺¹⁾的示意圖。子區塊BLOCK ⁽ⁱ⁾中包括記憶陣列A ⁽ⁱ⁾。記憶陣列A ⁽ⁱ⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁾ _m+1）的AND記憶單元20集合。每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁾ _n與SP ⁽ⁱ⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁾ _n與DP ⁽ⁱ⁾ _n+1），從而使得AND記憶單元20沿共同字元線（例如WL ⁽ⁱ⁾ _m+1）邏輯地配置成一列。

記憶陣列A ⁽ ⁱ ⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ ⁾ _n）的AND記憶單元20集合。每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ ⁱ ⁾ _m+1與WL ⁽ ⁱ ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n），從而使得AND記憶單元20沿共同源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ ⁾ _n）邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在子區塊BLOCK ⁽ⁱ⁾中，記憶陣列A ⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n）。第n+1行的AND記憶單元20共用共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n+1）而耦接至共同的位元線（例如BL _n+1）。

在一些實施例中，子區塊BLOCK ⁽ⁱ⁺¹⁾包括記憶陣列A ⁽ⁱ⁺¹⁾，其與在子區塊BLOCK ⁽ⁱ⁾中的記憶陣列A ⁽ⁱ⁾相似。記憶陣列A ⁽ⁱ⁺¹⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1）的AND記憶單元20集合。每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n與SP ⁽ⁱ⁺¹⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n與DP ⁽ⁱ⁺¹⁾ _n+1）。記憶陣列A ⁽ ⁱ⁺¹ ⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ ⁱ⁺¹ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ⁺¹ ⁾ _n）的AND記憶單元20集合。每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ ⁱ⁺¹ ⁾ _m+1與WL ⁽ ⁱ⁺¹ ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ ⁱ⁺¹ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ⁺¹ ⁾ _n），從而使得AND記憶單元20沿共同源極柱（例如SP ⁽ ⁱ⁺¹ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ⁺¹ ⁾ _n）邏輯地配置成一行。

子區塊BLOCK ⁽ⁱ⁺¹⁾與子區塊BLOCK ⁽ⁱ⁾共用源極線（例如是SL _n與SL _n+1）與位元線（例如BL _n與BL _n+1）。因此，源極線SL _n與位元線BL _n耦接至子區塊BLOCK ⁽ⁱ⁾的AND記憶陣列中的第n行AND記憶單元20，且耦接至子區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶陣列中的第n行AND記憶單元20。同樣，源極線SL _n+1與位元線BL _n+1耦接至子區塊BLOCK ⁽ⁱ⁾的AND記憶陣列中的第n+1行AND記憶單元20，且耦接至子區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶陣列中的第n+1行AND記憶單元20。

請參照圖1B，記憶陣列10可包括多個分隔物SEP，將閘極堆疊結構52分成多個子區塊B，例如是子區塊B1與子區塊B2。本發明之分隔物SEP包括在Y方向上彼此交替設置的多個堆疊牆STW與多個分隔狹縫SLT。堆疊牆STW與分隔狹縫SLT為不同的絕緣材料。絕緣材料可包括有機絕緣材料、無機絕緣材料或其組合。堆疊牆STW是由多個分隔層56與多個絕緣層54堆疊而成的堆疊結構，如圖1D所示。分隔層56與絕緣層54的材料別例如為氮化矽和氧化矽。分隔狹縫SLT例如為氧化矽。各子區塊B1與B2可包括設置在介電基底50上的閘極堆疊結構52、多個通道柱16、多個導體柱（又可稱為源極柱）32a與多個導體柱（又可稱為汲極柱）32b和多個電荷儲存結構40，如圖1C所示。

請參照圖1B與圖1C，記憶陣列10可安置於半導體晶粒的後段製程（back end of line；BEOL）中。舉例而言，記憶陣列10可安置於半導體晶粒的內連線結構中，諸如，安置於在半導體基底上形成的一或多個主動元件（例如電晶體）上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。介電基底50可包括陣列區AR與階梯區SR。

請參照圖1B與圖1C，閘極堆疊結構52形成在陣列區AR與階梯區SR的介電基底50上。閘極堆疊結構52包括在介電基底50的表面上垂直堆疊的多個閘極層（又稱為字元線）38與多層的絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50（示於圖1D）的表面平行的方向上延伸。在階梯區SR的閘極層38可具有階梯結構SC（示於圖1B），以使得下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗C1可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1E，記憶陣列10還包括多個通道柱16。通道柱16連續延伸穿過陣列區AR的閘極堆疊結構52。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。通道柱16的材料可以是半導體，例如是未摻雜的多晶矽。

請參照圖1C至圖1E，記憶陣列10還包括絕緣填充層24、絕緣柱28、多個導體柱（又可稱為源極柱）32a與多個導體柱（又可稱為汲極柱）32b。導體柱32a與32b以及絕緣柱28設置在通道柱16內各自在垂直於閘極層38的方向（即Z方向）上延伸。導體柱32a與32b藉由絕緣填充層24與絕緣柱28分隔，且與通道柱16電性耦接。導體柱32a與32b例如是摻雜的多晶矽。絕緣柱28例如是氮化矽。

請參照圖1D，電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層（或稱為能隙工程穿隧氧化層）14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14、電荷儲存層12以及阻擋層36例如是氧化矽、氮化矽與氧化矽。在一些實施例中，電荷儲存結構40的一部分（穿隧層14）在垂直於閘極層38的方向（即Z方向）上連續延伸，而電荷儲存結構40的另一部分（電荷儲存層12與阻擋層36）環繞於閘極層38的周圍，如圖1D所示

請參照圖1E，閘極層38與其所環繞的電荷儲存結構40、通道柱16以及源極柱32a與汲極柱32b界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於或等於2位元）的操作。

在進行操作時，將電壓施加至所選擇的字元線（閘極層）38，例如施加高於對應記憶單元20的相應起始電壓（V _th）時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL _n或BL _n+1（示於圖1C）進入汲極柱32b，並經由導通的通道區流至源極柱32a（例如，在由箭頭60所指示的方向上），最後流到源極線SL _n或SL _n+1（示於圖1C）。

請參照圖1B，閘極層38是將絕緣層54與中間層之堆疊結構中的中間層移除，並經由閘極取代製程而形成。在本發明中，部分的多個中間層被留下來做為分隔層56。分隔層56與絕緣層54彼此堆疊而形成子區塊B之間的堆疊牆STW。

堆疊牆STW的分隔層56與分隔狹縫SLT在X方向上連續延伸。在一些實施例中，堆疊牆STW的分隔層56在陣列區AR連續延伸且延伸至階梯區SR。在另一些實施例中，堆疊牆STW的分隔層56在陣列區AR連續延伸，但不會延伸至階梯區SR。亦即，堆疊牆STW的分隔層56在X方向上的長度L1小於或等於分隔狹縫SLT在X方向上的長度L2。

再者，堆疊牆STW的分隔層56在Y方向上的寬度W1小於或等於分隔狹縫SLT在Y方向上的寬度W2。堆疊牆STW的分隔層56在Z方向上的高度H1小於或等於分隔狹縫SLT在Z方向上的高度H2，如圖1D所示。此外，堆疊牆STW的分隔層56與分隔狹縫SLT具有不同的輪廓。從上視圖觀之，堆疊牆STW的分隔層56具有彎曲的輪廓，而分隔狹縫SLT大致呈長矩形，如圖1B所示。

在本發明中，留下來的分隔層56可與絕緣層54一起作為子區塊B之間的堆疊牆STW，因此，分隔層56可以做為支撐結構，減少用來形成分隔狹縫SLT的分隔溝槽的數量，避免在進行閘極取代製程時，因為移除中間層而發生堆疊結構傾倒或倒塌的情形。

堆疊牆STW的方法形成可參照圖2A至圖2G以及圖3A至圖3E詳細說明之。圖2A至圖2G是依照本發明的實施例的一種三維AND快閃記憶體元件的剖面示意圖。圖2C至圖2G為圖3A至圖3E切線IV-IV’的剖面圖。圖3A至圖3E示出圖2C至圖2G的切線III-III’的上視圖。圖4示出一種三維AND快閃記憶體元件的分隔物的上視圖。圖5示出一種三維AND快閃記憶體元件的立體圖。

請參照圖2A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構的介電層，例如氧化矽層。介電基底100包括陣列區AR與階梯區SR。於陣列區AR與階梯區SR的介電基底100上形成堆疊結構SK1。堆疊結構SK1又可稱為絕緣堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的絕緣層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與絕緣層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為絕緣層104。絕緣層104例如為氧化矽層。中間層106例如為氮化矽層。中間層106可作為犧牲層，在後續的製程中被局部移除之。在本實施例中，堆疊結構SK1具有8層絕緣層104與7層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。

在一些實施例中，在形成堆疊結構SK1之前，在介電基底100上先形成絕緣層101、停止層102與導體層103。絕緣層101例如是氧化矽。停止層102形成在絕緣層中101。停止層102例如是導體圖案，例如是多晶矽圖案。導體層103例如是接地的多晶矽層。導體層103又可以稱為虛設閘極，其可以用來關閉漏電路徑。

將堆疊結構SK1圖案化，以在階梯區SR形成階梯結構SC（如圖3A與圖5所示）。

接著，請參照圖2B與圖3A，於陣列區AR的堆疊結構SK1中形成多個開孔108。在本實施例中，開孔108延伸穿過導體層103，且其底面暴露出停止層102與絕緣層101，但本發明不限於此。在本實施例中，以上視角度來看，開孔108具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形（未示出）。

請參照圖2B與圖3A，在開孔108之中形成穿隧層114與通道柱116。穿隧層例如是氧化矽層。通道柱116的材料可為半導體，例如未摻雜多晶矽。穿隧層114與通道柱116的形成方法例如是在堆疊結構SK1上以及開孔108之中形成穿隧材料層以及通道材料層。接著，進行回蝕製程，以局部移除穿隧材料層與通道材料層，形成穿隧層114與通道柱116。穿隧層114與通道柱116覆蓋在開孔108的側壁上，裸露出開孔108的底部。穿隧層114與通道柱116可延伸穿過堆疊結構SK1並延伸至絕緣層101中。通道柱116的上視圖例如為環形，且在其延伸方向上（例如垂直介電基底100的方向上）可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀（例如多邊形）的輪廓。

在本實施例中，電荷儲存結構140的穿隧層114形成在開孔108之內，電荷儲存結構140的儲存層112與阻擋層136在閘極取代製程期間才形成在水平開口134之中，如圖2F所示。

請參照圖2B與圖3A，在開孔108中形成絕緣填充層124與絕緣柱128。絕緣填充層124的材料例如是氧化矽；絕緣柱128的材料例如是氮化矽。在絕緣填充層124填充開孔108時，在尚未完全填滿而留下孔洞之際，填入不同於絕緣填充層124的絕緣材料，將開孔108完全封口。在經由乾蝕刻或濕蝕刻製程將絕緣材料回蝕至絕緣填充層124的表面裸露出來，留在開孔108正中心的絕緣材料形成絕緣柱128。

請參照圖2C與圖3A，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔130a與130b。在進行蝕刻的過程中，可以停止層102做為蝕刻停止層。因此，所形成的孔130a與130b從堆疊結構SK1延伸至裸露出停止層102為止。圖案化製程所定義的孔的圖案的輪廓可以與絕緣柱128的輪廓相切。圖案化製程所定義的孔的圖案的輪廓也可超出絕緣柱128的輪廓。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。此外，在一些實施例中，圖案化製程所定義的孔的圖案的輪廓會超出開孔108的輪廓，使得孔130a與130b裸露出堆疊結構SK1的部分頂絕緣層104。

請參照圖3A，在一些實施例中，還在階梯區SR中形成虛設柱118。虛設柱118可以在後續閘極取代製程中做為支撐柱。虛設柱118可以在形成穿隧層114、通道柱116、絕緣填充層124以及絕緣柱128時同時形成。虛設柱118也可以另外形成。虛設柱118的數量可以依據需要而定。在一些實施例中，在階梯區SR的虛設柱118彼此相錯，且階梯區SR的虛設柱118之間的距離D2大於或等於通道柱116之間的距離D1，且其密度低於在陣列區AR的通道柱116的密度。

參照圖2C與圖3A，在孔130a與130b中形成導體柱132a與132b。導體柱132a與132b可分別做為源極柱與汲極柱，且分別與通道柱116電性連接。導體柱132a與132b可以是在絕緣填充層124上以及孔130a與130b中形成導體層，然後再經由回蝕刻而形成。導體柱132a與132b例如是摻雜的多晶矽。導體柱132a與132b的徑向尺寸可以相同或是相異。導體柱132a與132b的中心的連線可以與Y方向夾銳角（如圖3A所示）；或與Y方向平行（未示出），即與後續形成的分隔狹縫SLT垂直（如圖3E所示）。此外，相鄰兩列的通道柱116可以彼此相錯（如圖3A至圖3E所示），或是彼此對齊（未示出）。

之後，參照圖2D至圖2G以及圖3B至圖3E，進行取代製程，以將多層中間層106取代為多層閘極層138等。首先，參照圖2D與圖3B，對堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成多個分隔溝槽133。在進行蝕刻製程時，可以導體層103做為蝕刻停止層，使得分隔溝槽133裸露出導體層103。

參照圖3B，分隔溝槽133沿著X方向延伸，使陣列區AR與階梯區SR的堆疊結構SK1分割成多個區塊TB。每個區塊TB包括堆疊結構SK2、多個通道柱116以及位於多個通道柱116之中的構件，例如導體柱132a與132b、穿隧層114、絕緣填充層124與絕緣柱128。本發明的區塊TB的面積是後續形成之子區塊B的面積的兩倍以上，具有較低的高寬比。

接著，請參照圖2E與圖3C，進行蝕刻製程，例如濕式蝕刻製程，以將部分的多層中間層106移除。由於蝕刻製程所採用的蝕刻液（例如是熱磷酸）注入於分隔溝槽133之中，再將所接觸的部分的多層中間層106移除。因此，在較接近分隔溝槽133之處的多層中間層106會先被移除，而較遠離分隔溝槽133之處的多層中間層106會較慢被移除。在進行蝕刻的過程中，當通道柱116與分隔溝槽133之間的多層中間層106被移除時，由於穿隧層114與中間層106的材料不同，因此，穿隧層114可以做為蝕刻停止層，以保護通道柱116。繼續進行蝕刻製程，藉由時間模式的控制，將大部分的多層中間層106移除，以形成多個水平開口134的堆疊結構SK3。距離分隔溝槽133較遠的部分的中間層106a被留下來，而形成分隔層156。留下來的分隔層156位於兩個水平開口134之間，如圖2E所示。

在一些實施例中，在階梯區SR的虛設柱118的密度較低，因此，蝕刻速率較大。在陣列區AR的通道柱116的密度較高，蝕刻液的流動速率較低，蝕刻速率較低，距離分隔溝槽133最遠的多層中間層106a被留下來。因而使得階梯區SR與陣列區AR的分隔層156的寬度不同（未示出）。此外，在一些實施例中，分隔層156具有彎曲的輪廓。所留下來的分隔層156的大小，除了可以藉由蝕刻的時間控制之外，也可以藉由階梯區SR的虛設柱118的尺寸與密度與陣列區AR的通道柱116的尺寸與密度的調整來加以控制階梯區SR與陣列區AR的中間層106的蝕刻速率。

分隔層156與絕緣層104共同在Z方向上彼此交替堆疊而形成堆疊牆STW。因此，堆疊牆STW可以與通道柱116以及虛設柱118共同做為支撐結構，避免堆疊結構SK3傾斜或倒塌，如圖2E與圖3C所示。

此外，由於多層中間層106a可與絕緣層104共同做為堆疊牆STW，而將區塊TB分成兩個子區塊B（例如子區塊B1與B2）。堆疊牆STW的位置不需先形成分隔溝槽133，因此，可以減少分隔溝槽133的數量，保留截面積較大且高寬比較小的區塊TB，以避免因為子區塊B的堆疊結構的截面積過小且高寬比過大而發生傾斜或倒塌，如圖4與圖5所示。

請參照圖2F與圖3D，在多個水平開口134中形成多層儲存層112、多層阻擋層136以及閘極層138。儲存層112例如是氮化矽。阻擋層136例如為介電常數大於或等於7的高介電常數的材料，例如氧化鋁（Al ₁O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層138例如是鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層137。阻障層137的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝槽133與水平開口134之中依序形成儲存材料層、阻擋材料層、阻障材料層以及導體材料層，然後，再進行回蝕刻製程，移除多個分隔溝槽133中的儲存材料層、阻擋材料層、阻障材料層以及導體材料層，以在多個水平開口134中形成儲存層112、阻擋層136、阻障層137以及閘極層138。阻擋層136、穿隧層114與儲存層112合稱為電荷儲存結構140。至此，形成閘極堆疊結構150。閘極堆疊結構150，設置於介電基底100上，且包括彼此交互堆疊的多層閘極層138與多層絕緣層104。閘極層138中埋有分隔層156。分隔層156的兩側與閘極層138相鄰，如圖2F所示。

請參照圖2G與圖3E，在分隔溝槽133中形成分隔狹縫SLT。分隔狹縫SLT的形成方法包括在閘極堆疊結構150上以及分隔溝槽133中填入絕緣材料，然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構150上多餘的絕緣材料。絕緣材料例如氧化矽。分隔狹縫SLT與其相鄰的儲存層112、閘極層138以及絕緣層104接觸且具有界面133I。而在堆疊牆STW中的分隔層156與其相鄰的儲存層112接觸且具有界面156I；而堆疊牆STW中位於分隔層156上下方的絕緣層104，則是連續延伸至儲存層112下方。亦即，界面133I在Z方向為連續延伸；而界面156I則是在Z方向為不連續延伸。在Y方向上彼此交替設置的多個堆疊牆STW與多個分隔狹縫SLT將閘極堆疊結構150分隔成多個子區塊B。多個堆疊牆STW與多個分隔狹縫SLT共同形成分隔物SEP。在階梯區SR的分隔層156長度小於或等於在階梯區SR的分隔狹縫SLT的長度，如圖5所示。

請參照圖3E，之後，在階梯區SR中形成接觸窗C1。接觸窗C1著陸於階梯區SR的閘極層138的末端，並與其電性連接。

以上的實施例是以3D AND快閃記憶體來說明。然而，本發明實施例不以此為限，本發明實施例亦可應用於3D NOR快閃記憶體或3D NAND快閃記憶體。

本發明實施例在進行閘極取代製程時，將部分的中間層留下來做為分隔層。因此，可以與現有製程整合，不會增加製程步驟，且可以藉由蝕刻製程有效控制製程變異。再者，這些分隔層可與絕緣層共同形成堆疊牆。堆疊牆可以與通道柱共同做為支撐結構，避免堆疊結構傾斜或倒塌，因此可以提升良率，並且可以避免後續在形成之位元線（GBL）接觸窗時因為堆疊結構傾斜而發生錯誤對準，因而導致所形成的接觸窗與頂層的閘極層發生短路。

10、A ⁽ⁱ⁾、A ⁽ⁱ⁺¹⁾:記憶陣列 12:電荷儲存層 14、114:穿隧層 15、56、156:分隔層 16、116:通道柱 20:記憶單元 24、124:絕緣填充層 28、128:絕緣柱 32a:源極柱/導體柱 32b:汲極柱/導體柱 36、136:阻擋層 38、138:閘極層/字元線 40、140:電荷儲存結構 50、100:介電基底 52、150:閘極堆疊結構 54、101、104:絕緣層 60:箭頭 102:停止層 103:導體層 106、106a:中間層 108:開孔 112:儲存層 118:虛設柱 130a、130b:孔 132a、132b:導體柱 133:分隔溝槽 133I、156I:界面 134:水平開口 137:阻障層 AR:陣列區 B、B1、B2、BLOCK、BLOCK ⁽ⁱ⁾、BLOCK ⁽ⁱ⁺¹⁾:子區塊 BL _n、BL _n+1:位元線 C1:接觸窗 D1、D2:距離 SP ⁽ ⁱ ⁾ _n、SP ⁽ⁱ⁾ _n+1、SP ⁽ ⁱ⁺¹ ⁾ _n、SP ⁽ⁱ⁺¹⁾ _n+1:源極柱 DP ⁽ⁱ⁾ _n、DP ⁱ⁾ _n+1、DP ⁱ⁺¹⁾ _n、DP ⁽ⁱ⁺¹⁾ _n+1:源極柱 H1、H2:高度 X、Y、Z:方向 L1、L2:長度 NAND、NOR:D SC:階梯結構 SEP:分隔物 SK2、SK2、SK3:堆疊結構 SLT:分隔狹縫 SR:階梯區 STW:堆疊牆 TB:區塊 W1、W2:寬度 WL ⁽ⁱ⁾ _m、WL ⁽ⁱ⁾ _m+1、WL ⁽ⁱ⁺¹⁾ _m、WL ⁽ⁱ⁺¹⁾ _m+1:字元線 X、Y、Z:方向 I-I’、II-II’、III-III’、IV-IV’:切線

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出根據一些實施例的3D AND快閃記憶體陣列的上視圖。圖1C示出圖1B中簡化的部分的記憶陣列的局部三維視圖。圖1D示出圖1C的切線I-I’的剖面圖。圖1E示出圖1C、圖1D的切線II-II’的上視圖。圖2A至圖2G是依照本發明的實施例的一種三維AND快閃記憶體元件的剖面示意圖。圖2C至圖2G為圖3A至圖3E切線IV-IV’的剖面圖。圖3A至圖3E示出圖2C至圖2G的切線III-III’的上視圖。圖4示出一種三維AND快閃記憶體元件的分隔物的上視圖。圖5示出一種三維AND快閃記憶體元件的立體圖。

B、B1、B2:子區塊

100:介電基底

101、104:絕緣層

102:停止層

103:導體層

106a:中間層

112:儲存層

114:穿隧層

116:通道柱

124:絕緣填充層

128:絕緣柱

132a、132b:導體柱

133:分隔溝槽

134:水平開口

156:分隔層

SK3:堆疊結構

STW:堆疊牆

III-III’:切線

Y、Z:方向

Claims

一種三維AND快閃記憶體元件，包括：堆疊結構，位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；多個分隔物，將所述堆疊結構分隔成多個子區塊，所述多個分隔物包括：多個堆疊牆，包括彼此交替堆疊的多個分隔層與所述多個絕緣層，其中所述多個分隔層埋在所述多個閘極層中；多個分隔狹縫，與所述多個堆疊牆彼此交替，其中每一分隔狹縫延伸穿過所述堆疊結構的所述多個閘極層與所述多個絕緣層；多個通道柱，延伸穿過每一子區塊的所述堆疊結構；多個源極柱與多個汲極柱，位於所述多個通道柱內，且與所述多個通道柱電性連接；以及多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間，其中所述每一分隔層的長度小於或等於所述每一分隔狹縫的長度；所述每一分隔層的寬度小於或等於所述每一分隔狹縫的寬度。
如請求項1所述的三維AND快閃記憶體元件，其中所述每一分隔層具有彎曲的輪廓。
如請求項1所述的三維AND快閃記憶體元件，其中所述多個分隔層的材料與所述分隔狹縫的材料不同。
如請求項1所述的三維AND快閃記憶體元件，其中所述每一分隔層的兩側與所述多個閘極層相鄰。
如請求項1所述的三維AND快閃記憶體元件，其中所述多個分隔層的每一側壁與所述電荷儲存結構接觸。
一種三維AND快閃記憶體元件的製造方法，包括：形成堆疊結構於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層；形成多個通道柱延伸穿過所述堆疊結構；於所述多個通道柱內形成與所述多個通道柱電性連接的多個源極柱與多個汲極柱；圖案化所述堆疊結構，以在所述堆疊結構中形成多個分隔溝槽，每一分隔溝槽延伸穿過所述堆疊結構的所述多個中間層與所述多個絕緣層；局部地移除所述多個中間層，以形成多個水平開口，其中未被移除的部分所述多個中間層形成多個分隔層，所述多個分隔層與所述多個絕緣層形成多個堆疊牆，所述多個分隔溝槽與所述多個堆疊牆彼此交替，並將所述堆疊結構分隔成多個子區塊；在所述多個水平開口中形成多個閘極層，其中每一分隔層夾在所述多個閘極層之間；形成多個電荷儲存結構，位於所述多個閘極層與所述通道柱之間；以及於所述多個分隔溝槽中形成多個分隔狹縫，其中所述多個分隔狹縫與所述多個堆疊牆彼此交替，並將所述堆疊結構分隔成多個子區塊。
如請求項6所述的三維AND快閃記憶體元件的製造方法，其中所述每一分隔層的長度小於或等於所述每一分隔狹縫的長度；所述每一分隔層的寬度小於或等於所述每一分隔狹縫的寬度。
如請求項6所述的三維AND快閃記憶體元件的製造方法，其中所述多個分隔層的材料與所述分隔狹縫的材料不同。
如請求項6所述的三維AND快閃記憶體元件的製造方法，其中每一所述分隔層的多個側壁裸露於所述多個水平開口。