TWI812164B

TWI812164B - 三維and快閃記憶體元件及其製造方法

Info

Publication number: TWI812164B
Application number: TW111114153A
Authority: TW
Inventors: 胡志瑋; 葉騰豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-04-14
Filing date: 2022-04-14
Publication date: 2023-08-11
Also published as: TW202341444A

Abstract

一種三維AND快閃記憶體元件，包括閘極堆疊結構、通道柱、源極柱與汲極柱、電荷儲存結構、第一電晶體與第二電晶體。所述閘極堆疊結構位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。所述通道柱延伸穿過所述閘極堆疊結構。源極柱與汲極柱，位於所述通道柱內，且與所述通道柱電性連接。所述電荷儲存結構，位於所述多個閘極層與所述通道柱之間。所述第一電晶體位於所述閘極堆疊結構上方，電性連接所述汲極柱。所述第二電晶體位於所述閘極堆疊結構上方，電性連接所述源極柱。

Description

三維AND快閃記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種快閃記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。然而，仍存在許多與三維記憶體元件相關的挑戰。

本發明提出一種三維AND快閃記憶體元件可以使得避免讀取錯誤。

本發明提出一種三維AND快閃記憶體元件的製造方法可以與現有製程整合而在記憶胞陣列中形成做為開關的電晶體，以避免錯誤讀取。

依據本發明實施例的一種三維AND快閃記憶體元件，包括閘極堆疊結構、通道柱、源極柱與汲極柱、電荷儲存結構、第一電晶體與第二電晶體。所述閘極堆疊結構位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。所述通道柱延伸穿過所述閘極堆疊結構。源極柱與汲極柱，位於所述通道柱內，且與所述通道柱電性連接。所述電荷儲存結構，位於所述多個閘極層與所述通道柱之間。所述第一電晶體位於所述閘極堆疊結構上方，電性連接所述汲極柱。所述第二電晶體位於所述閘極堆疊結構上方，電性連接所述源極柱。

依據本發明實施例的一種三維AND快閃記憶體元件，包括：第一區塊、第二區塊、位元線與源極線。所述第一區塊包括多個第一記憶單元、第一電晶體與第二電晶體。所述多個第一記憶單元，彼此並聯成第一記憶體串。所述第一電晶體，與所述第一記憶體串的汲極柱串連。所述第二電晶體，與所述第一記憶體串的源極柱串連。所述第二區塊包括多個第二記憶單元、第三電晶體與第四電晶體。所述多個第二記憶單元，彼此並聯成第二記憶體串。所述第三電晶體與所述第二記憶體串的汲極柱串連。所述第四電晶體與所述第二記憶體串的源極柱串連。所述位元線連接所述所述第一區塊的所述第一電晶體的汲極區與所述第二區塊的所述第三電晶體的汲極區。所述源極線連接所述所述第一區塊的所述第二電晶體的源極區與所述第二區塊的所述第四電晶體的源極區。

依據本發明實施例的一種三維AND快閃記憶體元件的製造方法，包括：形成第一堆疊結構於介電基底上，其中所述第一堆疊結構包括彼此交替堆疊的多個第一中間層與多個第二絕緣層。形成通道柱延伸穿過所述第一堆疊結構。於所述通道柱內形成與所述通道柱電性連接的源極柱與汲極柱。形成第二堆疊結構於所述第一堆疊結構上，其中所述第二堆疊結構包括彼此交替堆疊的多個第二絕緣層與至少一第二中間層。形成第一通道插塞與第二通道插塞伸穿過所述第二堆疊結構，其中所述第一通道插塞著陸在且電性連接所述汲極柱，所述第二通道插塞著陸在且電性連接所述源極柱。局部地移除所述多個第一中間層與所述至少一第二中間層，以形成多個第一水平開口以及至少一第二水平開口。形成閘介電層於所述至少一第二水平開口中。形成多個第一閘極層於所述多個第一水平開口中，並形成至少一第二閘極層於所述至少一第二水平開口剩餘的空間中。形成多個電荷儲存結構，位於所述多個第一閘極層與所述通道柱之間。形成第一摻雜區於所述第一通道插塞中，並形成第二摻雜區於所述第二通道插塞中。

本發明實施例之三維AND快閃記憶體元件的製造方法可以與現有製程整合而在記憶胞陣列形成多個電晶體。這些電晶體可以做為開關的，以避免錯誤讀取。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶體陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。

圖1A為包括配置成列及行的垂直AND記憶體陣列10的2個區塊BLOCK ⁽ⁱ⁾與BLOCK ⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK ⁽ⁱ⁾中包括記憶體陣列A ⁽ⁱ⁾。記憶體陣列A ⁽ⁱ⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁾ _m+1）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁾ _n與SP ⁽ⁱ⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁾ _n與DP ⁽ⁱ⁾ _n+1），從而使得AND記憶單元20沿共同字元線（例如WL ⁽ⁱ⁾ _m+1）邏輯地配置成一列。

記憶體陣列A ⁽ ⁱ ⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ ⁾ _n）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ⁱ⁾ _m+1與WL ⁽ⁱ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ⁱ⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n）。因此，記憶體陣列A ⁽ⁱ⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ⁱ⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁾ _n）邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK ⁽ⁱ⁾中，記憶體陣列A ⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n）。第n+1行的AND記憶單元20共用共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n+1）。

共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）耦接至共同的源極線（例如SL _n）；共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n）耦接至共同的位元線（例如BL _n）。共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）耦接至共同的源極線（例如SL _n+1）；共同的汲極柱（例如DP ⁽ⁱ⁾ _n+1）耦接至共同的位元線（例如BL _n+1）。

相似地，區塊BLOCK ⁽ⁱ⁺¹⁾包括記憶體陣列A ⁽ⁱ⁺¹⁾，其與在區塊BLOCK ⁽ⁱ⁾中的記憶體陣列A ⁽ⁱ⁾相似。記憶體陣列A ⁽ⁱ⁺¹⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁺¹⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n與SP ⁽ⁱ⁺¹⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n與DP ⁽ⁱ⁺¹⁾ _n+1）。記憶體陣列A ⁽ⁱ⁺¹⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）的AND記憶單元20集合，這些AND記憶單元20集合彼此並聯，又稱為記憶體串。記憶體陣列A ⁽ⁱ⁺¹⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1與WL ⁽ⁱ⁺¹⁾ _m），且耦接至共同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）。因此，記憶體陣列A ⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）邏輯地配置成一行。

區塊BLOCK ⁽ⁱ⁺¹⁾與區塊BLOCK ⁽ⁱ⁾共用源極線（例如是SL _n與SL _n+1）與位元線（例如BL _n與BL _n+1）。因此，源極線SL _n與位元線BL _n耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶體陣列A ⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶體陣列A ⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL _n+1與位元線BL _n+1耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶體陣列A ⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶體陣列A ⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

請參照圖1B至圖1D，記憶體陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件（例如電晶體）上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。記憶體陣列10可包括閘極堆疊結構52、多個通道環16、多個第一導體柱（又可稱為源極柱）32a與多個第二導體柱（又可稱為汲極柱）32b和多個電荷儲存結構40。

請參照圖1B，閘極堆疊結構52形成在陣列區（未示出）與階梯區（未示出）的介電基底50上。閘極堆疊結構52包括在介電基底50的表面50s上垂直堆疊的多個閘極層（又稱為字元線）38與多層的絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構（未示出）。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗（未示出）可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1D，記憶體陣列10還包括在Z方向上堆疊的多個通道環16。在一些實施例中，通道環16於上視角度來看可具有環形的輪廓。通道環16的材料可以是半導體材料，例如是未摻雜的多晶矽。

請參照圖1B至圖1D，記憶體陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面（即XY平面）的方向（即Z方向）上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接該通道環16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽或是氧化矽。

請參照圖1C與圖1D，電荷儲存結構40設置於通道環16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層（或稱為能隙工程穿隧氧化層）14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分（穿隧層14與電荷儲存層12）在垂直於閘極層38的方向（即Z方向）上連續延伸，而電荷儲存結構40的另一部分（阻擋層36）環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40（穿隧層14、電荷儲存層12與阻擋層36）環繞於閘極層38的周圍。

請參照圖1E，電荷儲存結構40、通道環16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道環16連接，因此電子可沿著通道環16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於或等於2位元）的操作。

請參照圖1A與圖1B，在進行操作時，將電壓施加至所選擇的字元線（閘極層）38，例如施加高於對應記憶單元20的相應起始電壓（V _th）時，與所選擇的字元線38相交的通道環16被導通，而允許電流從位元線BL _n或BL _n+1（示於圖1B）進入汲極柱32b，並經由導通的通道區流至源極柱32a（例如，在由箭頭60所指示的方向上），最後流到源極線SL _n或SL _n+1（示於圖1B）。

參照圖1A，在本發明的一些實施例中，源極線SL _n與記憶陣列的源極柱SP ⁽ ⁱ ⁾ _n、SP ⁽ⁱ⁾ _n+1之間還包括電晶體T2 ⁽ ⁱ ⁾ _n、T2 ⁽ⁱ⁾ _n+1。源極線SL _n+1與記憶陣列的源極柱SP ⁽ ⁱ⁺¹ ⁾ _n、SP ⁽ⁱ⁺¹⁾ _n+1之間還包括電晶體T2 ⁽ ⁱ⁺¹ ⁾ _n、T2 ⁽ⁱ⁺¹⁾ _n+1。位元線BL _n與記憶陣列的汲極柱DP ⁽ⁱ⁾ _n、DP ⁽ⁱ⁾ _n+1之間還包括電晶體T1 ⁽ ⁱ ⁾ _n、T1 ⁽ⁱ⁾ _n+1。位元線BL _n+1與記憶陣列的汲極柱DP ⁽ⁱ⁺¹⁾ _n、DP ⁽ⁱ⁺¹⁾ _n+1之間還包括電晶體T1 ⁽ ⁱ⁺¹ ⁾ _n、T1 ⁽ⁱ⁺¹⁾ _n+1。

參照圖1B、1C、1D，源極線SL _n與記憶陣列的源極柱32a之間還包括電晶體T2 _n。源極線SL _n+1與記憶陣列的源極柱32a之間還包括電晶體T2 _n+1。位元線BL _n與記憶陣列的汲極柱32b之間還包括電晶體T1 _n。位元線BL _n+1與記憶陣列的汲極柱32b之間還包括電晶體T1 _n+1。電晶體T1 ⁽ ⁱ ⁾ _n、T1 ⁽ⁱ⁾ _n+1、T1 ⁽ ⁱ⁺¹ ⁾ _n、T1 ⁽ⁱ⁺¹⁾ _n+1、T1 _n、T1 _n ₊₁以及T2 ⁽ ⁱ ⁾ _n、T2 ⁽ⁱ⁾ _n+1、T2 ⁽ ⁱ⁺¹ ⁾ _n、T2 ⁽ⁱ⁺¹⁾ _n+1、T2 _n、T2 _n+1可以做為開關，以使得記憶單元的操作（例如讀取）更為精確，減少或避免讀取錯誤。

圖2A至圖2L是依照本發明的實施例的一種三維AND快閃記憶體元件的製造流程的剖面示意圖。圖3A至圖3L是圖2A至圖2L的上視圖。圖2A至圖2L是圖3A至圖3L的切線A-A’的剖面圖。

請參照圖2A與圖3A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構的介電層，例如氧化矽層。介電基底100包括陣列區AR與階梯區（未示出）。於陣列區AR與階梯區（未示出）的介電基底100上形成堆疊結構SK1。堆疊結構SK1又可稱為絕緣堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的絕緣層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與絕緣層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為絕緣層104。絕緣層104例如為氧化矽層。中間層106例如為氮化矽層。中間層106可作為犧牲層，在後續的製程中被全部或局部移除之。在本實施例中，堆疊結構SK1具有6層絕緣層104與5層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。

在一些實施例中，在形成堆疊結構SK1之前，在介電基底100上先形成絕緣層101、停止層102與導體層103。絕緣層101例如是氧化矽。停止層102形成在絕緣層101中。停止層102例如是導體圖案，例如是多晶矽圖案。導體層103例如是接地的多晶矽層。導體層103又可以稱為虛設閘極。

將堆疊結構SK1圖案化，以在階梯區（未示出）形成階梯結構（未示出）。

接著，請參照圖2B與圖3B，於陣列區AR的堆疊結構SK1中形成多個開孔108。在本實施例中，開孔108延伸穿過導體層103，且其底面暴露出停止層102與絕緣層101，但本發明不限於此。在本實施例中，以上視角度來看，開孔108具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形（未示出）。

請參照圖2B與圖3B，在開孔108之中形成穿隧層114與通道柱116。穿隧層例如是氧化矽層。通道柱116的材料可為半導體，例如未摻雜多晶矽。穿隧層114與通道柱116的形成方法例如是在堆疊結構SK1上以及開孔108之中形成穿隧材料以及通道材料。穿隧材料的形成方法包括可以採用乾式熱氧化製程、濕式熱氧化製程或其組合。乾式熱氧化製程可以先將導體層103氧化形成氧化矽。濕式熱氧化製程可以將中間層106氧化以形成氧化矽。乾式熱氧化製程例如是用爐管氧化法。濕式熱氧化製程例如是臨場蒸氣產生技術（In-Situ Steam Generation，ISSG）。通道材料可以採用化學氣相沉積法來形成。接著，進行回蝕製程，以局部移除穿隧材料與通道材料，形成穿隧層114與通道柱116。穿隧層114與通道柱116覆蓋在開孔108的側壁上，裸露出開孔108的底部。穿隧層114與通道柱116可延伸穿過堆疊結構SK1並延伸至絕緣層101中。通道柱116的上視圖例如為環形，且在其延伸方向上（例如垂直介電基底100的方向上）可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未被分成多個不相連的部分。在另一些實施例中，通道柱116在其延伸方向上（例如垂直介電基底100的方向上）可為不連續的，且被分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀（例如多邊形）的輪廓。

在本實施例中，電荷儲存結構140的穿隧層114形成在開孔108之內，電荷儲存結構140的儲存層112與阻擋層136在閘極取代製程期間才形成在水平開口134之中，如圖2I與2J所示。在另一實施例中，電荷儲存結構140的穿隧層114與儲存層112形成在開孔108之內，電荷儲存結構140的阻擋層136在閘極取代製程期間才形成在水平開口134之中（未示出）。

請參照圖2B與圖3B，在開孔108中形成絕緣填充層124與絕緣柱128。絕緣填充層124的材料例如是氧化矽，形成的方法例如是低溫熱氧化法。絕緣柱128的材料例如是氮化矽，形成的方法例如是化學氣相沉積法。在絕緣填充層124填充開孔108時，在尚未完全填滿而留下孔洞之際，填入不同於絕緣填充層124的絕緣材料，將開孔108完全封口。在經由乾蝕刻或濕蝕刻製程將絕緣材料回蝕至絕緣填充層124的表面裸露出來，留在開孔108正中心的絕緣材料形成絕緣柱128。

請參照圖2C與圖3C，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔130a與130b。在進行蝕刻的過程中，可以停止層102做為蝕刻停止層。因此，所形成的孔130a與130b從堆疊結構SK1延伸至裸露出停止層102為止。圖案化製程所定義的孔的圖案的輪廓可以與絕緣柱128的輪廓相切。圖案化製程所定義的孔的圖案的輪廓也可超出絕緣柱128的輪廓。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。此外，在一些實施例中，圖案化製程所定義的孔的圖案的輪廓會超出開孔108的輪廓，使得孔130a與130b裸露出堆疊結構SK1的部分頂絕緣層104（未示出）。

參照圖2C與圖3C，在孔130a與130b中形成導體柱132a與132b。導體柱132a與132b可分別做為源極柱與汲極柱，且分別與通道柱116電性連接。導體柱132a與132b可以是在絕緣填充層124上以及孔130a與130b中形成導體層，然後再經由回蝕刻而形成。導體柱132a與132b例如是摻雜的多晶矽。

參照圖2D與圖3D，在堆疊結構SK1上形成堆疊結構SK2。堆疊結構SK2可由依序交錯堆疊的絕緣層204與中間層206所構成。絕緣層204例如為氧化矽層。中間層206例如為氮化矽層。中間層206可作為犧牲層，在後續的製程中被全部或局部移除之。在本實施例中，堆疊結構SK2具有2層絕緣層204與1層中間層206，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層204與更多層的中間層206。

接著，請參照圖2E與圖3E，進行圖案化製程，例如是微影與蝕刻製程，以在堆疊結構SK2中形成孔230a與230b。在本實施例中，以上視角度來看，孔230a與230b具有圓形的輪廓，但本發明不限於此。在其他實施例中，孔230a與230b可具有其他形狀的輪廓，例如多邊形（未示出）。圖案化製程所定義的孔的圖案的輪廓可以使得孔230a與230b的底面暴露出導體柱132a與132b。圖案化製程所定義的孔的圖案的輪廓也可可以使得孔230a與230b的底面進一步裸露出通道柱116。

參照圖2F與圖3F在孔230a與230b中形成導體插塞232a與232b。導體插塞232a與232b可以是在堆疊結構SK2上以及孔230a與230b中形成導體層，然後再經由回蝕刻而形成。在一些實施例中，導體插塞232a與232b例如是均為未摻雜的多晶矽。然而，本發明並不以此為限。在另一些實施例中，導體插塞232a與232b的其中之一可以具有摻質，如圖4A與圖4C所示。或者，導體插塞232a與232b兩者均具有摻質，如圖4B與圖4D所示。在圖4B中，導體插塞232a與232b具有相異的摻質。在圖4D中，導體插塞232a與232b具有相同的摻質。

在一些實施例中，導體插塞232a與232b與導體柱132a與132b均是在Z方向延伸的實心柱。導體插塞232a與232b可以分別著陸在導體柱132a與132b上且與導體柱132a與132b電性連接。導體插塞232a與232b可以與導體柱132a與132b的尺寸相同或相異。導體插塞232a與232b的形狀與通道柱116的形狀不同。導體插塞232a與232b為在Z方向延伸的實心柱，通道柱116為在Z方向延伸的空心柱。導體插塞232a與232b在通道柱116的外側壁的範圍內。導體插塞232a與232b可以與通道柱116的頂面接觸或不接觸。

請參照圖2G至圖2J以及圖3G至圖3J，進行取代製程，以將多層中間層206取代為多層閘介電層214與多層閘極層238，並將多層中間層106取代為多層閘極層138與多個電荷儲存結構140等。首先，參照圖2G與圖3G，對堆疊結構SK2與SK1進行圖案化製程，例如是微影與蝕刻製程，以形成多個分隔溝槽133。在進行蝕刻製程時，可以導體層103做為蝕刻停止層，使得分隔溝槽133裸露出導體層103。

請參照圖3G，分隔溝槽133沿著X方向延伸，使陣列區AR與階梯區（未示出）的堆疊結構SK2與SK1分割成多個區塊TB1、TB2、TB3。

接著，請參照圖2H與圖3H進行蝕刻製程，例如濕式蝕刻製程，以將部分的多層中間層206與106移除。由於蝕刻製程所採用的蝕刻液（例如是熱磷酸）注入於分隔溝槽133之中，再將所接觸的部分的多層中間層206與106移除。在進行蝕刻的過程中，當多層中間層206與106被移除時，由於絕緣層104、導體插塞232a、232b以及穿隧層114與中間層206、106的材料不同，因此，導體插塞232a、232b以及穿隧層114可以做為停止層。藉由時間模式的控制，將大部分的多層中間層206、106移除，以形成多個水平開口234與134。水平開口134是在通道柱116以外的空間。水平開口234則包含導體插塞232a、232b之外以及其彼此之間的空間。請參照圖2I與圖3I，在多個水平開口234所裸露的導體插塞232a、232b的側壁分別形成閘介電層214a、214b的第一部分P1（如圖2J中所示）。閘介電層214a、214b的第一部分P1的材料例如是氧化矽，形成的方法例如是熱氧化法。亦即閘介電層214a、214b的第一部分P1覆蓋且接觸導體插塞232a、232b的中側壁，導體插塞232a、232b的上側壁與下側壁則被絕緣層204覆蓋且接觸，而未被閘介電層的第一部分P1覆蓋。閘介電層214a、214b的第一部分P1與穿隧層114之間被絕緣層204以及104分隔開，而未連接且不連續。

請參照圖2J與圖3J，在多個水平開口234中形成多個閘介電層214a、214b的第二部分P2以及閘極層238，並在多個水平開口134中形成多個電荷儲存結構140的多層儲存層112、多層阻擋層136以及多層閘極層138。閘介電層214a、214b的第二部分P2可以包括多層，例如是第一層P21與第二層P22。第一層P21可與儲存層112的材料相同。第二層P22可與阻擋層136的材料相同。

第一層P21與儲存層112例如是氮氧化矽、氮化矽或其組合。第二層P22與阻擋層136例如為氧化矽、介電常數大於或等於7的高介電常數的材料或其組合。介電常數大於或等於7的高介電常數的材料例如氧化鋁（Al ₁O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層238與138例如是鎢。在一些實施例中，在形成多層閘極層238與138之前，還形成阻障層237與137。阻障層237與137的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝槽133與水平開口134之中依序形成儲存材料、阻擋材料、阻障材料以及導體材料，然後，再進行回蝕刻製程，移除多個分隔溝槽133中的儲存材料、阻擋材料、阻障材料以及導體材料，以在多個水平開口134中形成儲存層112、阻擋層136、阻障層137以及閘極層138。阻擋層136、穿隧層114與儲存層112合稱為電荷儲存結構140。阻障層137以及閘極層138做為記憶體陣列的多個字元線WL_1、WL_2、WL_3、WL_4、WL_5。多層閘極層138與多層絕緣層104形成閘極堆疊結構150。閘極堆疊結構150包括多個記憶單元。這些記憶單元經由導體柱132a與132b而彼此並聯，形成記憶體串。

在水平開口134之中形成儲存材料、阻擋材料、阻障材料以及導體材料時，上述材料可同時在水平開口234之中形成閘介電層214a、214b的第一層P21、第二層P22、阻障層237以及閘極層238。第一層P21與第二層P22做為第二部分P2。第一部分P1與第二部分P2共同形成閘介電層214a與214b。閘介電層214a與閘極層238環繞導體插塞232a。閘介電層214b與閘極層238環繞導體插塞232b。此外，閘介電層214a、214b以及閘極層238還位於導體插塞232a與232b之間。閘極層238可做為開關，其位於記憶體陣列的上方，因此又可以稱之為頂閘極TG。

參照圖2K與圖3K，在分隔溝槽133中形成分隔狹縫結構SLT。閘極堆疊結構150被分隔狹縫結構SLT分割成多個區塊B1、B2、B3。在一些實施例中，分隔狹縫結構SLT可以包括絕緣層142與填充層144。填充層144可以提供足夠的支撐性，避免分隔狹縫結構SLT彎曲。絕緣層142例如氧化矽，填充層144例如是多晶矽。分隔狹縫結構SLT的形成方法包括在閘極堆疊結構150上以及分隔溝槽133中填入絕緣材料與填充材料，然後經由回蝕刻製程或是平坦化製程移除絕緣層204上多餘的絕緣材料與填充材料。

請參照圖2L與圖3L，在導體插塞232a、232b的上部形成摻雜區242a、242b。摻雜區242a、242b的形成方法可以包括以下步驟。在介電基底100上方形成罩幕層（未示出）。罩幕層具有開口，至少裸露出導體插塞232a、232b。然後，進行離子植入製程，以將摻質植入導體插塞232a、232b之中。之後。將罩幕層移除。在一些實施例中，摻雜區242a、242b之中的摻質與導體柱132a、132b之中的摻質具有相同的導電型，例如是N型。N型摻質可以是磷或是砷。摻雜區242a、242b下方的導體插塞232a、232b又稱為通道插塞，其可以做為電晶體T2與T1的通道區。

至此，形成了電晶體T1與T2。電晶體T1與T2為垂直電晶體。電晶體T2包括閘極層238、閘介電層214a、導體插塞232a、摻雜區242a以及導體柱132a的上部132a’。摻雜區242a以及導體柱132a的上部132a’分別做為電晶體T2的源極區與汲極區。電晶體T1包括閘極層238、閘介電層214b、導體插塞232b、摻雜區242b以及導體柱132b的上部132b’。摻雜區242b以及導體柱132b的上部132b’分別做為電晶體T1的汲極區與源極區。電晶體T2與T1的閘極層238環繞導體插塞232a、232b（做為通道區），因此，電晶體T1與T2又可稱為全環繞式電晶體。

請繼續參照圖2L與圖3L，在介電基底100上方形成內連線250。內連線250包括介電層252、接觸窗254a、254b、介電層256與導線258a、258b。介電層252的材料例如是氧化矽。接觸窗254a、254b與導線258a、258b的材料包括金屬，例如是鎢或銅。接觸窗254a、254b與導線258a、258b可以經由單鑲嵌或雙重金屬鑲嵌製程形成。導線258a、258b可以做為源極線LSL（例如LSL_1、LSL_2、LSL_3、LSL_4、LSL_5、LSL_6）與位元線LBL（例如LBL_1、LBL_2、LBL_3、LBL_4、LBL_5、LBL_6），分別經由接觸窗254a、254b電性連接不同區塊B1、B2、B3的電晶體T2與T1。

在一些實施例中，導線258a做為源極線LSL，摻雜區242a為電晶體T2的源極區，導體柱132a的上部132a’為電晶體T2的汲極區，導體柱132a做為記憶體陣列的源極柱。導線258a經由接觸窗254a、電晶體T2的源極區（摻雜區242a）、導體插塞232a以及電晶體T2汲極區（導體柱132a的上部132a’）與記憶體陣列的源極柱（導體柱132a）電性連接。

導線258b做為位元線LBL，摻雜區242b為電晶體T1的汲極區，導體柱132b的上部132b’為電晶體T1的源極區，導體柱132b為記憶體陣列的汲極柱。導線258b經由接觸窗254b、電晶體T1的汲極區（摻雜區242b）、導體插塞232b以及電晶體T1的源極區（導體柱132b的上部132b’）與記憶體陣列的汲極柱（導體柱132b）電性連接。

當記憶體元件在操作時，例如選擇讀取區塊B2的記憶單元20C2的資料時，除了在所選擇的記憶單元20C2所對應位元線（LBL_2）施加電壓（例如是1.2~1.8伏特）以及字元線（例如字元線WL_2）施加電壓（例如是7伏特）之外，還在所選擇的記憶單元20C2的汲極柱（導體柱132b）所連接的電晶體T1與T2閘極層238施加電壓（例如是7伏特），並將未選擇的區塊B1與B3的電晶體T1與T2關閉（例如在閘極層238施加0伏特），使得未選擇的字元線（例如字元線WL_1以及WL_3~WL_5）、未選擇的位元線（例如位元線LBL_1以及LBL_3~LBL_6）以及共同源極線維持在0伏特電壓或負電壓。在進行操作時，電流從位元線（LBL_2）經由電晶體T1的被開啟的通道區（導體插塞232b）流入記憶體陣列的汲極柱（導體柱132b）。電流再經由被開啟的通道柱116流到源極柱（導體柱132a），再通過電晶體T2的通道區（導體插塞232a）流出源極線LSL_2。

在本發明的實施例中，做為電晶體T2的通道區的導體插塞232a可以是未摻雜的多晶矽、N型摻雜的多晶矽或P型摻雜的多晶矽。做為電晶體T1的通道區的導體插塞232b可以是未摻雜的多晶矽或P型摻雜的多晶矽。做為電晶體T2與T1的通道區的導體插塞232a與232b可以分別具有各種導電型組合，如圖4A至圖4D所示。

圖4A至圖4E為依據本發明實施例之設置在記憶體陣列上方之各種電晶體的組合的剖面示意圖。

參照圖4A，做為電晶體T2的通道區的導體插塞232a為未摻雜的多晶矽。做為電晶體T2的源極區與汲極區的摻雜區242a與導體柱132a的上部132a’具有N型摻質。因此，電晶體T2為經常關閉狀態，必須在閘極層238（頂閘極TG）施加適當的電壓才可以開啟通道。

做為電晶體T1的通道區的導體插塞232b為具有P型摻質的多晶矽，做為電晶體T1的源極區與汲極區的導體柱132b的上部132b’與摻雜區242b則是具有N型摻質。電晶體T1為經常關閉狀態，必須在閘極層238（字元線WL）施加適當的電壓才可以開啟通道。電晶體T2的閘極層238需要施加較小的電壓即可開啟通道，電晶體T1的閘極層238需要施加較大的電壓才能開啟通道。

參照圖4B，做為電晶體T2的通道區的導體插塞232a具有N型摻質的多晶矽。做為電晶體T2的源極區與汲極區的摻雜區242a與導體柱132a的上部132a’也是具有N型摻質。因此電晶體T2為經常導通狀態。

做為電晶體T1的通道區的導體插塞232b為具有P型摻質的多晶矽，做為電晶體T1的源極區與汲極區的導體柱132b的上部132b’與摻雜區242b則是具有N型摻質。電晶體T1為經常關閉狀態，必須在閘極層238（字元線WL）施加適當的電壓才可以開啟通道。

參照圖4C，做為電晶體T2的通道區的導體插塞232a為具有N型摻質的多晶矽。做為電晶體T2的源極區與汲極區的摻雜區242a與導體柱132a的上部132a’也是具有N型摻質。因此電晶體T2為經常導通狀態。

做為電晶體T1的通道區的導體插塞232b為未摻雜的多晶矽，做為電晶體T1的源極區與汲極區的導體柱132b的上部132b’與摻雜區242b則是具有N型摻質。電晶體T1為經常關閉狀態，必須在閘極層238（字元線WL）施加適當的電壓才可以開啟通道。在元件尺寸相同的條件下，相較於圖4A與圖4B的電晶體T1，開啟本實施例之電晶體T1的通道所需的電壓較小。

參照圖4D，做為電晶體T2的通道區的導體插塞232a為具有P型摻質的多晶矽。做為電晶體T2的源極區與汲極區的摻雜區242a與導體柱132a的上部132a’是具有N型摻質。因此電晶體T2為經常關閉狀態，必須在閘極層238（字元線WL）施加適當的電壓才可以開啟通道。在元件尺寸相同的條件下，相較於圖4A的電晶體T2，開啟本實施例之電晶體T2的通道所需的電壓較大。

做為電晶體T1的通道區的導體插塞232b為具有P型摻質的多晶矽。做為電晶體T1的源極區與汲極區的導體柱132b的上部132b’與摻雜區242b則是具有N型摻質。電晶體T1為經常關閉狀態，必須在閘極層238（頂閘極TG）施加適當的電壓才可以開啟通道。在元件尺寸相同的條件下，相較於圖4C的電晶體T1，開啟本實施例之電晶體T1的通道所需的電壓較大。

參照圖4E，做為電晶體T2的通道區的導體插塞232a為未摻雜的多晶矽。做為電晶體T2的源極區與汲極區的摻雜區242a與導體柱132a的上部132a’具有N型摻質。因此，電晶體T2為經常關閉狀態，必須在閘極層238（頂閘極TG）施加適當的電壓才可以開啟通道。在元件尺寸相同的條件下，相較於圖4D的電晶體T2，開啟本實施例之電晶體T2的通道所需的電壓較小。在元件尺寸相同的條件下，相較於圖4B與圖4C的電晶體T2，開啟本實施例之電晶體T2的通道所需的電壓較大。

做為電晶體T1的通道區的導體插塞232b為未摻雜的多晶矽，做為電晶體T1的源極區與汲極區的導體柱132b的上部132b’與摻雜區242b則是具有N型摻質。電晶體T1為經常關閉狀態，必須在閘極層238（字元線WL）施加適當的電壓才可以開啟通道。在元件尺寸相同的條件下，相較於圖4A、圖4B與圖4D的電晶體T1，開啟本實施例之電晶體T1的通道所需的電壓較小。

圖5為依據本發明另一實施例之設置在記憶體陣列上方之具有多閘極之電晶體的剖面示意圖。

參照圖4A至圖4D以及5，在上述實施例（圖4A至圖4D）中，電晶體T1與T2分別具有單一個閘極層238（頂閘極TG）。然而，在其他實施例（圖5）中，電晶體T1與T2可以分別具有多個閘極層238（頂閘極TG_0、TG_1…. TG_n）。多個閘極層238中可以包括虛設閘極。舉例來說，電晶體T2與T1的通道區（導體插塞232a、232b）均為未摻雜的多晶矽。導體柱132、132b的上部132a’、132b’ 之中的摻質可能擴散至頂閘極TG_0的通道區（導體插塞232a、232b）與導體柱132、132b的上部132a’、132b’的界面之處，使得頂閘極TG_0做為虛設閘極，而頂閘極TG_0上方的頂閘極TG_1至TG_n可以做為開關閘。

此外，多個閘極層238的各個通道區（導體插塞232a、232b）可以依據實際的需要進行摻雜，以調整其摻雜濃度，使其具有所需的起始電壓Vt。

本發明實施例在記憶體陣列上設置的電晶體可以做為位元線或源極線的開關。因此，可以降低或避免錯誤讀取的情形。

10:記憶體陣列 12:電荷儲存層 14、114:穿隧層 16:通道環 20、20C2:記憶單元 28、128:絕緣柱 28a、258a、258b:導線 32a:第一導體柱/源極柱 32b:第二導體柱/汲極柱 36、136:阻擋層 38、138、238:閘極層 38、WL、WL_1、WL_2、WL_3、WL_4、WL_5:字元線 40、140:電荷儲存結構 50、100:介電基底 50s:表面 52、150:閘極堆疊結構 54、101、104、142、204:絕緣層 60:箭頭 102:停止層 103:導體層 106、206:中間層 108:開孔 112:儲存層 116:通道柱 124:絕緣填充層 130a、130b、230a、230b:孔 132、132a、132b:導體柱 132a’、132b’:上部 133:分隔溝槽 134、234:水平開口 137、237:阻障層 144:填充層 214:多層閘介電層 214a、214b:閘介電層 232a、232b:導體插塞 242a、242b:摻雜區 250:內連線 252、254、256:介電層 254a、254b:接觸窗 AR:陣列區 B1、B2、B3、TB1、TB2、TB3:區塊 LBL、LBL_1、LBL_2、LBL_3、LBL_4、LBL_5、LBL_6:位元線 LSL、LSL_1、LSL_2、LSL_3、LSL_4、LSL_5、LSL_6:源極線 P1:第一部分 P2:第二部分 P21:第一層 P22:第二層 SK1、SK2:堆疊結構 SLT:分隔狹縫結構 T1、T1 ⁽ ⁱ ⁾ _n、T1 ⁽ⁱ⁾ _n+1、T1 ⁽ ⁱ⁺¹ ⁾ _n、T1 ⁽ⁱ⁺¹⁾ _n+1、T2、T2 ⁽ ⁱ ⁾ _n、T2 ⁽ⁱ⁾ _n+1、T2 ⁽ ⁱ⁺¹ ⁾ _n、T2 ⁽ⁱ⁺¹⁾ _n+1:電晶體 TG、TG_0、TG_1、TG_n:頂閘極 I-I’、II-II’:切線 BLOCK、BLOCK ⁽ⁱ⁾、BLOCK ⁽ⁱ⁺¹⁾:區塊 BL _n、BL _n+1:位元線 SL _n、SL _n+1:源極線 SP ⁽ ⁱ ⁾ _n、SP ⁽ⁱ⁾ _n+1、SP ⁽ ⁱ⁺¹ ⁾ _n、SP ⁽ⁱ⁺¹⁾ _n+1:源極柱 DP ⁽ⁱ⁾ _n、DP ⁱ⁾ _n+1、DP ⁱ⁺¹⁾ _n、DP ⁽ⁱ⁺¹⁾ _n+1:源極柱 WL ⁽ⁱ⁾ _m、WL ⁽ⁱ⁾ _m+1、WL ⁽ⁱ⁺¹⁾ _m、WL ⁽ⁱ⁺¹⁾ _m+1:字元線 X、Y、Z:方向

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶體陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C、圖1D的切線II-II’的上視圖。圖2A至圖2L是依照本發明的實施例的一種三維AND快閃記憶體元件的製造流程的剖面示意圖。圖3A至圖3L是圖2A至圖2L的上視圖。圖4A至圖4E為依據本發明實施例之設置在記憶單元陣列上方之各種電晶體的組合的剖面示意圖。圖5為依據本發明另一實施例之設置在記憶單元陣列上方之具有多閘極之電晶體的剖面示意圖。

10:記憶體陣列

12:電荷儲存層

14:穿隧層

16:通道柱

20:記憶單元

24:絕緣填充層

28:絕緣柱

32a:源極柱/導體柱

32b:汲極柱/導體柱

36:阻擋層

38:閘極層/字元線

50:介電基底

52:閘極堆疊結構

54:絕緣層

60:箭頭

II-II’:線

T1_n、T2_n:電晶體

BL_n、BL_n+1:位元線

SL_n、SL_n+1:源極線

Claims

一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；通道柱，延伸穿過所述閘極堆疊結構；源極柱與汲極柱，位於所述通道柱內，且與所述通道柱電性連接；電荷儲存結構，位於所述多個閘極層與所述通道柱之間；第一電晶體，位於所述閘極堆疊結構上方，電性連接所述汲極柱；以及第二電晶體，位於所述閘極堆疊結構上方，電性連接所述源極柱，其中所述第一電晶體與所述第二電晶體分別具有第一閘介電層與第二閘介電層，所述第一閘介電層與所述第二閘介電層分別包括：具有氧化矽的第一部分；以及具有儲存材料的第二部分。
如請求項1所述的三維AND快閃記憶體元件，其中所述第一電晶體與所述第二電晶體分別為垂直電晶體。
如請求項1所述的三維AND快閃記憶體元件，其中所述第一電晶體與所述第二電晶體分別為第一全環繞式電晶體與第二全環繞式電晶體。
如請求項3所述的三維AND快閃記憶體元件，其中所述第一全環繞式電晶體包括：第一全環繞式閘極，位於所述閘極堆疊結構上；第一通道插塞，位於所述通道柱與所述汲極柱上；第一源極區，位於所述第一通道插塞下方，電性連接所述汲極柱；第一汲極區，位於所述第一通道插塞上方，且電性連接所述第一通道插塞；以及所述第一閘介電層，位於所述第一全環繞式閘極與所述第一通道插塞的中間側壁之間；以及所述第二全環繞式電晶體包括：第二全環繞式閘極，位於所述閘極堆疊結構上；第二通道插塞，位於所述通道柱與所述源極柱上；第二汲極區，位於所述第二通道插塞下方，且電性連接所述源極柱；第二源極區，位於所述第二通道插塞上方，且電性連接所述第二通道插塞；以及所述第二閘介電層，位於所述第二全環繞式閘極與所述第二通道插塞的中間側壁之間。
如請求項4所述的三維AND快閃記憶體元件，其中所述第一閘介電層與所述電荷儲存結構彼此分離；所述第二閘介電層與所述電荷儲存結構彼此分離。
如請求項4所述的三維AND快閃記憶體元件，其中所述第一電晶體的所述第一通道插塞為未摻雜的半導體或具有摻質且導電型不同於所述第一源極區的摻質的導電型的半導體。
如請求項6所述的三維AND快閃記憶體元件，其中所述第二電晶體的所述第二通道插塞為未摻雜的半導體、具有摻質且導電型不同於所述第二源極區的摻質的導電型的半導體或具有摻質且導電型相同於所述第二源極區的摻質的導電型的半導體。
如請求項1所述的三維AND快閃記憶體元件，其中所述第一電晶體與所述第二電晶體分別為具有多個全環繞式閘極的垂直電晶體。
一種三維AND快閃記憶體元件，包括：第一區塊，包括：多個第一記憶單元，彼此並聯成第一記憶體串；第一電晶體，與所述第一記憶體串的汲極柱串連；第二電晶體，與所述第一記憶體串的源極柱串連；第二區塊，包括：多個第二記憶單元，彼此並聯成第二記憶體串；第三電晶體，與所述第二記憶體串的汲極柱串連；第四電晶體，與所述第二記憶體串的源極柱串連；位元線，連接所述第一區塊的所述第一電晶體的汲極區與所述第二區塊的所述第三電晶體的汲極區；以及源極線，連接所述所述第一區塊的所述第二電晶體的源極區與所述第二區塊的所述第四電晶體的源極區，其中所述第一電晶體、所述第二電晶體、所述第三電晶體以及所述第四電晶體分別包括閘介電層，所述閘介電層包括：具有氧化矽的第一部分；以及具有儲存材料的第二部分。
一種三維AND快閃記憶體元件的製造方法，包括：形成第一堆疊結構於介電基底上，其中所述第一堆疊結構包括彼此交替堆疊的多個第一中間層與多個第一絕緣層；形成通道柱延伸穿過所述第一堆疊結構；於所述通道柱內形成與所述通道柱電性連接的源極柱與汲極柱；形成第二堆疊結構於所述第一堆疊結構上，其中所述第二堆疊結構包括彼此交替堆疊的多個第二絕緣層與至少一第二中間層；形成第一通道插塞與第二通道插塞伸穿過所述第二堆疊結構，其中所述第一通道插塞著陸在且電性連接所述汲極柱，所述第二通道插塞著陸在且電性連接所述源極柱；局部地移除所述多個第一中間層與所述至少一第二中間層，以形成多個第一水平開口以及至少一第二水平開口；形成閘介電層於所述至少一第二水平開口中；形成多個第一閘極層於所述多個第一水平開口中，並形成至少一第二閘極層於所述至少一第二水平開口剩餘的空間中；於所述多個第一閘極層與所述通道柱之間形成多個電荷儲存結構；以及形成第一摻雜區於所述第一通道插塞中，並形成第二摻雜區於所述第二通道插塞中，其中形成所述閘介電層包括：形成具有氧化矽的第一部分；以及形成具有儲存材料的第二部分。
如請求項10所述的三維AND快閃記憶體元件的製造方法，更包括：形成位元線，連接所述第一摻雜區；以及形成源極線，連接所述第二摻雜區。