TWI785764B - 三維and快閃記憶體元件及其製造方法 - Google Patents

Abstract

一種三維AND快閃記憶體(3D AND Flash)元件，包括：閘極堆疊結構，設置於介電基底上，且包括多層閘極層與多層絕緣層彼此交互堆疊；通道柱貫穿所述閘極堆疊結構；第一導體柱以及第二導體柱設置所述通道柱內並貫穿所述閘極堆疊結構，其中所述第一導體柱與所述第二導體柱彼此分隔開且各自與所述通道柱連接；電荷儲存結構設置於所述多個閘極層與所述通道柱的側壁之間；以及保護蓋至少覆蓋在所述通道柱的頂面上，隔離所述第一導體柱與所述多個閘極層的頂閘極層，且隔離所述第二導體柱與所述多個閘極層的所述頂閘極層。

Description

三維AND快閃記憶體元件及其製造方法

本發明實施例是有關於一種記憶體元件及其製造方法，且特別是有關於一種三維AND快閃記憶體元件及其製造方法。

非揮發性記憶體(例如快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

目前業界較常使用的三維快閃記憶體包括反或式(NOR)快閃記憶體以及反及式(NAND)快閃記憶體。此外，另一種三維快閃記憶體為三維及式(3D AND)快閃記憶體，其可應用在多維度的快閃記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維快閃記憶體的發展已逐漸成為目前的趨勢。

本發明實施例提供一種三維AND快閃記憶體元件及其製 造方法，可以避免導體柱與最頂層字元線層之間的短路或是漏電流。

依據本發明實施例，一種三維AND快閃記憶體元件，包括：閘極堆疊結構，設置於介電基底上，且包括多層閘極層與多層絕緣層彼此交互堆疊；通道柱，設置所述介電基底上，且貫穿所述閘極堆疊結構；第一導體柱以及第二導體柱，設置所述通道柱內並貫穿所述閘極堆疊結構，其中所述第一導體柱與所述第二導體柱彼此分隔開且各自與所述通道柱連接；電荷儲存結構，設置於所述多個閘極層與所述通道柱的側壁之間；以及保護蓋，覆蓋在所述通道柱上，隔離所述第一導體柱與所述多個閘極層的頂閘極層，且隔離所述第二導體柱與所述多個閘極層的所述頂閘極層。

依據本發明實施例，一種三維AND快閃記憶體元件的製造方法，包括：於介電基底上形成堆疊結構，所述堆疊結構包括多層犧牲層與多層絕緣層彼此交互堆疊；在所述堆疊結構中形成開孔；在所述開孔中形成通道柱；在所述通道柱上形成保護蓋；在所述堆疊結構與所述保護蓋上形成絕緣填充層，並填入於所述開孔中；以所述保護蓋保護所述通道柱，圖案化所述絕緣填充層，以於所述通道柱內形成第一孔與第二孔；於第一孔與第二孔中分別形成與所述通道柱連接的第一導體柱以及第二導體柱；進行取代製程，將所述多層犧牲層取代為多層閘極層；以及於所述多個閘極層與所述通道柱的側壁之間形成電荷儲存結構。

本發明實施例在通道柱上覆蓋保護蓋可以避免通道柱在後續的蝕刻製程遭受破壞。

10:記憶陣列

12:記憶單元

16、116:通道柱

24b、124:絕緣填充層

28、128:絕緣柱

32a、32b:汲極柱

38、138:閘極層

40、140:電荷儲存結構

50、100:介電基底

102、102’:堆疊結構

54、104:絕緣層

60:箭頭

106:犧牲層

108:開孔

110:氧化物層

112:儲存層

112’:儲存層材料

114:穿隧材料層

114’:穿隧材料層

116’:通道材料層

118:間隙壁

118’:間隙壁材料層

120:凹槽

122:保護蓋

122S1:內側壁

122S2:外側壁

122’:保護材料層

126、130a、130b:孔

132L:下部

132M:中部

132U:上部

132a、132b:導體柱

134:水平開口

136:阻擋層

137:阻障層

52、150:閘極堆疊結構

A⁽ⁱ⁾ _j、A⁽ⁱ⁺¹⁾ _j:記憶陣列

BLOCK⁽ⁱ⁾、BLOCK⁽ⁱ⁺¹⁾:區塊

WL⁽ⁱ⁾ _(j,m)、WL⁽ⁱ⁾ _(j,m+1)、WL⁽ⁱ⁺¹⁾ _(j,m)、WL⁽ⁱ⁺¹⁾ _(j,m+1):字元線

SL_n、SL_n+1:源極線

BL_n、BL_n+1:位元線

SP⁽ⁱ⁾ _(j,n)、SP⁽ⁱ⁾ _(j,n+1)、SP⁽ⁱ⁺¹⁾ _(j,n)、SP⁽ⁱ⁺¹⁾ _(j,n+1):第一導體柱

DP⁽ⁱ⁾ _(j,n)、DP⁽ⁱ⁾ _(j,n+1)、DP⁽ⁱ⁺¹⁾ _(j,n)、DP⁽ⁱ⁺¹⁾ _(j,n+1):第二導體柱

I-I’、II-II’:切線

圖1A示出根據實施例的3D AND快閃記憶體陣列的電路圖。

圖1B示出根據一些實施例的3D AND快閃記憶體陣列的簡化透視圖。

圖1C與1D示出根據一些實施例的3D AND快閃記憶體陣列的剖面圖。

圖1E示出3D AND快閃記憶體單元的俯視圖。

圖2A至圖2I是依照本發明的實施例的一種3D AND快閃記憶體元件的製造流程的剖面示意圖與上視圖。

圖3A至圖3I是依照本發明的另一實施例的一種3D AND快閃記憶體元件的製造流程的剖面示意圖與上視圖。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中簡化的部分的記憶陣列10的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的俯視圖。

圖1A為包括配置成列及行的垂直AND記憶陣列10的2 個區塊BLOCK⁽ⁱ⁾與BLOCK⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK⁽ⁱ⁾中包括記憶陣列A⁽ⁱ⁾。記憶陣列A⁽ⁱ⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁾ _m+1)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁾ _n與SP⁽ⁱ⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁾ _n與DP⁽ⁱ⁾ _n+1)，從而使得AND記憶單元20沿共同字元線(例如WL⁽ⁱ⁾ _m+1)邏輯地配置成一列。

記憶陣列A⁽ⁱ⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁾ _m+1與WL⁽ⁱ⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。因此，記憶陣列A⁽ⁱ⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK⁽ⁱ⁾中，記憶陣列A⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND記憶單元20共用共同的源極柱(例如Sp⁽ⁱ⁾ _n+1)與共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)。源極柱(例如SP⁽ⁱ⁾ _n)耦接至共同源極線(例如是SL_n)；共同的汲極柱(例如DP⁽ⁱ⁾ _n)耦接至共同的位元線(例如BL_n)。源極柱(例如SP⁽ⁱ⁾ _n+1) 耦接至共同源極線(例如是SL_n+1)；共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)耦接至共同的位元線(例如BL_n+1)。

同樣地，區塊BLOCK⁽ⁱ⁺¹⁾包括記憶陣列A⁽ⁱ⁺¹⁾，其與在區塊BLOCK⁽ⁱ⁾中的記憶陣列A⁽ⁱ⁾相似。記憶陣列A⁽ⁱ⁺¹⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁺¹⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n與SP⁽ⁱ⁺¹⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁺¹⁾ _n與DP⁽ⁱ⁺¹⁾ _n+1)。記憶陣列A⁽ⁱ⁺¹⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁺¹⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1與WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，記憶陣列A⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)邏輯地配置成一行。

區塊BLOCK⁽ⁱ⁺¹⁾與區塊BLOCK⁽ⁱ⁾共用源極線(例如是SL_n與SL_n+1)與位元線(例如BL_n與BL_n+1)。因此，源極線SL_n與位元線BL_n耦接至區塊BLOCK⁽ⁱ⁾的AND記憶陣列A⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶陣列A⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣地，源極線SL_n+1與位元線BL_n+1耦接至區塊BLOCK⁽ⁱ⁾的AND記憶陣列A⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶陣列 A⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

參照圖1B，記憶陣列10可安置於半導體晶粒的後段製程(back end of line；BEOL)中。舉例而言，記憶陣列10可安置於半導體晶粒的內連線結構中，諸如，安置於在半導體基底上形成的一或多個主動元件(例如電晶體)上方。

參照圖1B，記憶陣列10包括閘極堆疊結構52。閘極堆疊結構52包括在介電基底50的表面上垂直堆疊的多個閘極層(又稱為字元線)38與多個絕緣層54。這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50(示於圖1C)的表面平行的方向上延伸。閘極層38可具有階梯結構(未示出)，以使得下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

參照圖1B至圖1D，記憶陣列10還包括多個通道柱16。通道柱16連續延伸穿過閘極堆疊結構52。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。

參照圖1B至圖1D，記憶陣列10還包括多個第一導體柱導體柱32a與多個第二導體柱導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一與第二導體柱32a與32b以及絕緣柱28設置在通道柱16內各自在垂直於閘極層38的方向上延伸。第一與第二導體柱32a與32b藉由絕緣柱28分隔，且與通道柱16電性耦接。

參照圖1D，電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層(或稱為能隙工程穿隧氧化層)14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14、電荷儲存層12以及阻擋層36例如是氧化矽、氮化矽與氧化矽。在一些實施例中，電荷儲存結構40的一部分(穿隧層14與電荷儲存層12)在垂直於閘極層38的方向上連續延伸，而電荷儲存結構40的另一部分(阻擋層36)環繞於閘極層38的周圍，如圖1C所示。在另一些實施例中，電荷儲存結構40(穿隧層14、電荷儲存層12與阻擋層36)環繞於閘極層38的周圍，如圖1D所示。參照圖1E，閘極層38與其所環繞的電荷儲存結構40、通道柱16以及第一導體柱32a與第二導體柱32b界定出記憶單元20。在進行操作時，將電壓施加至所選擇的字元線(閘極層)38，例如施加高於對應記憶單元20的相應起始電壓(V_th)時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL_n或BL_n+1(示於圖1B)進入第二導體柱32b，並經由導通的通道區流至第一導體柱32a(例如，在由箭頭60所指示的方向上)，最後流到源極線SL_n或SL_n+1(示於圖1B)。

參照圖1D至圖1E，第一導體柱32a與第二導體柱32b是經由蝕刻製程分別在絕緣填充層24b中形成孔，再於孔中回填導體層而形成。然而，在形成孔的蝕刻過程中，通道柱16的頂面可能遭受蝕刻的破壞。若是通道柱16的頂面的高度控制將造成通道柱16的頂部與最頂層的閘極層38之間短路或是導致漏電流。

參照圖1C與圖1D，本發明在通道柱16上形成保護蓋 22，可避免通道柱16遭受蝕刻的破壞，因此，可以使得通道柱16的頂面控制成與最頂閘極層38的頂面的電荷儲存結構40的頂面齊平或大致齊平，使元件具有良好的可靠度。此外，在通道柱16上的保護蓋22可以避免導體柱32a或32b與頂層閘極層38的頂角之間的短路與漏電流。以下參照圖2A至圖2I詳細說明之。

圖2A至圖2I是依照本發明的實施例的一種3D AND快閃記憶體元件的製造流程的剖面示意圖與上視圖。

參照圖2A，於介電基底100上形成堆疊結構102’。介電基底100例如是形成於矽基板上的金屬內連線結構的介電層，例如氧化矽層。堆疊結構102’又可稱為絕緣堆疊結構102’。在本實施例中，堆疊結構102’可由依序交錯堆疊於介電基底100上的犧牲層106與絕緣層104所構成。此外，在本實施例中，堆疊結構102’的最上層為絕緣層104。在其他實施例中，可以犧牲層106或絕緣層104做為最底層。絕緣層104例如為氧化矽層。犧牲層106例如為氮化矽層。在本實施例中，堆疊結構102’具有2層絕緣層104與2層犧牲層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的犧牲層106。

於堆疊結構102’中形成多個開孔108，然而，為簡要起見，在圖中僅示出開孔108。在本實施例中，開孔108的底面暴露出介電基底100，但本發明不限於此。在其他實施例中，在堆疊結構102’的最下層為絕緣層104的情況下，開孔108的底部可位於最下層的絕緣層104中，亦即開孔108的底面裸露出最下層的絕 緣層104，而未暴露出介電基底100。或者，在其他實施例中，開孔108的底部還延伸至介電基底100中。在本實施例中，以上視角度來看，開孔108具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形(未示出)。

參照圖2B，進行熱氧化製程，以使得開孔108所裸露的犧牲層106的側壁的表面被氧化而形成氧化物層110。接著，在堆疊結構102’上以及開孔108之中形成儲存材料層112’、穿隧材料層114’以及通道材料層116’。儲存材料層112’例如是氧化矽層。穿隧材料層114’例如是氮化矽層。通道材料層116’的材料可為半導體材料，例如非摻雜多晶矽。

在本發明實施例中，在形成通道材料層116’之後，還在通道材料層116’上形成間隙壁材料層118’。間隙壁材料層118’的材料與通道材料層116’不同且具有不同的蝕刻速率。間隙壁材料層118’的材料例如是氧化矽。

參照圖2C，進行回蝕製程，以部分移除儲存材料層112’、穿隧材料層114’、通道材料層116’與間隙壁材料層118’，形成儲存層112、穿隧層114、通道柱116與間隙壁118。儲存層112、穿隧層114與通道柱116覆蓋在開孔108的側壁上，裸露出開孔108的底部。儲存層112、穿隧層114與通道柱116可延伸穿過堆疊結構102’並延伸至介電基底100中。通道柱116的上視圖例如為環形。在剖面圖中，在其延伸方向上(例如垂直介電基底100的方 向上)可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀(例如多邊形)的輪廓。再者，在進行此回蝕製程時，可以控制通道柱116的頂面在合適的高度。舉例來說，可以將通道柱116的頂面控制成與後續形成的最頂閘極層138的頂面的電荷儲存結構140的頂面共平面或大致共平面。由於儲存材料層112’、穿隧材料層114’、通道材料層116’的蝕刻速率高於間隙壁材料層118’的蝕刻速率，因而在堆疊結構102’與間隙壁118之間形成凹槽120。凹槽120的底部裸露出通道柱116的頂面。

參照圖2D，在堆疊結構102’上、凹槽120中以及開孔108中形成保護材料層122’。保護材料層122’的材料與間隙壁118的材料不同，且與通道柱116的材料不同。保護材料層122’的材料可以是氮化物例如是氮化矽。

參照圖2E，進行回蝕製程，以部分移除保護材料層122’，以在凹槽120中形成保護蓋122。保護蓋122至少覆蓋通道柱116的頂面。在本實施例中，保護蓋122覆蓋於儲存層112、穿隧層114以及通道柱116上。在一些實施例中，保護蓋122呈環狀。保護蓋122的頂面低於堆疊結構102’的頂面。

參照圖2F與2G，進行蝕刻製程，例如是濕式蝕刻製程，移除間隙壁118。接著，在堆疊結構102’的上表面以及介電基底 100上方形成絕緣填充層124。絕緣填充層124覆蓋在堆疊結構102’上方以及保護蓋122上，並填入於開孔108。由於絕緣填充層124位於堆疊結構102’上方，因此又可稱為絕緣蓋層。絕緣填充層124的材料與保護蓋122的材料不同。絕緣填充層124的材料例如是氧化矽。在絕緣填充層124填充開孔108時，開孔108尚未完全填滿而在中心區留下孔洞。接著，在開孔108中填入不同於絕緣填充層124的絕緣材料，例如是氮化矽，將開孔108完全封口。在經由乾蝕刻或濕蝕刻製程將絕緣材料回蝕至絕緣填充層124的表面裸露出來，留在開孔108正中心區的絕緣材料形成絕緣柱128。

參照圖2H，進行圖案化製程，以在絕緣填充層124中形成孔130a與130b。孔130a與130b從絕緣填充層124的頂面延伸至介電基底100。圖案化製程所定義的孔130a與130b的輪廓會超出絕緣柱128的輪廓。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。此外，圖案化製程所定義的孔130a與130b的輪廓會超出開孔108的輪廓，使得孔130a與130b裸露出保護蓋122與堆疊結構102的部分頂絕緣層104。在進行圖案化製程時，可以保護蓋122做為硬罩幕層，以保護其下方的儲存層112、穿隧層114以及通道柱116，避免儲存層112、穿隧層114以及通道柱116遭受蝕刻的破壞。因此，所形成的孔130a與130b的上部與下部具有不同的徑向尺寸。孔130a與130b的上部的徑向尺寸大於孔 130a與130b的下部的徑向尺寸。

參照圖2H以及圖21，在孔130a與130b中形成導體柱132a與132b。導體柱132a與132b可分別做為源極柱與汲極柱，分別與通道柱116電性連接。導體柱132a與132b可各自分別包括上部132U、中部132M以及下部132L。上部132U的徑向尺寸大於中部132M與下部132L的徑向尺寸。上部132U的側壁被絕緣填充層124、部分頂絕緣層104與絕緣柱128覆蓋。上部132U的底部低於保護蓋122的頂面。上部132U覆蓋保護蓋122的頂面，且覆蓋保護蓋122的部分的內側壁122S1與部分的外側壁122S2。中部132M的側壁被保護蓋122、絕緣填充層124(示於圖2I的上視圖中)以及絕緣柱128覆蓋。下部132L的側壁被通道柱116、絕緣填充層124(示於圖2I的上視圖中)以及絕緣柱128覆蓋。

保護蓋122的頂面低於閘極堆疊結構150的頂面。保護蓋122的頂面被導體柱132a與導體柱132b的上部132U覆蓋。保護蓋122的頂面還被填充於通道柱116內的絕緣填充層124覆蓋。保護蓋122在橫向上夾在導體柱132a與絕緣層124之間，且在橫向上夾在導體柱132b與絕緣層124之間。保護蓋122在橫向上夾在導體柱132b與絕緣層124之間，且在橫向上夾在導體柱132b與絕緣層124之間。保護蓋122的內側壁122S1被導體柱132a與導體柱132b的中部132M以及絕緣填充層124覆蓋並與其接觸。保護蓋122的外側壁122S2被導體柱132a與132b的上部132U以 及閘極堆疊結構150的(頂)絕緣層104覆蓋。保護蓋122的底面覆蓋在且著陸於通道柱116與電荷儲存結構140的穿隧層114與儲存層112上。

之後，參照圖2I進行取代製程。在一些實施例中，取代製程將多層犧牲層106取代為多層閘極層138。首先，對堆疊結構102進行圖案化製程，以在其中形成多個分隔溝槽(未示出)，使堆疊結構102分割成多個區塊(block)。接著，進行蝕刻製程，例如濕式蝕刻製程，使蝕刻液注入於分隔溝槽之中，依序將多層犧牲層106移除，以形成多個水平開口134。之後，再於多個分隔溝槽與多個水平開口134中依序形成閘極材料層。之後，進行回蝕刻製程，移除多個分隔溝槽中的閘極材料層，以在多個水平開口134中形成多層閘極層138。此外，在其他實施例中，在形成多層閘極層138之前，還將氧化物層110(示於圖2H)移除，並且於分隔溝槽與水平開口134中依序形成阻擋材料層以及阻障材料層。阻擋材料層的材料例如為介電常數大於7的高介電常數的材料，例如氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障材料層的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。阻擋材料層以及阻障材料層經回蝕刻製程後，在多個水平開口134中形成多層阻擋層136以及多層阻障層137。阻障層137位於阻擋層136與閘極層138之間。多層阻擋層136、儲存層112與穿隧層114合稱為電荷儲存結構140。至此，形成閘極堆疊結構150。閘 極堆疊結構150，設置於介電基底100上，且包括多層閘極層138與多層絕緣層104彼此交互堆疊。

在以上的實施例中，儲存材料層112’與穿隧材料層114’是在開孔108形成之後隨即形成(示於圖2B)。然而，本發明實施例並不以此為限。在其他實施例中，穿隧材料層與儲存材料層也可以在後續製程期間形成，如圖3A至圖3I所示。

在以下實施例中，閘極堆疊結構是以其他的實施例形成。參照圖3A至圖3B，在開孔108形成之後，隨即形成通道材料層116’與間隙壁材料層118’。之後，依照與上述實施例相似的方法(如圖2C至圖2F所示)，形成本實施例的保護蓋122(圖3C至圖3F所示)。並且，形成絕緣填充層124、絕緣柱128以及導體柱132a與導體柱132b(如圖3G至圖3I所示)。圖3G至圖3I的製程與上述實施例相似(如圖2G至圖2I所示)

參照圖3H與3I，進行取代製程，其不同於圖圖2H至圖2I所示的取代製程。在本實施例中，取代製程將多層犧牲層106取代為儲存層112與穿隧層114以及多層閘極層138。依照上述實施例的方法形成分隔溝槽之後，移除犧牲層106以及氧化物層110且形成水平開口134。其後，先於分隔溝槽與水平開口134中依序形成穿隧材料層、儲存材料層、阻擋材料層與阻障材料層，再於分隔溝槽與水平開口134中形成閘極材料層。之後，進行回蝕刻製程，移除多個分隔溝槽中的多層。所述多層包括穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及閘極材料層。在每一 個水平開口134的內表面中形成穿隧層114、儲存層112、阻擋層136與阻障層137。在水平開口134的剩餘空間中填充閘極層138。此時，形成閘極堆疊結構150。阻擋層136、儲存層112和穿隧層114統稱為電荷存儲結構140。閘極堆疊結構150設置於介電基板100上，且包括相互交替堆疊的多個閘極層138與多個絕緣層104。

在本實施例中，保護蓋122的頂面低於閘極堆疊結構150的頂面。保護蓋122的頂面被導體柱132a與導體柱132b的上部132U覆蓋。保護蓋122的頂面還被填充於通道柱116內的絕緣填充層124覆蓋。保護蓋122在橫向上夾在導體柱132a與絕緣層124之間，且在橫向上夾在導體柱132b與絕緣層124之間。保護蓋122在橫向上夾在導體柱132b與絕緣層124之間，且在橫向上夾在導體柱132b與絕緣層124之間。保護蓋122的內側壁122S1被導體柱132a與導體柱132b的中部132M以及絕緣填充層124覆蓋並與其接觸。保護蓋122的外側壁122S2被導體柱132a與132b的上部132U以及閘極堆疊結構150的(頂)絕緣層104覆蓋。保護蓋122的底面覆蓋在且著陸於通道柱116，且與電荷儲存結構140的穿隧層114接觸。

綜上所述，本發明藉由保護蓋的形成可以保護通道柱，避免通道柱遭受蝕刻的破壞，因此，可以使得通道柱的頂面控制成與最頂閘極層的頂面的電荷儲存結構的頂面齊平或大致齊平，使元件具有良好的可靠度。

116:通道柱

124:絕緣填充層

128:絕緣柱

138:閘極層

140:電荷儲存結構

100:介電基底

104:絕緣層

106:犧牲層

112:儲存層

114:穿隧層

122:保護蓋

122S1:內側壁

122S2:外側壁

132L:下部

132M:中部

132U:上部

132a、132b:導體柱

136:阻擋層

137:阻障層

150:閘極堆疊結構

Claims (10)

1. 一種三維AND快閃記憶體元件，包括： 閘極堆疊結構，設置於介電基底上，且包括多層閘極層與多層絕緣層彼此交互堆疊； 通道柱，設置所述介電基底上，且貫穿所述閘極堆疊結構； 第一導體柱以及第二導體柱，設置所述通道柱內並貫穿所述閘極堆疊結構，其中所述第一導體柱與所述第二導體柱彼此分隔開且各自與所述通道柱連接； 電荷儲存結構，設置於所述多個閘極層與所述通道柱的側壁之間；以及 保護蓋，至少覆蓋在所述通道柱的頂面上，隔離所述第一導體柱與所述多個閘極層的頂閘極層，且隔離所述第二導體柱與所述多個閘極層的所述頂閘極層。
2. 如請求項1所述的三維AND快閃記憶體元件，其中所述電荷儲存結構的穿隧層與儲存層環繞所述通道柱的外側壁且其頂面被所述保護蓋覆蓋。
3. 如請求項1所述的三維AND快閃記憶體元件，其中所述電荷儲存結構環繞所述多層閘極層。
4. 如請求項1所述的三維AND快閃記憶體元件，其中所述保護蓋在橫向上夾在所述第一導體柱與所述多個絕緣層的第一絕緣層之間，且在橫向上夾在所述所述第二導體柱與所述第一絕緣層之間。
5. 如請求項1所述的三維AND快閃記憶體元件，其中所述保護蓋的頂面低於所述閘極堆疊結構的頂面。
6. 如請求項5所述的三維AND快閃記憶體元件，其中所述保護蓋的所述頂面被所述第一導體柱與所述第二導體柱覆蓋。
7. 如請求項5所述的三維AND快閃記憶體元件，其中所述保護蓋的所述頂面還被填充於所述通道柱內的絕緣填充層覆蓋。
8. 一種三維AND快閃記憶體元件的製造方法，包括： 於介電基底上形成堆疊結構，所述堆疊結構包括多層犧牲層與多層絕緣層彼此交互堆疊； 在所述堆疊結構中形成開孔； 在所述開孔中形成通道柱； 在所述通道柱上形成保護蓋； 在所述堆疊結構與所述保護蓋上形成絕緣填充層，並將所述絕緣填充層填入於所述開孔中； 以所述通道柱上覆蓋所述保護蓋保護，圖案化所述絕緣填充層，以於所述通道柱內形成第一孔與第二孔； 於第一孔與第二孔中分別形成與所述通道柱連接的第一導體柱以及第二導體柱； 進行取代製程，將所述多層犧牲層取代為多層閘極層；以及 於所述多個閘極層與所述通道柱的側壁之間形成電荷儲存結構。
9. 如請求項8所述的三維AND快閃記憶體元件的製造方法，其中所述通道柱與所述保護蓋的形成方法包括： 在所述堆疊結構上以及所述開孔中形成通道材料層； 在所述通道材料層上形成間隙壁材料層； 進行第一回蝕製程，以部分移除所述通道材料層與間隙壁材料層，形成所述通道柱與間隙壁，並在所述堆疊結構與所述間隙壁之間形成凹槽； 在所述堆疊結構上、所述凹槽中以及所述開孔中形成保護材料層； 進行第二回蝕製程，以部分移除所述保護材料層，於所述凹槽中形成所述保護蓋，所述保護蓋覆蓋於所述通道柱上；以及 移除所述間隙壁。
10. 如請求項9所述的三維AND快閃記憶體元件的製造方法，其中 在所述通道材料層形成之前，還在所述開孔中形成穿隧材料層與儲存材料層，且在進行所述第一回蝕製程時還移除所述穿隧材料層與儲存材料層，以形成所述電荷儲存結構的穿隧層與儲存層與所述凹槽；以及 於所述凹槽中形成的所述保護蓋還覆蓋所述穿隧層與所述儲存層。

Images