TWI822311B - 記憶體元件及其製造方法 - Google Patents

Abstract

一種記憶體元件包括堆疊結構、通道柱、第一導體柱、第二導體柱、電荷儲存結構、第一導體層、第二導體層以及絕緣襯層。堆疊結構位於介電基底上，且包括彼此交替堆疊的多個閘極層與絕緣層。通道柱延伸穿過堆疊結構。第一導體柱和第二導體柱位於通道柱內，且與通道柱電性連接。電荷儲存結構位於多個閘極層與通道柱之間。第一導體層與第二導體層位於堆疊結構與所述介電基底之間，且第二導體層比所述第一導體層接近通道柱。絕緣襯層分隔第二導體層與通道柱且分隔第二導體層與第一導體層。此記憶體元件可以應用於3D AND快閃記憶體。

Description

記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式(NOR)記憶體以及反及式(NAND)記憶體。此外，另一種三維記憶體為及式(AND)記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。

本發明提出一種記憶體元件可以避免通道柱或源極/汲極柱與位於閘極堆疊結構下方的導體層發生不正常的電性連接。

本發明提出一種記憶體元件的製造方法可以與現有製程整合而可以避免通道柱或源極/汲極柱與位於閘極堆疊結構下方的導體層發生不正常的電性連接。

本發明的實施例提出一種記憶體元件，包括堆疊結構、通道柱、第一導體柱、第二導體柱、電荷儲存結構、第一導體層、第二導體層以及絕緣襯層。所述堆疊結構位於介電基底上，且包括彼此交替堆疊的多個閘極層與多個絕緣層。所述通道柱延伸穿過所述堆疊結構。所述第一導體柱和所述第二導體柱位於所述通道柱內，且與所述通道柱電性連接。電荷儲存結構位於所述多個閘極層與所述通道柱之間。所述第一導體層與所述第二導體層位於所述堆疊結構與所述介電基底之間，且所述第二導體層比所述第一導體層接近所述通道柱。所述絕緣襯層分隔所述第二導體層與所述通道柱且分隔所述第二導體層與所述第一導體層。

本發明的實施例提出一種記憶體元件的製造方法，包括：形成第一導體層於於介電基底上。形成堆疊結構於所述第一導體層上。所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層。形成通道柱，延伸穿過所述堆疊結構。形成第一導體柱和第二導體柱於所述通道柱內，且與所述通道柱電性連接。將位於所述通道柱周圍的所述多個中間層局部取代為多個閘極層，形成多個電荷儲存結構，於所述多個閘極層與所述通道柱之間。將位於所述通道柱周圍的所述第一導體層局部取代為第二導體層。形成絕緣襯層，在所述通導柱與所述第二導體層之間以及所述第一導體層與所述第二導體層之間。

基於上述，本發明實施例的記憶體元件在閘極堆疊結構下方的第二導體層周圍設置絕緣襯層可以避免通道柱或源極/汲極 柱與位於閘極堆疊結構下方的第二導體層之間發生不正常的電性連接。

10、A⁽ⁱ⁾、A⁽ⁱ⁺¹⁾:記憶陣列

12:電荷儲存層

14、114:穿隧層

16、116:通道柱

20:記憶單元

24、124:絕緣填充層

28、128:絕緣柱

32a:源極柱/導體柱

32b:汲極柱/導體柱

36、136:阻擋層

38、138:閘極層/字元線

40、140:電荷儲存結構

50、100:介電基底

50s:表面

58、144、158:導體層

52、150:閘極堆疊結構

54、101、104:絕緣層

55:絕緣襯層

57、137、157:阻障層

60:箭頭

102:停止層

103:導體層

106:中間層

108:開孔

109:孔

110:保護層

112:電荷儲存層

115:頂蓋絕緣層

117:間隙壁

130a、130b、131a、131b:孔

132a、132b:導體柱

133:分隔溝槽

134S、134P:水平開口

142:襯層

155:絕緣襯層

155₁、155₂、155₃:層

BLOCK、BLOCK⁽ⁱ⁾、BLOCK⁽ⁱ⁺¹⁾:子區塊

BL_n、BL_n+1:位元線

SP⁽ⁱ⁾ _n、SP⁽ⁱ⁾ _n+1、SP⁽ⁱ⁺¹⁾ _n、SP⁽ⁱ⁺¹⁾ _n+1:源極柱

DP⁽ⁱ⁾ _n、DPⁱ⁾ _n+1、DPⁱ⁺¹⁾ _n、DP⁽ⁱ⁺¹⁾ _n+1:源極柱

SK1:堆疊結構

R1:陣列區

R2:周邊區

SLT:分隔狹縫

WL⁽ⁱ⁾ _m、WL⁽ⁱ⁾ _m+1、WL⁽ⁱ⁺¹⁾ _m、WL⁽ⁱ⁺¹⁾ _m+1:字元線

X、Y、Z:方向

I-I’、II-II’:切線

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。

圖1B示出圖1A中部分的記憶陣列的局部三維視圖。

圖1C與圖1D示出圖1B的切線I-I’的剖面圖。

圖1E示出圖1B、圖1C、圖1D的切線II-II’的上視圖。

圖2A至圖2M是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。

圖3、圖4與圖5是依照本發明的另一些實施例的記憶體元件的剖面示意圖。

圖6A至圖6C是依照本發明的實施例的另一種記憶體元件的製造流程的剖面示意圖。

圖7是依照本發明的又一些實施例的記憶體元件的剖面示意圖。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖 1C與圖1D的切線II-II’的上視圖。

圖1A為包括配置成列及行的垂直AND記憶陣列10的2個區塊BLOCK⁽ⁱ⁾與BLOCK⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK⁽ⁱ⁾中包括記憶陣列A⁽ⁱ⁾。記憶陣列A⁽ⁱ⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁾ _m+1)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁾ _n與SP⁽ⁱ⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁾ _n與DP⁽ⁱ⁾ _n+1)，從而使得AND記憶單元20沿共同字元線(例如WL⁽ⁱ⁾ _m+1)邏輯地配置成一列。

記憶陣列A⁽ⁱ⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁾ _m+1與WL⁽ⁱ⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。因此，記憶陣列A⁽ⁱ⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK⁽ⁱ⁾中，記憶陣列A⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n+1)與共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)。

共同的源極柱(例如SP⁽ⁱ⁾ _n)耦接至共同的源極線(例如SL_n)；共同的汲極柱(例如DP⁽ⁱ⁾ _n)耦接至共同的位元線(例如BL_n)。共同的源極柱(例如SP⁽ⁱ⁾ _n+1)耦接至共同的源極線(例如SL_n+1)；共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)耦接至共同的位元線(例如BL_n+1)。

相似地，區塊BLOCK⁽ⁱ⁺¹⁾包括記憶陣列A⁽ⁱ⁺¹⁾，其與在區塊BLOCK⁽ⁱ⁾中的記憶陣列A⁽ⁱ⁾相似。記憶陣列A⁽ⁱ⁺¹⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁺¹⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n與SP⁽ⁱ⁺¹⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁺¹⁾ _n與DP⁽ⁱ⁺¹⁾ _n+1)。記憶陣列A⁽ⁱ⁺¹⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND記憶單元20集合。記憶陣列A⁽ⁱ⁺¹⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1與WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，記憶陣列A⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)邏輯地配置成一行。

區塊BLOCK⁽ⁱ⁺¹⁾與區塊BLOCK⁽ⁱ⁾共用源極線(例如是SL_n與SL_n+1)與位元線(例如BL_n與BL_n+1)。因此，源極線SL_n與位元線BL_n耦接至區塊BLOCK⁽ⁱ⁾的AND記憶陣列A⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶陣列A⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL_n+1與位元線 BL_n+1耦接至區塊BLOCK⁽ⁱ⁾的AND記憶陣列A⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶陣列A⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

請參照圖1B至圖1D，記憶陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件(例如電晶體)上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。記憶陣列10可包括閘極堆疊結構52、多個通道柱16、多個第一導體柱(又可稱為源極柱)32a與多個第二導體柱(又可稱為汲極柱)32b和多個電荷儲存結構40。

請參照圖1B，閘極堆疊結構52形成在陣列區與階梯區(未示出)並延伸至部分的周邊區的介電基底50上。閘極堆疊結構52包括在介電基底50的表面50s上垂直堆疊的多個閘極層(又稱為字元線)38與多個絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構(未示出)。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗(未示出)可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1D，記憶陣列10還包括多個通道柱16。通道柱16連續延伸穿過閘極堆疊結構52。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。通道柱16的材料 可以是半導體，例如是未摻雜的多晶矽。

請參照圖1B至圖1D，記憶陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面(即XY平面)的方向(即Z方向)上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接通道柱16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽或是氧化矽。

請參照圖1C與圖1D，電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層(或稱為能隙工程穿隧氧化層)14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分(穿隧層14與電荷儲存層12)在垂直於閘極層38的方向(即Z方向)上連續延伸，而電荷儲存結構40的另一部分(阻擋層36)環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40(穿隧層14、電荷儲存層12與阻擋層36)環繞於閘極層38的周圍。

請參照圖1E，電荷儲存結構40、通道柱16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極 柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入(source side injection)、通道熱電子(channel-hot-electron)注入或帶對帶穿隧熱載子(band-to-band tunneling hot carrier)注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞(SLC，1位元)或多位晶胞(MLC，大於或等於2位元)的操作。

在進行操作時，將電壓施加至所選擇的字元線(閘極層)38，例如施加高於對應記憶單元20的相應起始電壓(V_th)時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL_n或BL_n+1(示於圖1B)進入汲極柱32b，並經由導通的通道區流至源極柱32a(例如，在由箭頭60所指示的方向上)，最後流到源極線SL_n或SL_n+1(示於圖1B)。

參照圖1C至圖1D，在本發明的一些實施例中，通道柱16、源極柱32a與汲極柱32b還延伸穿過位於閘極堆疊結構52與介電基底50之間的導體層58。導體層58又可以稱為虛設閘極，其可以用來關閉漏電路徑。

本發明之導體層58的材料可以包括半導體或是金屬。導體層58的材料可以與閘極層38的材料相同或是相異。導體層58的材料也可以與側向相鄰的導體層(未示出)的材料相同或是相 異。側向相鄰的導體層(未示出)的材料例如是半導體或是金屬。在一些實施例中，導體層58以及側向相鄰的導體層(未示出)的材料為半導體，例如是多晶矽；閘極層38為金屬，例如是鎢。在另一些實施例中，側向相鄰的導體層(未示出)的材料為半導體，例如是多晶矽；導體層58與閘極層38為金屬，例如是鎢的材料為金屬，例如是鎢。

本發明還設置絕緣襯層55以電性隔離導體層58與通道柱16，且電性隔離導體柱32a與32b。在一些實施例中，絕緣襯層55環繞於導體層58的周圍。絕緣襯層55的材料可以與電荷儲存結構40的材料完全相同或部分相同。絕緣襯層55可以是單層或多層。絕緣襯層55的材料包括氧化矽、氮化矽、介電常數大於或等於7的高介電常數的材料，例如氧化鋁(Al₁O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。

在一些實施例中絕緣襯層55與導體層58之間還可以選擇性設置阻障層57。阻障層57的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

圖2A至圖2M是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。

參照圖2A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。介電基底100包括陣列區R1、周邊區R2與階梯區(未示出)。於陣列區R1、周邊區R2與階梯區的介電基底100上形成堆疊結構 SK1。堆疊結構SK1又可稱為絕緣堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的絕緣層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與絕緣層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為絕緣層104。絕緣層104例如為氧化矽層。中間層106例如為氮化矽層。中間層106可作為犧牲層，在後續的製程中被局部移除之。在本實施例中，堆疊結構SK1具有5層絕緣層104與4層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。

在一些實施例中，在形成堆疊結構SK1之前，在介電基底100上先形成絕緣層101、停止層102與導體層103。絕緣層101例如是氧化矽。停止層102形成在絕緣層中101。停止層102例如是導體圖案，例如是多晶矽圖案。導體層103例如是接地的多晶矽層。導體層103又可以稱為虛設閘極，其可以用來關閉漏電路徑。將堆疊結構SK1圖案化，以在階梯區形成階梯結構。

接著，參照圖2A，於陣列區R1的堆疊結構SK1中形成多個開孔108。在本實施例中，開孔108延伸穿過導體層103，且其底面未暴露出停止層102與絕緣層101，但本發明不限於此。在本實施例中，以上視角度來看，開孔108具有圓形的輪廓(未示出)，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形(未示出)。

參照圖2B，在開孔108之中形成保護層110、通道柱116與間隙壁117。保護層110形成在中間層106的側壁。保護層110例如是氧化矽層。通道柱116的材料可為半導體，例如未摻雜多晶矽。間隙壁117例如低溫氧化矽層。保護層110的形成方法例如是熱氧化法。通道柱116與間隙壁117的形成方法例如是在堆疊結構SK1上以及開孔108之中形成通道材料以及間隙壁材料。接著，進行回蝕製程，以局部移除通道材料以及間隙壁材料，以形成通道柱116與間隙壁117。通道柱116與間隙壁117覆蓋在開孔108的側壁上，裸露出開孔108的底部。通道柱116與間隙壁117可延伸穿過堆疊結構SK1並延伸至絕緣層101中，但不限於此。通道柱116的上視圖例如為環形，且在其延伸方向上(例如垂直介電基底100的方向上)可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀(例如多邊形)的輪廓。保護層110與間隙壁117分別在通道柱116的兩個側壁上。

參照圖2C，在堆疊結構SK1上以及開孔108之中填入絕緣填充材料。絕緣填充材料例如是低溫氧化矽。填入開孔108中的絕緣填充材料形成絕緣填充層124且在絕緣填充層124中央會留下一圓形孔隙。然後，進行非等向性蝕刻製程，以使圓形孔隙擴大而形成孔109。在本實施例中，孔109延伸穿過導體層103， 且其底面介於停止層102的頂面與底面之間，但本發明不限於此。

參照圖2D，在絕緣填充層124上以及孔109之中形成絕緣材料。然後，進行非等向性蝕刻製程，移除部分的絕緣材料，以在孔109之中形成絕緣柱128。絕緣柱128的材料與絕緣填充層124的材料不同。絕緣柱128的材料例如是氮化矽。

參照圖2E，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔130a與130b。在進行蝕刻的過程中，可以停止層102做為蝕刻停止層。因此，所形成的孔130a與130b從堆疊結構SK1延伸至裸露出停止層102為止。圖案化製程所定義的孔的圖案的輪廓可以與絕緣柱128的輪廓相切(未示出)。圖案化製程所定義的孔的圖案的輪廓也可超出絕緣柱128的輪廓(未示出)。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。此外，在一些實施例中，圖案化製程所定義的孔的圖案的輪廓會超出開孔108的輪廓，使得孔130a與130b的上側壁裸露出堆疊結構SK1的部分頂絕緣層104。孔130a與130b的中側壁與下側壁裸露出絕緣層101、絕緣柱128以及間隙壁117。

參照圖2F，接著，進行回蝕刻製程或拉回製程(pull back)，移除孔130a與130b的側壁所裸露的間隙壁117，以形成裸露出通道柱116以及絕緣柱128的孔131a與131b。在一些實施例中，在進行蝕刻的過程中，可能因為蝕刻的條件控制不當，而使得通道柱116的下部，甚至通道柱116的下部與導體層103之 間的保護層110遭受破壞，而裸露出導體層103的側壁。如此，將導致後續形成的導體柱132a與132b與導體層103發生短路。本發明可以解決此問題，其後續將詳述之。

參照圖2G，在孔131a與131b之中形成導體柱132a與132b。導體柱132a與132b可以分別做為源極柱與汲極柱，以分別與通道柱116電性連接。導體柱132a與132b的形成方法例如是在基底100之上以及孔131a與131b中形成導體材料，然後再經由回蝕刻製程而形成。導體柱132a與132b的材料例如是摻雜的多晶矽。

參照圖2G，在堆疊結構SK1上形成頂蓋絕緣層115。頂蓋絕緣層115的材料例如是氧化矽。接著，對頂蓋絕緣層115以及堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽(slit trench)133。在進行蝕刻製程時，可以絕緣層101或是導體層103做為蝕刻停止層，使得分隔溝槽133的底部裸露出絕緣層101或是導體層103。

參照圖2H至圖2J，對導體層103進行局部取代製程。參照圖2H，首先，進行蝕刻製程，例如是濕式蝕刻製程，以將陣列區R1、階梯區以及周邊區R2中鄰近分隔溝槽133的導體層103移除。蝕刻製程所採用的蝕刻劑注入於分隔溝槽133之中，再將分隔溝槽133所裸露的導體層103移除，以形成水平開口134P。遠離分隔溝槽133的導體層103被留下來。在一些實施例中，水平開口134P裸露出絕緣層101、104、剩餘的導體層103以及保護層110。在另一些實施例中，導體層103側壁的保護層110以及通 道柱116的下部已被蝕刻，使得水平開口134P裸露出絕緣層101、104、剩餘的導體層103以及導體柱132a與132b。

參照圖2I，在分隔溝槽133以及水平開口134P形成絕緣襯層155以及導體層158。絕緣襯層155可以包括多層，例如是層155₁、155₂、155₃。在一些實施例中，層155₁例如是氧化矽，層155₂例如是氮化矽，層155₃例如是氧化矽。在另一些實施例中，層155₁、155₂、155₃的材料可以分別與後續形成的穿隧層114、電荷儲存層112以及阻擋層136的材料相同。在另一實施例中，絕緣襯層155可以是單層，例如是氧化矽，如圖3與圖4所示。

在一些實施中，導體層158的材料與導體層103的材料不同。導體層158的材料可以與後續形成的閘極層138的材料相同。導體層158的材料可以是金屬，例如是鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層157。阻障層157的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

其後，參照圖2I，然後，再進行回蝕刻製程或是平坦化製程，先移除頂蓋絕緣層115上多餘的絕緣襯層155、阻障層157以及導體層158。接著，繼續進行回蝕刻製程，以移除多個分隔溝槽133中的絕緣襯層155、阻障層157以及導體層158。留下在水平開口134P之中的絕緣襯層155、阻障層157以及導體層158。

之後，參照圖2K與2L，對中間層106進行局部取代製程。首先，參照圖2K，進行蝕刻製程，例如濕式蝕刻製程，以將 將陣列區R1、階梯區以及部分的周邊區R2中分隔溝槽133周圍的多層中間層106移除。由於蝕刻製程所採用的蝕刻液(例如是熱磷酸)注入於分隔溝槽133之中，再將所接觸的部分的多層中間層106移除。當通道柱116與分隔溝槽133之間的多層中間層106被移除時，由於保護層110與中間層106的材料不同，因此，保護層110可以做為蝕刻停止層，以保護通道柱116。繼續進行蝕刻製程，藉由時間模式的控制，將大部分的多層中間層106移除，以形成多個水平開口134S。周邊區R2中遠離分隔溝槽133的多層中間層106被留下來。多個水平開口134S可以裸露出保護層110以及中間層106。保護層110可以經由蝕刻製程移除或被保留下來。

參照圖2L，在多個水平開口134S中形成多層穿隧層114、多層電荷儲存層112、多層阻擋層136以及多層閘極層138。穿隧層114例如是氧化矽。電荷儲存層112例如是氮化矽。阻擋層136例如為介電常數大於或等於7的高介電常數的材料，例如氧化鋁(Al₁O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層138例如是鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層137。阻障層137的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝槽133與水平開口134S之中依序形成穿隧材料、電荷儲存材料、阻擋材料、阻障材 料以及導體材料，然後，再進行回蝕刻製程，以在多個水平開口134S中形成穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138。在一些實例中，在多個分隔溝槽133中的阻障材料以及導體材料被移除，而穿隧材料、電荷儲存材料以及阻擋材料被保留下來，以使得穿隧層114、電荷儲存層112、阻擋層136從水平開口134S連續延伸至多個分隔溝槽133。如圖2L所示。在另一些實例中，在多個分隔溝槽133中的穿隧材料、電荷儲存材料、阻擋材料、阻障材料以及導體材料均被移除(未示出)。穿隧層114、電荷儲存層112與阻擋層136合稱為電荷儲存結構140。至此，形成閘極堆疊結構150。

閘極堆疊結構150環繞於通道柱116周圍；堆疊結構SK1遠離通道柱116。組成閘極堆疊結構150的多個材料與組成堆疊結構SK1的多個材料不同。閘極堆疊結構150設置於導體層158上方，包括彼此交互堆疊的多層閘極層138與多層絕緣層104。堆疊結構SK1包括彼此交互堆疊的多層中間層106與多層絕緣層104。而絕緣襯層155在閘極堆疊結構150下方靠近且環繞通道柱116的導體層158與遠離通道柱116的導體層103分隔開。

參照圖2M，在分隔溝槽133中形成分隔狹縫SLT。分隔狹縫SLT的形成方法包括在閘極堆疊結構150上以及分隔溝槽133中填入絕緣襯層材料以及導體材料。絕緣材料例如氧化矽。導體材料例如是多晶矽。然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構150上多餘的絕緣襯層材料以及導體材料，以形成襯 層142與導體層144。襯層142與導體層144合稱為分隔狹縫SLT。在另一些實施例中，分隔狹縫SLT也可以是全部被絕緣材料填滿，而無任何導體層。在又一些實施例中，分隔狹縫SLT也可以是襯層142，且襯層142包覆著氣隙(air gap)而無任何導體層。

在一些實施例中，在分隔溝槽133側壁上的電荷儲存結構140未被移除，因此電荷儲存結構140環繞分隔狹縫SLT且位於導體層158與分隔狹縫SLT之間，以及絕緣層104與分隔狹縫SLT之間，如圖2M所示。在另一些實施例中，在分隔溝槽133側壁上的電荷儲存結構140被移除，因此導體層158與分隔狹縫SLT接觸且絕緣層104與分隔狹縫SLT接觸(未示出)。

之後，在階梯區中形成接觸窗(未示出)。接觸窗著陸於階梯區的閘極層138的末端，並與其電性連接。

本發明實施例的絕緣襯層155以及阻障層157環繞在導體層158的周圍。絕緣襯層155介於導體層158與103之間且電性隔離導體層158與103。絕緣襯層155介於導體層158與通道柱116之間且電性隔離導體層158與通道柱116。由於本發明實施例的絕緣襯層155至少可以覆蓋導體層158的側壁，因此，可以增加導體層158與通道柱116之間的電性隔離效果。

參照圖2E、圖2G以及圖7，在一些情況下，在形成孔130a、130b或131a、131b時因發生錯誤對準、過度蝕刻或其他製程的因素，導致通道柱116的下部被移除，形成在孔131a、131b之中的導體柱132a、132b的下部與導體層103僅隔著保護層110， 如圖7所示。本發明藉由絕緣襯層155的形成可以增加導體柱132a、132b與導體層158之間的距離，提升電性隔離的效果。

在另一些實施例中，絕緣襯層155可以是單層，其材料例如是氧化矽，如圖3與圖4所示。絕緣襯層155的厚度可以大於穿隧層114、電荷儲存層112或阻擋層136的厚度。

在以上參照圖2A至圖2M的實施例中，靠近通道柱116的導體層158與遠離通道柱116的導體層103之間以絕緣襯層155分隔。導體層158的材料與導體層103的材料不同，但與閘極層138的材料相同。導體層158與閘極層138的材料例如是鎢，導體層103的材料例如是多晶矽。

，參照圖4與圖5，在另一實施例中，導體層158的材料與導體層103的材料相同，導體層158的材料可以與閘極層138的材料不同。導體層158與導體層103的材料例如是多晶矽，且導體層158與絕緣襯層155之間無阻障層157。

以上的實施例是經由兩次的蝕刻製程形成水平開口134S和134P和兩次的取代製程形成導體層158與閘極層138。然而，本發明並不以此為限。水平開口134S和134P可以同時形成，而導體層158與閘極層138也可以同時形成。

圖6A至圖6C是依照本發明的實施例的另一種記憶體元件的製造流程的剖面示意圖。

參照圖6A，依照上述實施例的方法，對頂蓋絕緣層115以及堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以 形成分隔溝槽(slit trench)133。接著，進行蝕刻製程，以將陣列區R1、階梯區以及部分的周邊區R2的導體層103以及中間層106移除，以形成水平開口134S和134P。

參照圖6B，在分隔溝槽133與水平開口134P、134S之中依序形成穿隧材料、電荷儲存材料、阻擋材料、阻障材料以及導體材料，然後，再進行回蝕刻製程，以在水平開口134P形成絕緣襯層155的層155₁、155₂、155₃、阻障層157以及導體層158，並在多個水平開口134S中形成穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138。在本實施例中，層155₁、155₂、155₃分別連續連接穿隧層114、電荷儲存層112、阻擋層136。阻障層157與137不連接。導體層158與閘極層138不連接。

參照圖6C，在分隔溝槽133中形成分隔狹縫SLT。分隔狹縫SLT的形成方法可以依照上述實施例方法。分隔狹縫SLT與導體層158接觸。

在一些實施例中，參照圖2M以及圖3至圖5與圖7，導體層103的厚度T1大於中間層106的厚度T3，而導體層103被絕緣襯層155與導體層158取代，導體層158的厚度T2小於導體層103的厚度T1。而中間層106被閘極層138、穿隧層114、電荷儲存層112與阻擋層136取代，因此閘極層138的厚度T4小於中間層106的厚度T3。亦即，T4<T3<T2<T1。

在另一些實施例中，請參照圖6A至圖6C，為能同時移除陣列區R1、階梯區以及部分的周邊區R2的導體層103與中間 層106，導體層103的厚度T1與中間層106的厚度T3大致相等。因此，導體層158的厚度T2與閘極層138的厚度T4大致相等，且T1大於T2，T3大於T4。亦即，T1~T3>T2~T4。

以上的實施例是以3D AND快閃記憶體來說明。然而，本發明實施例不以此為限，本發明實施例亦可應用於3D NOR快閃記憶體或3D NAND快閃記憶體。

基於上述，本發明實施例之記憶體元件對閘極堆疊結構下方的第一導體層進行取代製程以形成第二導體層，第二導體層與通道柱之間設置絕緣襯層可以避免第二導體層與通道柱之間發生短路。藉由此方法，可以增加製程裕度，縱使在形成導體柱(源極/汲極柱)的孔時發生過度的側向蝕刻，後續形成的導體柱(源極/汲極柱)也不會與第二導體層發生短路。

100:介電基底

101、104:絕緣層

103、158:導體層

102:停止層

106:中間層

110:保護層

112:電荷儲存層

114:穿隧層

115:頂蓋絕緣層

116:通道柱

128:絕緣柱

132a、132b:導體柱

133:分隔溝槽

136:阻擋層

137:阻障層

138:閘極層/字元線

140:電荷儲存結構

142:襯層

144:導體層

150:閘極堆疊結構

155:絕緣襯層

R1:陣列區

R2:周邊區

T1、T2、T3、T4:厚度

SK1:堆疊結構

Claims (15)

1. 一種記憶體元件，包括：堆疊結構，位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；通道柱，延伸穿過所述堆疊結構；第一導體柱和第二導體柱，位於所述通道柱內，且與所述通道柱電性連接；電荷儲存結構，位於所述多個閘極層與所述通道柱之間；第一導體層與第二導體層，位於所述堆疊結構與所述介電基底之間，其中所述第二導體層比所述第一導體層接近所述通道柱；以及絕緣襯層，分隔所述第二導體層與所述通道柱且分隔所述第二導體層與所述第一導體層。
2. 如請求項1所述的記憶體元件，其中所述絕緣襯層環繞於所述第二導體層周圍。
3. 如請求項1所述的記憶體元件，其中所述絕緣襯層的材料與所述電荷儲存結構的材料相同。
4. 如請求項1所述的記憶體元件，更包括分隔狹縫，延伸穿過所述堆疊結構與所述第二導體層。
5. 如請求項4所述的記憶體元件，其中所述電荷儲存結構還位於所述分隔狹縫與所述第二導體層之間。
6. 如請求項4所述的記憶體元件，其中所述分隔狹縫與所述第二導體層接觸。
7. 如請求項1所述的記憶體元件，其中所述第一導體層與所述第二導體層的材料包括半導體。
8. 如請求項1所述的記憶體元件，其中所述第二導體層的材料與所述閘極層的材料相同。
9. 如請求項8所述的記憶體元件，其中第一導體層的材料包括半導體，所述第二導體層的所述材料包括金屬。
10. 如請求項1所述的記憶體元件，其中所述第一導體層上方的所述堆疊結構包括與所述第二導體層上方的所述堆疊結構的所述多個閘極層不同的材料。
11. 如請求項10所述的記憶體元件，其中所述第一導體層上方的所述堆疊結構包括彼此交替堆疊的多個中間層與所述多個絕緣層。
12. 一種記憶體元件的製造方法，包括：形成第一導體層於介電基底上形成堆疊結構於所述第一導體層上，其中所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層；形成通道柱，延伸穿過所述堆疊結構；形成第一導體柱和第二導體柱，位於所述通道柱內，且與部分所述通道柱電性連接； 將位於所述通道柱周圍的所述多個中間層局部取代為多個閘極層；形成多個電荷儲存結構，於所述多個閘極層與所述通道柱之間；將位於所述通道柱周圍的所述第一導體層局部取代為第二導體層；以及形成絕緣襯層，在所述通道柱與所述第二導體層之間以及所述第一導體層與所述第二導體層之間。
13. 如請求項12所述的記憶體元件的製造方法，其中所述絕緣襯層環繞於所述第二導體層周圍。
14. 如請求項12所述的記憶體元件的製造方法，其中所述絕緣襯層的材料與所述電荷儲存結構的材料相同。
15. 如請求項12所述的記憶體元件的製造方法，其中所述將位於所述通道柱周圍的所述第一導體層局部取代為所述第二導體層以及所述形成所述絕緣襯層包括：形成分隔狹縫溝渠延伸穿過所述堆疊結構以及所述第一導體層；移除分隔狹縫溝渠周圍的所述第一導體層，以形成多個橫向開口；在所述橫向開口的側壁形成所述絕緣襯層；以及在所述橫向開口中形成所述第二導體層。