CN117896983A - 存储器元件及其制造方法 - Google Patents

Abstract

本公开提供了一种存储器元件及其制造方法，该存储器元件包括：第一堆叠结构，位于介电基底上方，包括相互交替的多个第一导电层与多个第一绝缘层。第一通道柱穿过所述第一堆叠结构。第二堆叠结构位于所述第一堆叠结构上，所述第二堆叠结构包括相互交替的多个第二导电层与多个第二绝缘层。第二通道柱穿过所述第二堆叠结构，且与所述第一通道柱分离。第一导电柱与第二导电柱，延伸穿过所述第一通道柱以及所述第二通道柱，且分别与所述第一通道柱以及所述第二通道柱电性连接。电荷存储结构，位于所述第一通道柱与所述第一导电层之间以及所述第二通道柱与所述第二导电层之间。此存储器元件可以应用于3D AND闪存。

Description

存储器元件及其制造方法

技术领域

本公开关于一种半导体元件及其制造方法，尤其涉及一种存储器元件及其制造方法。

背景技术

非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛应用于个人计算机和其他电子设备中。目前业界较常使用的三维存储器包括或非式(NOR)存储器以及与非式(NAND)存储器。此外，另一种三维存储器为与式(AND)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。

发明内容

本公开提出一种具有多层栅极层的存储器元件。

本公开提出一种存储器元件的制造方法可以与现有工艺整合而可以在进行刻蚀工艺时减少孔的高宽比，以降低刻蚀工艺的困难度。

本公开的实施例提出一种存储器元件，包括：第一堆叠结构、第一通道柱、第二堆叠结构、第二通道柱、第一导电柱与第二导电柱以及多个电荷存储结构。第一堆叠结构，位于介电基底上方，包括相互交替的多个第一导电层与多个第一绝缘层。第一通道柱，穿过所述第一堆叠结构。第二堆叠结构，位于所述第一堆叠结构上，所述第二堆叠结构包括相互交替的多个第二导电层与多个第二绝缘层。第二通道柱，穿过所述第二堆叠结构，且与所述第一通道柱分离。第一导电柱与第二导电柱分别与所述第一通道柱以及所述第二通道柱电性连接。所述多个电荷存储结构，位于所述第一通道柱与所述第一导电层之间以及所述第二通道柱与所述第二导电层之间。

本公开的实施例提出一种存储器元件，包括：第一堆叠结构、第二堆叠结构、通道柱、第一导电柱与第二导电柱以及电荷存储结构。第一堆叠结构包括相互交替的多个第一导电层与多个第一绝缘层。第二堆叠结构位于所述第一堆叠结构上，所述第二堆叠结构包括相互交替的多个第二导电层与多个第二绝缘层。通道柱，包括：第一部分与第二部分。第一部分延伸穿过所述第一堆叠结构。第二部分连接第一部分，延伸穿过所述第二堆叠结构。第一导电柱与第二导电柱与通道柱电性连接。电荷存储结构，位于所述通道柱与所述第一导电层之间以及所述通道柱与所述第二导电层之间。

本公开的实施例提出一种存储器元件的制造方法，包括以下步骤。在介电基底上形成第一堆叠结构，所述第一堆叠结构包括相互交替的多个第一中间层与多个第一绝缘层。所述第一堆叠结构中形成第一开口。在所述第一开口的侧壁形成第一通道柱。在所述第一通道柱中形成第一牺牲柱与第二牺牲柱。在所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括相互交替的多个第二中间层与多个第二绝缘层。所述第二堆叠结构中形成第二开口。在第二开口中形成第二通道柱。在所述第二通道柱中形成绝缘填充层。在所述绝缘填充层中形成第一孔与第二孔，其中所述第一孔与所述第二孔分别裸露出所述第一牺牲柱与所述第二牺牲柱。移除所述第一牺牲柱与所述第二牺牲柱，以形成延伸穿过所述第二堆叠结构与所述第一堆叠结构的第一延伸孔与第二延伸孔。在所述第一延伸孔与所述第二延伸孔中形成第一导电柱与第二导电柱。将所述多个第一中间层与所述多个第二中间层取代为多个导电层。在所述第一通道柱与所述多个导电层之间，以及所述第二通道柱与所述多个导电层之间形成多个电荷存储结构。

基于上述，本公开实施例的存储器元件具有多层栅极层。本公开实施例的存储器元件的制造方法可以与现有工艺整合而可以在进行刻蚀工艺时减少孔的高宽比，以降低刻蚀工艺的困难度。

附图说明

图1A示出根据一些实施例的3D AND闪存阵列的电路图；

图1B示出图1A中部分的存储阵列的局部三维视图；

图1C与图1D示出图1B的切线I-I’的剖面图；

图1E示出图1B、图1C、图1D的切线II-II’的上视图；

图2A至图2O是依照本公开的实施例的一种存储器元件的制造流程的剖面示意图；

图3A至图3F是依照本公开的实施例的一种发生错误对准的存储器元件的制造流程的剖面示意图；

图4A至图4L是依照本公开的另一实施例的一种存储器元件的制造流程的剖面示意图；

图5A至图5G是依照本公开的另一实施例的一种发生错误对准的存储器元件的制造流程的剖面示意图；

图6A、图6B、图6C与图6D是图2O、图3F、图4L与图5G的局部立体图。

附图标记说明：

10、A⁽ⁱ⁾、A⁽ⁱ⁺¹⁾：存储阵列；

12：电荷存储层；

14、114、114’：隧穿层；

16、116、116’、216、216’：通道柱；

20：存储单元；

24、124、124’、224：绝缘填充层；

28、128、128’、228：绝缘柱；

32a：源极柱/导电柱；

32b：漏极柱/导电柱；

36、136、136’：阻挡层；

38、138、138’：栅极层/字线/导电层；

40、140、140’：电荷存储结构；

50、100、100’：介电基底；

50s：表面；

53：半导体层；

144、144’：导电层；

52、150、150’：栅极堆叠结构；

54、101、104、101’、104’：绝缘层；

60：箭头；

102、102’：停止层；

103、103’：半导体层；

106、106’：中间层；

107’：牺牲插塞；

OP1：开口；

109：孔；

110、210：保护层；

112、112’：电荷存储层；

115、215、215’：顶盖绝缘层；

130a、130b、130a’、130b’、230a、230b：孔；

131a、131b：牺牲柱；

132a、132b、132a’、132b’：导电柱；

133、133’：分隔沟道；

134：水平开口；

142、142’：衬层；

231a、231b：延伸孔；

S1、S2、S1’、S2’：段；

d1、d1’：距离；

T1、T1’、T2’：转折；

P1’、P2’：部分；

BLOCK、BLOCK⁽ⁱ⁾、BLOCK⁽ⁱ⁺¹⁾：区块；

BL_n、BL_n+1：位线；

SP⁽ⁱ⁾ _n、SP⁽ⁱ⁾ _n+1、SP⁽ⁱ⁺¹⁾ _n、SP⁽ⁱ⁺¹⁾ _n+1：源极柱；

DP⁽ⁱ⁾ _n、DPⁱ⁾ _n+1、DPⁱ⁺¹⁾ _n、DP⁽ⁱ⁺¹⁾ _n+1：源极柱；

SK1、SK2、GK1、GK2、GK1’、GK2’：堆叠结构

SLT、SLT’：分隔狭缝；

WL⁽ⁱ⁾ _m、WL⁽ⁱ⁾ _m+1、WL⁽ⁱ⁺¹⁾ _m、WL⁽ⁱ⁺¹⁾ _m+1：字线；

X、Y、Z：方向；

I-I’、II-II’：切线。

具体实施方式

图1A示出根据一些实施例的3D AND闪存阵列的电路图。图1B示出图1A中部分的存储阵列的局部三维视图。图1C与图1D示出图1B的切线I-I’的剖面图。图1E示出图1B、图1C与图1D的切线II-II’的上视图。

图1A为包括配置成列及行的垂直AND存储阵列10的2个区块BLOCK⁽ⁱ⁾与BLOCK⁽ⁱ⁺¹⁾的示意图。区块BLOCK⁽ⁱ⁾中包括存储阵列A⁽ⁱ⁾。存储阵列A⁽ⁱ⁾的一列(例如是第m+1列)是具有共用字线(例如WL⁽ⁱ⁾ _m+1)的AND存储单元20集合。存储阵列A⁽ⁱ⁾的每一列(例如是第m+1列)的AND存储单元20对应于共用字线(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源极柱(例如SP⁽ⁱ⁾n与SP⁽ⁱ⁾ _n+1)与漏极柱(例如DP⁽ⁱ⁾ _n与DP⁽ⁱ⁾ _n+1)，从而使得AND存储单元20沿共用字线(例如WL⁽ⁱ⁾ _m+1)逻辑地配置成一列。

存储阵列A⁽ⁱ⁾的一行(例如是第n行)是具有共用源极柱(例如SP⁽ⁱ⁾ _n)与共用漏极柱(例如DP⁽ⁱ⁾ _n)的AND存储单元20集合。存储阵列A⁽ⁱ⁾的每一行(例如是第n行)的AND存储单元20对应于不同字线(例如WL⁽ⁱ⁾ _m+1与WL⁽ⁱ⁾ _m)，且耦接至共用的源极柱(例如SP⁽ⁱ⁾ _n)与共用的漏极柱(例如DP⁽ⁱ⁾ _n)。因此，存储阵列A⁽ⁱ⁾的AND存储单元20沿共用源极柱(例如SP⁽ⁱ⁾ _n)与共用漏极柱(例如DP⁽ⁱ⁾ _n)逻辑地配置成一行。在实体布局中，根据所应用的制造方法，行或列可经扭曲，以蜂巢式模式或其他方式配置，以用于高密度或其他原因。

在图1A中，在区块BLOCK⁽ⁱ⁾中，存储阵列A⁽ⁱ⁾的第n行的AND存储单元20共享共用的源极柱(例如SP⁽ⁱ⁾ _n)与共用的漏极柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND存储单元20共享共用的源极柱(例如SP⁽ⁱ⁾ _n+1)与共用的漏极柱(例如DP⁽ⁱ⁾ _n+1)。

共用的源极柱(例如SP⁽ⁱ⁾ _n)耦接至共用的源极线(例如SL_n)；共用的漏极柱(例如DP⁽ⁱ⁾ _n)耦接至共用的位线(例如BL_n)。共用的源极柱(例如SP⁽ⁱ⁾ _n+1)耦接至共用的源极线(例如SL_n+1)；共用的漏极柱(例如DP⁽ⁱ⁾ _n+1)耦接至共用的位线(例如BL_n+1)。

相似地，区块BLOCK⁽ⁱ⁺¹⁾包括存储阵列A⁽ⁱ⁺¹⁾，其与在区块BLOCK⁽ⁱ⁾中的存储阵列A⁽ⁱ⁾相似。存储阵列A⁽ⁱ⁺¹⁾的一列(例如是第m+1列)是具有共用字线(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND存储单元20集合。存储阵列A⁽ⁱ⁺¹⁾的每一列(例如是第m+1列)的AND存储单元20对应于共用字线(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源极柱(例如SP⁽ⁱ⁺¹⁾ _n与SP⁽ⁱ⁺¹⁾ _n+1)与漏极柱(例如DP⁽ⁱ⁺¹⁾ _n与DP^{(i +1)} _n+1)。存储阵列A⁽ⁱ⁺¹⁾的一行(例如是第n行)是具有共用源极柱(例如SP⁽ⁱ⁺¹⁾ _n)与共用漏极柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND存储单元20集合。存储阵列A⁽ⁱ⁺¹⁾的每一行(例如是第n行)的AND存储单元20对应于不同字线(例如WL⁽ⁱ⁺¹⁾ _m+1与WL⁽ⁱ⁺¹⁾ _m)，且耦接至共用的源极柱(例如SP⁽ⁱ⁺¹⁾ _n)与共用的漏极柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，存储阵列A⁽ⁱ⁺¹⁾的AND存储单元20沿共用源极柱(例如SP^{(i +1)} _n)与共用漏极柱(例如DP⁽ⁱ⁺¹⁾ _n)逻辑地配置成一行。

区块BLOCK⁽ⁱ⁺¹⁾与区块BLOCK⁽ⁱ⁾共享源极线(例如是SL_n与SL_n+1)与位线(例如BL_n与BL_n+1)。因此，源极线SL_n与位线BL_n耦接至区块BLOCK⁽ⁱ⁾的AND存储阵列A⁽ⁱ⁾中的第n行AND存储单元20，且耦接至区块BLOCK⁽ⁱ⁺¹⁾中的AND存储阵列A⁽ⁱ⁺¹⁾中的第n行AND存储单元20。同样，源极线SL_n+1与位线BL_n+1耦接至区块BLOCK⁽ⁱ⁾的AND存储阵列A⁽ⁱ⁾中的第n+1行AND存储单元20，且耦接至区块BLOCK⁽ⁱ⁺¹⁾中的AND存储阵列A⁽ⁱ⁺¹⁾中的第n+1行AND存储单元20。

请参照图1B至图1D，存储阵列10可设置半导体晶粒的内联线结构上，例如，设置在半导体基底上形成的一个或多个有源元件(例如晶体管)上方。因此，介电基底50例如是形成在硅基板上的金属内联线结构上方的介电层，例如氧化硅层。存储阵列10可包括栅极堆叠结构52、多个通道柱16、多个第一导电柱(又可称为源极柱)32a与多个第二导电柱(又可称为漏极柱)32b和多个电荷存储结构40。

请参照图1B，栅极堆叠结构52形成在阵列区与阶梯区(未示出)并延伸至部分的周边区的介电基底50上。栅极堆叠结构52包括在介电基底50的表面50s上垂直堆叠的多个栅极层(又称为字线)38与多个绝缘层54。在Z方向上，这些栅极层38通过设置在其彼此之间的绝缘层54电性隔离。栅极层38在与介电基底50的表面平行的方向上延伸。阶梯区的栅极层38可具有阶梯结构(未示出)。因此，下部的栅极层38比上部栅极层38长，且下部的栅极层38的末端横向延伸出上部栅极层38的末端。用于连接栅极层38的接触窗(未示出)可着陆于栅极层38的末端，以此将各层栅极层38连接至各个导线。

请参照图1B至图1D，存储阵列10还包括多个通道柱16。通道柱16连续延伸穿过栅极堆叠结构52。在一些实施例中，通道柱16于上视角度来看可具有环形的轮廓。通道柱16的材料可以是半导体，例如是未掺杂的多晶硅。

请参照图1B至图1D，存储阵列10还包括绝缘柱28、多个第一导电柱32a与多个第二导电柱32b。在此例中，第一导电柱32a作为源极柱；第二导电柱32b作为漏极柱。第一导电柱32a与第二导电柱32b以及绝缘柱28各自在垂直于栅极层38的表面(即XY平面)的方向(即Z方向)上延伸。第一导电柱32a与第二导电柱32b通过绝缘柱28分隔。第一导电柱32a与第二导电柱32b电性连接通道柱16。第一导电柱32a与第二导电柱32b包括掺杂的多晶硅或金属材料。绝缘柱28例如是氮化硅或是氧化硅。

请参照图1C与图1D，电荷存储结构40设置于通道柱16与多层栅极层38之间。电荷存储结构40可以包括隧穿层(或称为能隙工程隧穿氧化层)14、电荷存储层12以及阻挡层36。电荷存储层12位于隧穿层14与阻挡层36之间。在一些实施例中，隧穿层14以及阻挡层36包括氧化硅。电荷存储层12包括氮化硅，或其他包括可以捕捉以电荷的材料。在一些实施例中，如图1C所示，电荷存储结构40的一部分(隧穿层14与电荷存储层12)在垂直于栅极层38的方向(即Z方向)上连续延伸，而电荷存储结构40的另一部分(阻挡层36)环绕于栅极层38的周围。在另一些实施例中，如图1D所示，电荷存储结构40(隧穿层14、电荷存储层12与阻挡层36)环绕于栅极层38的周围。

请参照图1E，电荷存储结构40、通道柱16以及源极柱32a与漏极柱32b被栅极层38环绕，并且界定出存储单元20。存储单元20可通过不同的操作方法进行1位操作或2位操作。举例来说，在对源极柱32a与漏极柱32b施加电压时，由于源极柱32a与漏极柱32b与通道柱16连接，因此电子可沿着通道柱16传送并存储在整个电荷存储结构40中，如此可对存储单元20进行1位的操作。此外，对于利用福勒-诺德汉隧穿(Fowler-Nordheim tunneling)的操作来说，可使电子或是空穴被捕捉在源极柱32a与漏极柱32b之间的电荷存储结构40中。对于源极侧注入(source side injection)、通道热电子(channel-hot-electron)注入或带对带隧穿热载子(band-to-band tunneling hot carrier)注入的操作来说，可使电子或空穴被局部地捕捉在邻近两个源极柱32a与漏极柱32b中的一个的电荷存储结构40中，如此可对存储单元20进行单层单元(SLC，1位)或多层单元(MLC，大于或等于2位)的操作。

在进行操作时，将电压施加至所选择的字线(栅极层)38，例如施加高于对应存储单元20的相应起始电压(V_th)时，与所选择的字线38相交的通道柱16的通道区被导通，而允许电流从位线BL_n或BL_n+1(示于图1B)进入漏极柱32b，并经由导通的通道区流至源极柱32a(例如，在由箭头60所指示的方向上)，最后流到源极线SL_n或SL_n+1(示于图1B)。

参照图1C至图1D，在本公开的一些实施例中，通道柱16、源极柱32a与漏极柱32b还延伸穿过位于栅极堆叠结构52与介电基底50之间的半导体层53。半导体层53又可以称为虚拟栅极，其可以用来关闭漏电路径。

随着栅极层38的层数不断地增加，延伸穿过栅极层38的源极柱32a与漏极柱32b的孔的高宽比越来越大，导致刻蚀的难度越来越高。本公开将栅极堆叠结构52分多个部分来形成，以降低在每一部分中形成的孔的高宽比，进而降低刻蚀工艺的困难度。

图2A至图2O是依照本公开的实施例的一种存储器元件的制造流程的剖面示意图。

参照图2A，提供介电基底100。介电基底100例如是形成在硅基板上的金属内联线结构上方的介电层，例如氧化硅层。在介电基底100上形成堆叠结构SK1。堆叠结构SK1又可称为绝缘堆叠结构SK1。在本实施例中，堆叠结构SK1由依次交错堆叠于介电基底100上的绝缘层104与中间层106所构成。在其他实施例中，堆叠结构SK1可由依次交错堆叠于介电基底100上的中间层106与绝缘层104所构成。此外，在本实施例中，堆叠结构SK1的最上层为绝缘层104。绝缘层104例如为氧化硅层。中间层106例如为氮化硅层。中间层106可作为牺牲层，在后续的工艺中被局部移除之。在本实施例中，堆叠结构SK1具有5层绝缘层104与4层中间层106，但本公开不限于此。在其他实施例中，可视实际需求来形成更多层的绝缘层104与更多层的中间层106。

在一些实施例中，在形成堆叠结构SK1之前，在介电基底100中先形成停止层102，并在介电基底100上先形成绝缘层101与半导体层103。绝缘层101例如是氧化硅。停止层102例如是导体图案，例如是多晶硅图案。半导体层103例如是接地的多晶硅层。半导体层103又可以称为虚拟栅极，其可以用来关闭漏电路径。在一些实施例中，可以先将堆叠结构SK1图案化，以在介电基底100的阶梯区形成阶梯结构(未示出)。

接着，参照图2A，于堆叠结构SK1的阵列区中形成多个开口OP1。在本实施例中，开口OP1延伸穿过半导体层103，且其底面未暴露出停止层102，但本公开不限于此。在本实施例中，以上视角度来看，开口OP1具有圆形的轮廓(未示出)，但本公开不限于此。在其他实施例中，开口OP1可具有其他形状的轮廓，例如多边形(未示出)。

参照图2B，在开口OP1的侧壁形成保护层110与通道柱116。保护层110例如是氧化硅层。通道柱116的材料可为半导体，例如未掺杂多晶硅。保护层110的形成方法例如是热氧化法或是化学气相沉积法。通道柱116的形成方法例如是在堆叠结构SK1上以及开口OP1之中形成通道材料以及间隙壁材料。接着，进行回蚀工艺，以局部移除通道材料以及间隙壁材料，以形成通道柱116与间隙壁(未示出)。保护层110与通道柱116覆盖在开口OP1的侧壁上，裸露出开口OP1的底部。保护层110与通道柱116可延伸穿过堆叠结构SK1并延伸至绝缘层101中，但不限于此。通道柱116的上视图例如为环形，且在其延伸方向上(例如垂直介电基底100的方向上)可为连续的。也就是说，通道柱116在其延伸方向上为整体的，并未分成多个不相连的部分。在一些实施例中，通道柱116于上视角度来看可具有圆形的轮廓，但本公开不限于此。在其他实施例中，通道柱116以上视角度来看也可具有其他形状(例如多边形)的轮廓。间隙壁在后续的工艺中将被移除。

参照图2C，在堆叠结构SK1上以及开口OP1之中填入绝缘填充材料。绝缘填充材料例如是低温氧化硅。填入开口OP1中的绝缘填充材料形成绝缘填充层124且在绝缘填充层124中央会留下一圆形孔隙。然后，进行非等向性刻蚀工艺，以使圆形孔隙扩大而形成孔109。在本实施例中，孔109延伸穿过半导体层103，且其底面介于半导体层103的顶面与底面之间，但本公开不限于此。

参照图2C，在绝缘填充层124上以及孔109之中形成绝缘材料。然后，进行非等向性刻蚀工艺，移除部分的绝缘材料，以在孔109之中形成绝缘柱128。绝缘柱128的材料与绝缘填充层124的材料不同。绝缘柱128的材料例如是氮化硅。之后，在堆叠结构SK1上形成顶盖绝缘层115。顶盖绝缘层115的材料例如是氧化硅。顶盖绝缘层115可以经由抛光工艺，例如化学机械抛光工艺来抛光。

参照图2D，进行图案化工艺，例如是光刻与刻蚀工艺，以在顶盖绝缘层115以及绝缘填充层124之中形成孔130a与130b。在进行刻蚀的过程中，可以停止层102作为刻蚀停止层。因此，所形成的孔130a与130b从堆叠结构SK1延伸至裸露出停止层102为止。图案化工艺所定义的孔的图案的轮廓可以与绝缘柱128的轮廓相切(未示出)。图案化工艺所定义的孔的图案的轮廓也可超出绝缘柱128的轮廓(未示出)。由于绝缘柱128的刻蚀速率小于绝缘填充层124的刻蚀速率，因此，绝缘柱128几乎不会遭受刻蚀的破坏而保留下来。

参照图2E，在孔130a与130b之中形成牺牲柱131a与131b。牺牲柱131a与131b的材料不同于绝缘层104，也不同于中间层106。牺牲柱131a与131b例如是含碳的有机材料。含碳的有机材料可以是聚合物，例如是光刻胶。光刻胶可以是正光刻胶或负光刻胶。牺牲柱131a与131b的形成法例如是化学气相沉积法。牺牲柱131a与131b的材料不限于此，其他的材料也是可以使用的。

参照图2F，在堆叠结构SK1上形成绝缘层201、半导体层203与堆叠结构SK2。半导体层203例如是接地的多晶硅层。半导体层203又可以称为虚拟栅极，其可以用来作为刻蚀停止层。堆叠结构SK2又可称为绝缘堆叠结构SK2。在本实施例中，堆叠结构SK2可以是由依次交错堆叠的绝缘层204与中间层206所构成。绝缘层201、半导体层203、绝缘层204与中间层206的材料可以分别相同或类似于绝缘层101、半导体层103、绝缘层104与中间层106。

参照图2G，进行图案化工艺，例如光刻与刻蚀工艺，以于堆叠结构SK2以及半导体层203中形成多个开口OP2。开口OP2的底部裸露出绝缘层201。

参照图2H，在开口OP2中形成保护层210、通道柱216、绝缘填充层224以及绝缘柱228，并在堆叠结构SK2上形成顶盖绝缘层215。保护层210、通道柱216、绝缘填充层224、绝缘柱228以及顶盖绝缘层215的材料以及形成方法可以类似于保护层110、通道柱116、绝缘填充层124、绝缘柱128以及顶盖绝缘层115的材料以及形成方法，在此不再重复赘述。

参照图2I，进行图案化工艺，例如是光刻与刻蚀工艺，以形成延伸穿过顶盖绝缘层215以及绝缘填充层224的孔230a与230b。在进行刻蚀的过程中，可以牺牲柱131a与131b作为刻蚀停止层。因此，所形成的孔230a与230b从堆叠结构SK2延伸至裸露出牺牲柱131a与131b为止。

参照图2J，移除牺牲柱131a与131b，以使孔230a、230b分别与孔130a、130b连通，而形成延伸孔231a与231b。延伸孔231a与231b从堆叠结构SK2延伸穿过堆叠结构SK1，直至裸露出停止层102。移除牺牲柱131a与131b的方法可以利用干法移除法或是湿法移除法。在牺牲柱131a与131b为含碳的有机材料时，可以采用干法移除法，例如是氧等离子体灰化法而完全地移除之，并无过度刻蚀或是孔的刻蚀深度不足等问题。

参照图2K，在延伸孔231a与231b中形成导电柱132a与132b。导电柱132a与132b可以分别作为源极柱与漏极柱，以分别与通道柱216、116电性连接。导电柱132a与132b的形成方法例如是在介电基底100之上以及延伸孔231a与231b中形成导体材料，然后再经由回刻蚀工艺而形成。导电柱132a与132b的材料例如是掺杂的多晶硅。

导电柱132a与132b连续延伸穿过顶盖绝缘层215、堆叠结构SK2、半导体层203、绝缘层201、顶盖绝缘层115、堆叠结构SK1以及半导体层103。在堆叠结构SK2下方的绝缘层201与堆叠结构SK1上方的顶盖绝缘层115之间的导电柱132a与132b具有完整的结晶粒，并无结晶粒被刻蚀或被抛光而形成的平坦的界面。

参照图2L，对顶盖绝缘层215、堆叠结构SK2、半导体层203、绝缘层201、顶盖绝缘层115、堆叠结构SK1以及半导体层103进行图案化工艺，例如是光刻与刻蚀工艺，以形成分隔沟道(slit trench)133。

参照图2M至图2N，对中间层206、106进行局部取代工艺。首先，参照图2M，进行刻蚀工艺，例如湿法刻蚀工艺，以将分隔沟道133周围的多层中间层206、106移除。由于刻蚀工艺所采用的刻蚀液(例如是热磷酸)注入至分隔沟道133之中，再将所接触的部分的多层中间层206、106移除。当通道柱216、116与分隔沟道133之间的多层中间层206、106被移除时，由于保护层210、110与中间层206、106的材料不同，因此，保护层210、110可以作为刻蚀停止层，以保护通道柱216、116。继续进行刻蚀工艺，通过时间模式的控制，将大部分的多层中间层206、106移除，以形成多个水平开口134。在中间层206、106侧壁的保护层210、110在进行上述刻蚀工艺期间被被移除。

参照图2N，在多个水平开口134中形成多层隧穿层114、多层电荷存储层112、多层阻挡层136以及多层栅极层(或称为导电层)138。隧穿层114例如是氧化硅。电荷存储层112例如是氮化硅。阻挡层136例如为氧化硅或介电常数大于或等于7的高介电常数的材料，例如氧化铝(Al₁O₃)、氧化铪(HfO₂)、氧化镧(La₂O₅)、过渡金属氧化物、镧系元素氧化物或其组合。栅极层138例如是钨。在一些实施例中，在形成多层栅极层138之前，还形成势垒层137。势垒层137的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。

隧穿层114、电荷存储层112、阻挡层136、势垒层137以与栅极层138的形成方法例如是在分隔沟道133与水平开口134之中依次形成隧穿材料、电荷存储材料、阻挡材料、势垒材料以及导体材料，然后，再进行回刻蚀工艺，以在多个水平开口134中形成隧穿层114、电荷存储层112、阻挡层136、势垒层137以与栅极层138。在一些实例中，在多个分隔沟道133中的隧穿材料、电荷存储材料、阻挡材料、势垒材料以及导体材料均被移除。隧穿层114、电荷存储层112与阻挡层136合称为电荷存储结构140。纵向相邻的电荷存储结构140被保护层210、110分隔。

在另一些实例中，在多个分隔沟道133中的势垒材料以及导体材料被移除，而隧穿材料、电荷存储材料以及阻挡材料被保留下来(未示出)，以使得隧穿层114、电荷存储层112、阻挡层136从水平开口134连续延伸至多个分隔沟道133。

至此，形成栅极堆叠结构150。栅极堆叠结构150包括堆叠结构GSK1以及GSK2。堆叠结构GSK1位于介电基底100上，且环绕于通道柱116周围。堆叠结构GSK2位于堆叠结构GSK1之上，且环绕于通道柱216周围。堆叠结构GSK1包括彼此交互堆叠的多层栅极层138与多层绝缘层104。堆叠结构GSK2包括彼此交互堆叠的多层栅极层138与多层绝缘层204。

参照图2N与2O，在分隔沟道133中形成分隔狭缝SLT。分隔狭缝SLT的形成方法包括在栅极堆叠结构150上以及分隔沟道133中填入绝缘衬层材料以及导体材料。绝缘衬层材料例如氧化硅。导体材料例如是多晶硅。然后经由回刻蚀工艺或是抛光工艺移除栅极堆叠结构150上多余的绝缘衬层材料以及导体材料，以形成衬层142与导电层144。衬层142与导电层144合称为分隔狭缝SLT。在另一些实施例中，分隔狭缝SLT也可以是全部被绝缘材料填满，而无任何导电层。在又一些实施例中，分隔狭缝SLT也可以是衬层142，且衬层142包覆着气隙(air gap)而无任何导电层。

之后，在阶梯区中形成接触窗(未示出)。接触窗着陆于阶梯区的栅极层138的末端，并与其电性连接。

图6A是图2O的局部立体图。

参照图2O与图6A，本公开的存储器元件包括：堆叠结构GSK1、GSK2、通道柱116、216、导电柱132a、132b以及电荷存储结构140。堆叠结构GSK 1位于介电基底100上方，包括相互交替的多个导电层138与多个绝缘层104。堆叠结构GSK2位于堆叠结构GSK1上，堆叠结构GSK2包括相互交替的多个导电层138与多个绝缘层204。通道柱116穿过堆叠结构GSK 1。通道柱216穿过堆叠结构GSK2，且与通道柱116分离。电荷存储结构140包括电荷存储层112。电荷存储层112位于通道柱216与导电层138之间以及通道柱116与导电层138之间。

在本实施例中，开口OP2(如图2G所示)与开口OP1(如图2B所示)完全对准，而孔230a与230b(如图2I所示)分别完全对准孔130a与130b(如图2D所示)。因此，通道柱216位于通道柱116的正上方，且与通道柱116重叠。在堆叠结构GSK2周围的导电柱132a与132b的侧壁几乎对准在堆叠结构GSK1周围的导电柱132a与132b的侧壁。

参照图6A，导电柱132a与132b为连续柱，连续延伸穿过通道柱216与116且与过通道柱216与116电性连接。而且在通道柱216外的导电柱132a与132b与在通道柱116外的导电柱132a与132b之间具有完整的结晶粒，并无结晶粒被刻蚀或被抛光而形成的平坦的界面。

参照图2N，本公开的存储器元件还包括绝缘柱128与228，分别位于导电柱132a与132b之间。绝缘柱228位于绝缘柱128的上方且与绝缘柱128完全重叠。

图3A至图3F是依照本公开的实施例的一种发生错误对准的存储器元件的制造流程的剖面示意图。

参照图3A至图3D，在一些情况下，在形成开口OP2时发生错误对准(如图3A所示)，或是在后续形成的孔230a、230b时发生错误对准，将导致孔230a、230b未完全对准牺牲柱131a与131b(如图3C所示)。如此，将使得牺牲柱131a与131b没有被孔230a、230b完全裸露出来。但是由于牺牲柱131a与131b可以采用氧等离子体灰化法轻易移除，因此牺牲柱131a与131b可以被完全移除殆尽，而形成延伸穿过堆叠结构SK2与SK1的延伸孔231a与231b(如图3D所示)。因此，可以避免延伸孔231a与231b孔刻蚀不完全或是过度刻蚀的问题。

参照图3E，在本公开中，堆叠结构SK2是与堆叠结构SK1分开形成，但导电柱132a与132b是同时形成于延伸孔231a与231b之中。导电柱132a与132b可以连续延伸穿过堆叠结构SK2与SK1。在堆叠结构SK2下方的绝缘层201与堆叠结构SK1上方的顶盖绝缘层115之间的导电柱132a与132b具有完整的结晶粒，并无结晶粒被刻蚀或被抛光而形成的平坦的界面。

参照图3F，后续可以依照上述工艺进行局部取代工艺，将中间层206、106取代为多层隧穿层114、多层电荷存储层112、多层阻挡层136以及多层栅极层138。之后，再形成分隔狭缝SLT。

图6B是图3F的局部立体图。

参照图3F与图6B，本公开的存储器元件包括：堆叠结构GSK1、GSK2、通道柱116、216、导电柱132a、132b以及电荷存储结构140。堆叠结构GSK1位于介电基底100上方，包括相互交替的多个导电层138与多个绝缘层104。堆叠结构GSK2，位于堆叠结构GSK1上，堆叠结构GSK2包括相互交替的多个导电层138与多个绝缘层204。通道柱116穿过堆叠结构GSK1。通道柱216穿过堆叠结构GSK2，且与通道柱116分离。电荷存储结构140包括电荷存储层112。电荷存储层112位于通道柱216与导电层138之间以及通道柱116与导电层138之间。

在本实施例中，开口OP2与开口OP1未完全对准(如图3A所示)，且孔230a与230b分别不完全对准孔130a与130b。

由于开口OP2与开口OP1不完全对准，因此，通道柱216位于通道柱116的上方，且与通道柱116部分重叠且部分不重叠。

由于孔230a与230b并不完全分别对准孔130a与130b，因此导电柱132a与132b分别分为两段S1与S2。段S1被堆叠结构GSK1环绕，而段S2被堆叠结构GSK2环绕。段S2与S1部分重叠且部分不重叠。换言之，段S2的中心线C2并未对准段S1的中心线C1，而具有一非零距离d1。段S2的侧壁并未对准段S1的侧壁，因而具有转折T1。

虽然，导电柱132a与132b包括段S1与S2，但是导电柱132a与132b为连续柱，连续延伸穿过通道柱216与116且与过通道柱216与116电性连接。而且段S1与S2之间具有完整的结晶粒，并无结晶粒被刻蚀或被抛光而形成的平坦的界面。

参照图3F，本公开的存储器元件还包括绝缘柱128与228，分别位于导电柱132a与132b之间。绝缘柱228位于绝缘柱128的上方且与绝缘柱128部分重叠且部分不重叠。

图4A至图4L是依照本公开的实施例的一种存储器元件的制造流程的剖面示意图。

参照图4A，在介电基底100’上形成绝缘层101’、停止层102’与半导体层103’。绝缘层101’、停止层102’与半导体层103’可相同或类似于绝缘层101、停止层102与半导体层103。接着，在半导体层103’上形成堆叠结构SK1’。堆叠结构SK1’由依次交错堆叠于介电基底100’上的绝缘层104’与中间层106’所构成。介电基底100’、堆叠结构SK1’的绝缘层104’与中间层106’可相同或类似于介电基底100与堆叠结构SK1的绝缘层104与中间层106。

之后，进行光刻与刻蚀工艺，在堆叠结构SK1’形成多个开口OP1’。开口OP1’延伸穿过半导体层103’，且其底面未暴露出停止层102’，但本公开不限于此。在本实施例中，以上视角度来看，开口OP1’具有圆形的轮廓(未示出)，但本公开不限于此。在其他实施例中，开口OP1’可具有其他形状的轮廓，例如多边形(未示出)。

参照图4B，在本实施例中，在开口OP1’中填入牺牲插塞107’。牺牲插塞107’的材料不同于绝缘层104’，也不同于中间层106’。牺牲插塞107’例如是含碳的有机材料。含碳的有机材料可以是聚合物，例如是光刻胶。光刻胶可以是正光刻胶或负光刻胶。牺牲插塞107’的形成法例如是旋转涂布法。牺牲插塞107’的材料不限于此，其他的材料也是可以使用的。

参照图4B，在堆叠结构SK1’上形成堆叠结构SK2’。堆叠结构SK2’又可称为绝缘堆叠结构SK2’。在本实施例中，堆叠结构SK2’可以是由依次交错堆叠的绝缘层204’与中间层206’所构成。绝缘层204’与中间层206’的材料可以分别相同或类似于绝缘层104’与中间层106’。

参照图4C，进行光刻与刻蚀工艺，在堆叠结构SK2’中形成多个开口OP2’。开口OP2’的形状与深度可以相同或类似于开口OP1’。在进行刻蚀的过程中，可以牺牲插塞107’作为刻蚀停止层。因此，所形成的开口OP2’从堆叠结构SK2’延伸至裸露出牺牲插塞107’为止。

参照图4D，移除牺牲插塞107’，以使开口OP2’与开口OP1’连通，而形成延伸的开口OP3’。延伸的开口OP3’从堆叠结构SK2’延伸穿过堆叠结构SK1’以及半导体层103’，裸露出绝缘层101’。移除牺牲插塞107’的方法可以利用干法移除法或是湿法移除法。在牺牲插塞107’为含碳的有机材料时，可以采用干法移除法，例如是氧等离子体灰化法来移除之，并无过度刻蚀或是开口OP2’的刻蚀深度不足(open)等问题。

参照图4E，在开口OP3’中形成电荷存储结构140’与通道柱116’。电荷存储结构140’包括隧穿层114’、多层电荷存储层112’以及多层阻挡层136’。隧穿层114’、电荷存储层112’、阻挡层136’的材料与形成方法可以相同或类似于隧穿层114、电荷存储层112与阻挡层136。通道柱116’的材料与形成方法相同或相似于通道柱116。

参照图4F，在开口OP3’中形成绝缘填充层124’与绝缘柱128’。之后，在堆叠结构SK2’上形成顶盖绝缘层215’。绝缘填充层124’、绝缘柱128’与顶盖绝缘层215’的材料与形成方法相同或类似于绝缘填充层124、绝缘柱128与顶盖绝缘层215。

参照图4G，进行图案化工艺，例如是光刻与刻蚀工艺，以在顶盖绝缘层215’以及绝缘填充层124’中形成孔130a’与130b’。在进行刻蚀的过程中，可以停止层102’作为刻蚀停止层。

参照图4H，在孔130a’与130b’中形成导电柱132a’与132b’。导电柱132a’与132b’可以分别作为源极柱与漏极柱，以分别与通道柱116’电性连接。导电柱132a’与132b’的材料与形成方法相同或类似于导电柱132a与132b。

参照图4I，对顶盖绝缘层215’、堆叠结构SK2’、堆叠结构SK1’以及半导体层103’进行图案化工艺，例如是光刻与刻蚀工艺，以形成分隔沟道(slit trench)133’。在进行刻蚀工艺时，可以绝缘层101’或是半导体层103’作为刻蚀停止层，使得分隔沟道133’的底部裸露出绝缘层101’或是半导体层103’。分隔沟道(slit trench)133’也可以延伸至绝缘层101’，而裸露出介电基底100’。

参照图4J至图4K，对中间层206’、106’进行局部取代工艺。首先进行刻蚀工艺，将大部分的多层中间层206’、106’移除，以形成多个水平开口134’。接着，在多个水平开口134’中形成多层势垒层137’以及多层栅极层(或称为导电层)138’。势垒层137’以与栅极层138’的材料与形成方法可以相同或类似于势垒层137以与栅极层138。

参照图4K与4L，在分隔沟道133’中形成分隔狭缝SLT’。分隔狭缝SLT’例如是包括衬层142’与导电层144’。衬层142’与导电层144’的材料与形成方法相同或类似于衬层142与导电层144。在另一些实施例中，分隔狭缝SLT’也可以是全部被绝缘材料填满，而无任何导电层。在又一些实施例中，分隔狭缝SLT’也可以是衬层142’，且衬层142’包覆着气隙(airgap)而无任何导电层。

之后，在阶梯区中形成接触窗(未示出)。接触窗着陆于阶梯区的栅极层138’的末端，并与其电性连接。

图6C是图4L的局部立体图。

参照图4L与图6C，本公开的存储器元件包括：堆叠结构GSK1’、GSK2’、通道柱116’、导电柱132a’、132b’以及电荷存储结构140’。堆叠结构GSK1’位于介电基底100’上方，包括相互交替的多个导电层138’与多个绝缘层104’。堆叠结构GSK2’位于堆叠结构GSK1’上，堆叠结构GSK2’包括相互交替的多个导电层138’与多个绝缘层204’。通道柱116’与导电柱132a’、132b’延伸穿过堆叠结构GSK2’与GSK1’。电荷存储结构140’位于通道柱116’与导电层138’之间。

在本实施例中，开口OP2’(如图4C所示)与开口OP1’(如图4A所示)完全对准，而孔130a’与130b’(如图4G所示)经由单一的光刻与刻蚀工艺形成。因此，通道柱116’连续延伸穿过堆叠结构GSK2’与GSK1’。在堆叠结构GSK2’周围的通道柱116’的部分P2’的侧壁完全对准在堆叠结构GSK1’周围的通道柱116’的部分P1’的侧壁而无转折。

导电柱132a’与132b’为连续柱，连续延伸穿过通道柱116’且与过通道柱116’电性连接。而且在堆叠结构GSK2’周围的导电柱132a’与132b’与在堆叠结构GSK1’周围的导电柱132a’与132b’之间具有完整的结晶粒，并无结晶粒被刻蚀或被抛光而形成的平坦的界面。同样地，在堆叠结构GSK2’周围的导电柱132a’与132b’的侧壁几乎对准在堆叠结构GSK1’周围的导电柱132a’与132b’的侧壁而无转折。

参照图4L，本公开的存储器元件还包括绝缘柱128’，位于导电柱132a’与132b’之间。在堆叠结构GSK2’周围的绝缘柱128’与在堆叠结构GSK1’周围的绝缘柱128’完全对准重叠。

图5A至图5G是依照本公开的另一实施例的一种发生错误对准的存储器元件的制造流程的剖面示意图。

参照图5A至图5B，在一些情况下，在形成开口OP2’时发生错误对准(如图5A所示)，导致牺牲插塞107’没有被开口OP2’完全裸露出来。但是由于牺牲插塞107’可以采用氧等离子体灰化法来移除，因此牺牲插塞107’可以完全移除殆尽，而形成延伸穿过堆叠结构SK2’与SK1’的开口OP3’(如图5B所示)

参照图5C，后续在开口OP3’之中形成’电荷存储结构140’与通道柱116’。接着，在开口OP3’中形成绝缘填充层124’与绝缘柱128’，并在堆叠结构SK2’上形成顶盖绝缘层215’。

参照图5E，进行图案化工艺，例如是光刻与刻蚀工艺，以在顶盖绝缘层215’以及绝缘填充层124’中形成孔130a’与130b’。

参照图5F，在孔130a’与130b’中形成导电柱132a’与132b’。

参照图5G，对顶盖绝缘层215’、堆叠结构SK2’、堆叠结构SK1’以及半导体层103’进行图案化工艺，例如是光刻与刻蚀工艺，以形成分隔沟道(slit trench)133’。接着，将中间层206’、106’取代多层势垒层137’以及多层栅极层138’。之后，在分隔沟道133’中形成分隔狭缝SLT’。

图6D是图5G的局部立体图。参照图5G与图6D，本公开的存储器元件包括：堆叠结构GSK1’、GSK2’、通道柱116’、导电柱132a’、132b’以及电荷存储结构140’。堆叠结构GSK1’位于介电基底100’上方，包括相互交替的多个导电层138’与多个绝缘层104’。堆叠结构GSK2’位于堆叠结构GSK1’上，堆叠结构GSK2’包括相互交替的多个导电层138’与多个绝缘层204’。通道柱116’与导电柱132a’、132b’延伸穿过堆叠结构GSK2’与GSK1’。电荷存储结构140’位于通道柱116’与导电层138’之间。

在本实施例中，开口OP2’与开口OP1’并未完全对准，因此所形成的延伸的开口OP3’的侧壁有转折，形成在延伸的开口OP3’侧壁的通道柱116’连续延伸穿过堆叠结构GSK2’与GSK1’，但在堆叠结构GSK2’周围的通道柱116’的部分P2’的侧壁不完全对准在堆叠结构GSK1’周围的通道柱116’的部分P1’的侧壁而具有转折T2’。

同样地，由于通道柱116’的侧壁具有转折T1’，因此，在一些实施例中，裸露出通道柱116’的孔130a’与130b’的侧壁也具有转折。因而，导致导电柱132a’与132b’可以分别分为两段S1’与S2’。段S1’被堆叠结构GSK1’环绕，而段S2’被堆叠结构GSK2’环绕。段S2’与S1’部分重叠且部分不重叠。换言之，段S2’的中心线C2’并未对准段S1’的中心线C1’，而具有一非零距离d1’。段S2’的侧壁并未对准段S1’的侧壁，因而具有转折T1’。

但是，由于导电柱132a’与132b’形成在孔130a’与130b’之中，因此其为连续延伸穿过通道柱116’的连续柱，且与过通道柱116’电性连接。而且在段S2’与段S1’之间具有完整的结晶粒，并无结晶粒被刻蚀或被抛光而形成的平坦的界面。

以上实施例是以两个堆叠结构来说明，但本公开可以应用于更多层堆叠结构的存储器元件。此外，以上的实施例是以3D AND闪存来说明。然而，本公开实施例不以此为限，本公开实施例亦可应用于3D NOR闪存或3D NAND闪存。

基于上述，本公开实施例的存储器元件将堆叠结构分成多个部分形成可以降低形成在堆叠结构中的开口或是孔的高宽比，以降低工艺的困难度。此外，本公开还在先形成的开口或是孔之中形成牺牲插塞或是牺牲柱，而这一些牺牲插塞或是牺牲柱可以在上方的开口或是上方的孔形成之后被轻易地移除，而形成延伸穿过堆叠结构且具有高高宽比的开口或是孔。因此，本公开可以简化工艺，且可以与现有工艺整合，增加集成度，增加工艺良率，并且降低制造成本。

Claims (20)

1.一种存储器元件，其特征在于，包括：

第一堆叠结构，位于介电基底上方，包括相互交替的多个第一导电层与多个第一绝缘层；

第一通道柱，穿过所述第一堆叠结构；

第二堆叠结构，位于所述第一堆叠结构上，所述第二堆叠结构包括相互交替的多个第二导电层与多个第二绝缘层；

第二通道柱，穿过所述第二堆叠结构，且与所述第一通道柱分离；

第一导电柱与第二导电柱分别与所述第一通道柱以及所述第二通道柱电性连接；以及

多个电荷存储结构，位于所述第一通道柱与所述第一导电层之间以及所述第二通道柱与所述第二导电层之间。

2.根据权利要求1所述的存储器元件，其中所述第一导电柱与第二导电柱为连续柱。

3.根据权利要求1所述的存储器元件，其中所述第一导电柱与所述第二导电柱的侧壁具有转折。

4.根据权利要求1所述的存储器元件，其中所述第一导电柱与所述第二导电柱分别包括：

第一段，延伸穿过所述第一堆叠结构；

第二段，连接所述第一段，且延伸穿过所述第二堆叠结构，其中所述第一段的中心线与所述第二段的中心线具有一非零距离。

5.根据权利要求1所述的存储器元件，还包括：

第一半导体层，位于所述介电基底与所述第一堆叠结构之间；以及

第二半导体层，位于所述第一堆叠结构与所述第二堆叠结构之间。

6.根据权利要求1所述的存储器元件，还包括：

第一绝缘柱，延伸穿过所述第一堆叠结构，位于所述第一导电柱与所述第二导电柱之间；以及

第二绝缘柱，延伸穿过所述第二堆叠结构，介于所述第一导电柱与所述第二导电柱之间，且所述第一绝缘柱与所述第二绝缘柱被分隔开。

7.根据权利要求1所述的存储器元件，还包括：

多个保护层，分隔所述多个电荷存储结构。

8.一种存储器元件，其特征在于，包括：

第一堆叠结构，包括相互交替的多个第一导电层与多个第一绝缘层；

第二堆叠结构，位于所述第一堆叠结构上，所述第二堆叠结构包括相互交替的多个第二导电层与多个第二绝缘层；

通道柱，包括：

第一部分，延伸穿过所述第一堆叠结构；以及

第二部分，连接第一部分，延伸穿过所述第二堆叠结构；

第一导电柱与第二导电柱，与通道柱电性连接；以及

电荷存储结构，位于所述通道柱与所述第一导电层之间以及所述通道柱与所述第二导电层之间。

9.根据权利要求8所述的存储器元件，其中所述第一导电柱的侧壁与所述第二导电柱的侧壁之间具有转折。

10.根据权利要求8所述的存储器元件，其中所述第一导电柱与第二导电柱为连续柱。

11.根据权利要求8所述的存储器元件，还包括：绝缘柱，延伸穿过所述第二堆叠结构与所述第一堆叠结构，且位于所述第一导电柱与所述第二导电柱之间。

12.根据权利要求8所述的存储器元件，还包括：

半导体层，位于介电基底与所述第一堆叠结构之间。

13.一种存储器元件的制造方法，其特征在于，包括：

在介电基底上形成第一堆叠结构，所述第一堆叠结构包括相互交替的多个第一中间层与多个第一绝缘层；

所述第一堆叠结构中形成第一开口；

在所述第一开口的侧壁形成第一通道柱；

在所述第一通道柱中形成第一牺牲柱与第二牺牲柱；

在所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括相互交替的多个第二中间层与多个第二绝缘层；

所述第二堆叠结构中形成第二开口；

在第二开口中形成第二通道柱；

在所述第二通道柱中形成绝缘填充层；

在所述绝缘填充层中形成第一孔与第二孔，其中所述第一孔与所述第二孔分别裸露出所述第一牺牲柱与所述第二牺牲柱；

移除所述第一牺牲柱与所述第二牺牲柱，以形成延伸穿过所述第二堆叠结构与所述第一堆叠结构的第一延伸孔与第二延伸孔；

在所述第一延伸孔与所述第二延伸孔中形成第一导电柱与第二导电柱；

将所述多个第一中间层与所述多个第二中间层取代为多个导电层；以及

在所述第一通道柱与所述多个导电层之间，以及所述第二通道柱与所述多个导电层之间形成多个电荷存储结构。

14.根据权利要求13所述的存储器元件的制造方法，其中在所述第一通道柱中形成所述第一牺牲柱与所述第二牺牲柱包括：

在所述第一通道柱中形成第一绝缘填充层，其中所述第一绝缘填充层中央留有孔隙；

在所述孔隙中形成第一绝缘柱；

在所述第一绝缘填充层中形成第三孔与第四孔，其中所述第三孔与所述第四孔裸露出所述第一通道柱与所述第一绝缘柱；以及

在所述第三孔与所述第四孔中分别形成所述第一牺牲柱与所述第二牺牲柱。

15.根据权利要求14所述的存储器元件的制造方法，还包括：

在所述介电基底与所述第一堆叠结构之间形成第一半导体层；以及

在所述第二堆叠结构与所述第一堆叠结构之间形成第二半导体层。

16.根据权利要求15所述的存储器元件的制造方法，还包括：

在所述介电基底中形成刻蚀停止层，且所述第一牺牲柱与所述第二牺牲柱着陆在所述停止层上。

17.根据权利要求13所述的存储器元件的制造方法，还包括：

在所述第二通道柱中形成第二绝缘柱。

18.根据权利要求17所述的存储器元件的制造方法，其中所述第一孔与所述第二孔裸露出所述第二通道柱与所述第二绝缘柱。

19.根据权利要求13所述的存储器元件的制造方法，还包括：

在所述第一开口的所述侧壁上形成第一保护层，其中所述第一保护层位于所述第一通道柱与所述第一绝缘层之间以及位于所述第一通道柱与所述第一中间层之间；以及

在所述第二开口的所述侧壁上形成第二保护层，其中所述第二保护层位于所述第二通道柱与所述第二绝缘层之间以及位于所述第二通道柱与所述第二中间层之间。

20.根据权利要求19所述的存储器元件的制造方法，还包括：

移除在所述多个第一中间层与所述第一通道柱之间的部分的所述第一保护层；

移除在所述多个第二中间层与所述第二通道柱之间的部分的所述第二保护层。