KR20110018753A - 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20110018753A
KR20110018753A KR1020090076375A KR20090076375A KR20110018753A KR 20110018753 A KR20110018753 A KR 20110018753A KR 1020090076375 A KR1020090076375 A KR 1020090076375A KR 20090076375 A KR20090076375 A KR 20090076375A KR 20110018753 A KR20110018753 A KR 20110018753A
Authority
KR
South Korea
Prior art keywords
program
voltage
memory cells
memory device
memory cell
Prior art date
Application number
KR1020090076375A
Other languages
English (en)
Inventor
김인모
정재용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090076375A priority Critical patent/KR20110018753A/ko
Priority to US12/828,480 priority patent/US20110044113A1/en
Publication of KR20110018753A publication Critical patent/KR20110018753A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀들의 열화 정도에 따라 프로그램 전압을 조절한다.본 발명에 의하면, 불휘발성 메모리 장치의 프로그램 속도가 향상된다.

Description

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, METHOD FOR PROGRAMMING THE SAME, AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 향상된 프로그램 속도를 갖는 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 메모리 셀들의 열화 정도에 따라 프로그램 전압을 조절하고; 그리고 상기 조절된 프로그램 전압을 이용하여 프로그램을 수행하는 것을 포함한다.
실시 예로서, 상기 메모리 셀들의 열화 정도는 상기 메모리 셀들의 프로그램 및 소거횟수에 기반하여 판별된다.
실시 예로서, 상기 프로그램 전압을 조절하는 것은, 상기 프로그램 전압의 증분을 조절하는 것을 포함한다.
실시 예로서, 상기 설정된 프로그램 전압의 증분에 따라, 검증 전압을 조절하는 것을 더 포함한다.
실시 예로서, 상기 검출된 프로그램 및 소거 횟수가 미리 설정된 값보다 클 때, 상기 프로그램 전압의 증분은 제 1 값으로 조절되고, 상기 검출된 프로그램 및 소거 횟수가 상기 미리 설정된 값보다 작을 때, 상기 프로그램 전압의 증분은 상기 제 1 값보다 큰 제 2 값으로 조절된다.
실시 예로서, 상기 프로그램 전압의 증분이 상기 제 1 값으로 조절될 때, 검증 전압은 제 1 레벨로 조절되고, 상기 프로그램 전압의 증분이 상기 제 2 값으로 조절될 때, 상기 검증 전압은 상기 제 1 레벨보다 낮은 제 2 레벨로 조절된다.
실시 예로서, 상기 조절된 프로그램 전압을 이용하여 프로그램을 수행하는 것은, 상기 메모리 셀들의 열화 정도에 따라 외부로부터 제공되는 고전압을 이용하여 프로그램을 수행하는 것을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에서 읽기 및 쓰기를 수행하도록 구성되는 읽기 및 쓰기 회로; 상기 메모리 셀 어레이에 전압들을 제공하도록 구성되는 전압 생성기; 그리고 상기 읽기 및 쓰기 회로와 상기 전압 생성기를 제어하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은, 상기 메모리 셀 어레이의 메모리 셀들의 열화 정도에 따라 프로그램 전압이 조절되도록 상기 전압 생성기를 제어한다.
실시 예로서, 상기 메모리 셀들의 열화 정도는 상기 메모리 셀들의 프로그램 및 소거 횟수에 기반하여 판별된다.
실시 예로서, 상기 제어 로직은, 상기 메모리 셀 어레이의 메모리 셀들의 열화 정도에 따라, 외부로부터 제공되는 고전압을 이용하여 프로그램을 수행하는 가속 모드를 제공하도록 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에서 읽기 및 쓰기를 수행하도록 구성되는 읽기 및 쓰기 회로; 상기 메모리 셀 어레이에 전압들을 제공하도록 구성되는 전압 생성기; 그리고 상기 읽기 및 쓰기 회로와 상기 전압 생성기를 제어하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은, 상기 메모리 셀 어레이의 메모리 셀들의 열화 정도에 따라 프로그램 전압이 조절되도록 상기 전압 생성기를 제어한다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.
본 발명에 따르면, 프로그램 및 소거 횟수에 따라 프로그램 전압이 조절된다. 따라서, 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템의 프로그램 속도가 향상된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(100) 및 불휘발성 메모리 장치(200)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 불휘발성 메모리 장치(200)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(100)는 불휘발성 메모리 장치(200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(100)는 불휘발성 메모리 장치(200)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(100)는 불휘발성 메모리 장치(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(100)는 불휘발성 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(100)는 램(RAM, Ramdon Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램(RAM)은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 불휘발성 메모리 장치(200)와 인터페이싱할 것이다.
메모리 시스템(10)은 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 것이다. 예시적으로, 오류 정정 블록은 컨트롤러(100)의 구성 요소로서 제공될 것이다. 다른 예로서, 오류 정정 블록은 불휘발성 메모리 장치(200)의 구성 요소로서 제공될 것이다.
컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 것이다. 예시 적으로, 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 것이다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 것이다.
다른 예로서, 불휘발성 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 불휘발성 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
이하에서, 간결한 설명을 위하여, 플래시 메모리 장치의 예를 참조하여, 본 발명의 기술적 사상이 설명된다. 즉, 불휘발성 메모리 장치(200)는 플래시 메모리 장치인 것으로 가정한다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등을 포함하는 불휘발성 메모리 장치에 응용 및 적용될 수 있다.
도 2는 도 1의 플래시 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240), 그리고 전압 생성기(250)를 포함한다.
메모리 셀 어레이(210)는 워드 라인들(WL)을 통해 어드레스 디코더(220)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(230)에 연결된다. 메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결될 것이다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결될 것이다. 예시적으로, 메모리 셀 어레이(210)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성될 것이다.
어드레스 디코더(220)는 워드 라인들(WL)을 통해 메모리 셀 어레이(210)에 연결된다. 어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작한다. 어드레스 디코더(220)는 외부로부터 어드레스(ADDR)를 전달받는다. 예시적으로, 어드레스(ADDR)는 도 1의 컨트롤러(100)로부터 전달될 것이다.
어드레스 디코더(220)는 전달된 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(220)는 워드 라인들(WL)을 선택할 것이다. 어드레스 디코더(220)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩할 것이다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(230)에 전달될 것이다. 예시적으로, 어드레스 디코더(220)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.
읽기 및 쓰기 회로(230)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결된다. 읽기 및 쓰기 회로(230)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성된다. 읽기 및 쓰기 회로(230)는 외부와 데이터(DATA)를 교환하도록 구성된다. 예시적으로, 읽기 및 쓰기 회로(230)는 도 1의 컨트롤러(100)와 데이터(DATA)를 교환하도록 구성될 것이다.
읽기 및 쓰기 회로(230)는 어드레스 디코더(220)로부터 디코딩된 열 어드레스를 수신할 것이다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(230)는 비트 라인들(BL)을 선택할 것이다.
예시적으로, 읽기 및 쓰기 회로(230)는 외부로부터 수신된 데이터를 메모리 셀 어레이(210)에 기입할 것이다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)로부터 데이터를 읽고, 읽어진 데이터를 외부로 출력할 것이다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(210)의 제 2 저장 영역에 기입할 것이다. 예를 들면, 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행할 것이다.
예시적으로, 읽기 및 쓰기 회로(230)는 페이지 버퍼, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 것이다. 다른 예로서, 읽기 및 쓰기 회로(230)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 그리고 전압 생성기(250)에 연결된다. 제어 로직(250)은 플래시 메모리 장치(200)의 제반 동작을 제어하도록 구성된다. 제어 로직(240)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(100)로부터 전달될 것이다.
제어 로직(250)은 전압 생성기(250)에 프로그램 제어 신호(PC)를 제공하도록 구성된다. 전압 생성기(250)에 프로그램 제어 신호(PC)를 제공함으로써, 제어 로직(250)은 프로그램 전압(Vpgm)을 조절하도록 구성될 것이다. 도 2에 도시되지 않았지만, 전압 생성기(250)를 제어하기 위하여, 제어 로직(240)은 프로그램 제어 신 호(PC) 이외의 제어 신호들을 전압 생성기(250)에 추가적으로 제공할 수 있다.
전압 생성기(250)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성된다. 전압 생성기(250)는 플래시 메모리 장치(200)에서 요구되는 다양한 레벨의 전압들을 생성하도록 구성된다. 예를 들면, 전압 생성기(250)는 프로그램 전압(Vpgm), 검증 전압, 패스 전압, 읽기 전압, 선택 읽기 전압, 소거 전압, 비트 라인 전압, 워드 라인 전압 등과 같은 다양한 레벨의 전압들을 생성할 것이다. 생성된 전압들은 플래시 메모리 장치(200)의 구성 요소들에 제공된다. 예시적으로, 프로그램 전압(Vpgm), 패스 전압, 검증 전압, 읽기 전압, 선택 읽기 전압, 워드 라인 전압 등과 같이 워드 라인들(WL)을 바이어스하기 위한 전압들은 어드레스 디코더(220)를 통해 메모리 셀 어레이(210)의 워드 라인들(WL)에 인가될 것이다. 전원 전압, 접지 전압, 비트 라인 전압 등과 같이 비트 라인들(BL)을 바이어스하기 위한 전압들은 읽기 및 쓰기 회로(230)를 통해 비트 라인들(BL)에 인가될 것이다. 소거 전압은 메모리 셀 어레이(210)의 벌크(bulk) 영역에 제공될 것이다.
전압 생성기(250)는 프로그램 전압 생성기(260)를 포함한다. 프로그램 전압 생성기(260)는 제어 로직(240)으로부터 제공되는 프로그램 제어 신호(PC)에 응답하여 프로그램 전압(Vpgm)을 생성하도록 구성된다. 예시적으로, 프로그램 제어 신호(PC)에 응답하여, 프로그램 전압 생성기(260)는 프로그램 전압(Vpgm)의 레벨을 조절하도록 구성될 것이다.
도 3은 도 2의 플래시 메모리 장치(200)의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다. 도 3에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내 며, 세로 축은 메모리 셀들의 수를 나타낸다. 예시적으로, 도 3에서, 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3)이 도시되어 있다. 그러나, 메모리 셀들의 논리 상태들은 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3)로 한정되지 않음이 이해될 것이다. 예를 들면, 메모리 셀들은 적어도 두개의 논리 상태들로 프로그램될 수 있다.
소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3)에 대응하는 문턱 전압의 레벨은 한정되지 않는다. 예시적으로, 플래시 메모리 장치(200)가 낸드 플래시 메모리 장치일 때, 소거 상태(E)에 대응하는 문턱 전압은 음의 전압이고 제 1 내지 제 3 프로그램 상태들(P1~P3)에 대응하는 문턱 전압들은 양의 전압일 것이다. 플래시 메모리 장치(200)가 노어 플래시 메모리 장치일 때, 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3)에 대응하는 문턱 전압들은 양의 전압들일 것이다.
도 3에서, 실선은 정상적인 메모리 셀들의 문턱 전압 산포를 나타내며, 점선은 열화된 메모리 셀들의 문턱 전압 산포를 나타낸다. 도 3에 도시된 바와 같이, 메모리 셀들이 열화되면, 메모리 셀들의 문턱 전압 산포가 확장된다. 예시적으로, 프로그램 동작 및 소거 동작이 진행될수록, 메모리 셀들의 열화가 진행된다.
이하에서, 플래시 메모리 장치(200)의 프로그램 동작 및 소거 동작과 메모리 셀들의 열화의 관계가 설명된다.
예시적으로, 낸드 플래시 메모리 장치의 경우, 프로그램 동작은 비트 라인 셋업 단계 및 워드 라인 바이어스 단계를 포함한다. 비트 라인 셋업 단계에서, 프 로그램 데이터에 따라 비트 라인들이 셋업된다. 예를 들면, 프로그램될 메모리 셀에 대응하는 비트 라인은 프로그램 금지 전압(예를 들면, 전원 전압)으로 셋업된다. 프로그램 금지될 메모리 셀에 대응하는 비트 라인은 접지 전압으로 셋업된다.
워드 라인 바이어스 단계에서, 워드 라인들(WL)에 패스 전압이 인가된다. 예시적으로, 패스 전압은 워드 라인들(WL)에 연결된 모든 메모리 셀들을 턴-온 시킬 수 있는 전압이다. 즉, 워드 라인들(WL)에 패스 전압이 인가되면, 메모리 셀들의 스트링들에 각각 채널들이 형성된다. 이때, 접지 전압으로 셋업된 비트 라인에 대응하는 스트링의 채널의 전압은 접지 전압을 유지할 것이다. 즉, 프로그램될 메모리 셀의 채널의 전압은 접지 전압을 유지할 것이다.
프로그램 금지 전압이 셋업된 비트 라인에 대응하는 스트링의 채널의 전압은 부스팅될 것이다. 그리고, 프로그램 금지 전압이 셋업된 비트 라인에 대응하는 스트링의 채널은 플로팅될 것이다. 즉, 프로그램 금지된 메모리 셀의 채널은 플로팅되며, 채널의 전압은 부스팅된다.
이후에, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가된다. 프로그램될 메모리 셀의 제어 게이트의 전압은 프로그램 전압(Vpgm)이며, 채널의 전압은 접지 전압이다. 이때, 프로그램될 메모리 셀의 제어 게이트 및 채널 사이에 형성되는 전기장에 의해, F-N 터널링이 발생된다. 프로그램될 메모리 셀의 채널로부터 터널링 절연막을 통해 전하 저장층으로 전하가 이동한다. 즉, 프로그램될 메모리 셀의 전하 저장층에 전하가 축적(accumulation) 또는 포획(trap)된다.
프로그램 금지된 메모리 셀의 채널 전압은 부스팅되어 있다. 즉, 프로그램 금지된 메모리 셀의 제어 게이트 및 채널 사이에 형성되는 전기장은 F-N 터널링을 유발할 정도로 강하지 않다. 따라서, 프로그램 금지된 메모리 셀은 프로그램되지 않는다.
예시적으로, 노어 플래시 메모리 장치의 경우, 프로그램 동작은 워드 라인 바이어스 단계 및 비트 라인 바이어스 단계를 포함한다. 워드 라인 바이어스 단계에서, 선택 워드 라인은 프로그램 전압(Vpgm)으로 바이어스된다. 비트 라인 바이어스 단계에서, 선택 비트 라인은 비트 라인 전압으로 바이어스된다. 비트 라인 전압은 선택 메모리 셀의 드레인에 인가된다. 선택 메모리 셀의 소스는 접지 전압을 유지한다.
선택 메모리 셀의 드레인 및 소스 사이의 전기장에 의해, 열전자(hot electron)가 발생된다. 열전자는 선택 메모리 셀의 제어 게이트로부터 전달되는 전기장에 의해, 터널링 절연막을 통해 전하 저장층에 주입(injection)된다. 즉, 선택 메모리 셀은 열전자 주입(hot electron injection) 방식에 의해 프로그램된다.
플래시 메모리 장치(200)의 프로그램 동작은 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program)을 이용하여 수행된다. 프로그램 동작 시에, 미리 설정된 레벨의 프로그램 시작 전압이 선택된 워드 라인에 인가된다. 이후에, 미리 설정된 레벨의 검증 전압이 선택된 워드 라인에 인가된다. 검증 전압이 인가될 때, 턴-온 되는 메모리 셀들의 문턱 전압은 검증 전압보다 낮다. 검증 전압이 인가될 때, 턴-오프 되는 메모리 셀들의 문턱 전압은 검증 전압보다 높다. 검증 전압이 인가될 때, 턴-온 되는 메모리 셀들은 프로그램 페일로, 턴-오프되는 메모 리 셀들은 프로그램 패스로 판정된다.
프로그램될 메모리 셀이 프로그램 패스될 때까지, 프로그램이 반복된다. 즉, 프로그램 전압(Vpgm) 및 검증 전압의 인가가 반복된다. 프로그램이 반복될 때, 프로그램 전압(Vpgm)은 단계적으로 상승된다. 프로그램 전압(Vpgm)의 증분에 비례하여, 프로그램될 메모리 셀의 문턱 전압이 상승한다. 즉, ISPP 시에, 프로그램될 메모리 셀의 문턱 전압은 프로그램 전압(Vpgm)의 증분에 비례하여 단계적으로 상승한다.
즉, 메모리 셀들이 프로그램 패스될 때, 메모리 셀들의 문턱 전압 산포는, 도 3에 실선으로 도시된 바와 같이, 검증 전압의 레벨보다 높은 레벨의 영역에 형성된다.
예시적으로, 제 1 프로그램 상태(P1)를 갖는 메모리 셀들은 제 1 검증 전압(Vve1)을 이용하여 프로그램된다. 제 2 프로그램 상태(P2)를 갖는 메모리 셀들은 제 2 검증 전압(Vve2)을 이용하여 프로그램된다. 제 3 프로그램 상태(P3)를 갖는 메모리 셀들은 제 3 검증 전압(Vve3)을 이용하여 프로그램된다.
예시적으로, 낸드 플래시 메모리 장치의 경우, 소거 동작은 워드 라인(WL)들 및 웰(well)을 바이어스함으로써 수행된다. 예를 들면, 워드 라인들(WL)은 접지 전압으로 바이어스되고, 웰(well)은 소거 전압으로 바이어스된다. 소거 전압은 고전압이다. 이때, 메모리 셀의 제어 게이트 및 웰(well) 사이에 형성되는 전기장에 의해, F-N 터널링이 발생된다. 즉, 메모리 셀의 전하 저장층으로부터 터널링 절연막을 통해 웰(well)로 전하가 이동한다.
예시적으로, 노어 플래시 메모리 장치의 경우, 소거 동작은 워드 라인들(WL) 및 웰(well)을 바이어스함으로써 수행된다. 예를 들면, 워드 라인들(WL)은 미리 설정된 음의 전압(예를 들면, 워드 라인 전압)으로 바이어스되고, 웰(well)은 미리 설정된 양의 전압(예를 들면, 소거 전압)으로 바이어스된다. 이때, 메모리 셀의 제어 게이트 및 웰(well) 사이에 형성되는 전기장에 의해, F-N 터널링이 발생된다. 즉, 메모리 셀의 전하 저장층으로부터 터널링 절연막을 통해 웰(well)로 전하가 이동한다.
상술한 바와 같이, 메모리 셀들이 프로그램 또는 소거될 때, 메모리 셀들에 스트레스가 인가된다. 예시적으로, 메모리 셀들에 고전압으로 인한 스트레스가 인가될 수 있다. 예를 들면, 프로그램 또는 소거 동작이 수행될 때, 전하는 메모리 셀들의 터널링 절연막을 통과한다. 전하가 메모리 셀들의 터널링 절연막을 통과할 때, 터널링 절연막은 열화될 것이다. 즉, 메모리 셀들의 터널링 절연막의 절연 특성은 약화될 것이다. 또한, 전하가 메모리 셀들의 터널링 절연막을 통과할 때, 터널링 절연막에 전하가 포획(trap)될 수 있다. 메모리 셀들의 터널링 절연막에 전하가 포획(trap)되면, 터널링 절연막의 절연 특성은 약화될 것이다.
메모리 셀들이 열화되면, 메모리 셀들의 리텐션(retention) 특성이 저하된다. 즉, 메모리 셀들의 전하 저장층에 축적(accumulation), 주입(injection), 또는 포획(trap)된 전하들이 메모리 셀들로부터 유출될 수 있다. 예시적으로, 메모리 셀들의 전하 저장층에서, 양전하들이 음전하들보다 많으면 양전하들이 유출될 것이다. 메모리 셀들의 전하 저장층에서, 양전하들이 음전하들보다 적으면 음전하들이 유출될 것이다.
메모리 셀들로부터 전하들이 유출되면, 메모리 셀들의 문턱 전압이 변화한다. 즉, 메모리 셀들이 열화되면, 프로그램 동작이 완료된 후에 메모리 셀들의 문턱 전압이 변화할 수 있다. 이와 같은 특성은 전하 손실(charge loss)이라 불린다.
도 3의 점선으로 도시된 바와 같이, 제 1 내지 제 3 프로그램 상태들(P1~P3)에 대응하는 메모리 셀들의 문턱 전압 산포는 검증 전압보다 낮은 레벨까지 확장될 수 있다. 즉, 제 1 내지 제 3 프로그램 상태들(P1~P3)에 대응하는 메모리 셀들의 문턱 전압 산포는, 프로그램 완료된 때의 문턱 전압 산포(도 3의 실선 참조)보다 확장될 수 있다. 소거 상태(E)에 대응하는 메모리 셀들의 문턱 전압 산포 또한 프로그램 완료된 때의 문턱 전압 산포(도 3의 실선 참조)보다 확장될 수 있다.
전하 손실(charge loss)로 인한 문턱 전압 산포의 확장을 보상하기 위하여, 플래시 메모리 장치(200)는 읽기 패스 윈도우를 설정한다. 제 1 패스 윈도우(PW1)는 소거 상태(E)에 대응하는 문턱 전압 산포를 포함하도록 설정된다. 제 1 패스 윈도우(PW1)는 소거 상태(E)에 대응하는 문턱 전압 산포보다 넓은 전압 범위를 포함하도록 설정된다. 예시적으로, 메모리 셀들이 열화되어도, 소거 상태(E)의 메모리 셀들의 문턱 전압 산포가 제 1 패스 윈도우(PW1) 내에 포함되도록, 제 1 패스 윈도우(PW1)가 설정된다.
읽기 동작 시에, 제 1 패스 윈도우(PW1)에 대응하는 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)인 것으로 판별된다. 따라서, 메모리 셀들이 열화되어도, 읽기 오류가 발생되는 것이 방지될 수 있다. 예시적으로, 제 1 패스 윈도우(PW1)는 제 1 전압(V1)과 같거나 그보다 낮은 전압 영역을 포함하는 것으로 도시되어 있다.
마찬가지로, 제 2 패스 윈도우(PW2)는 제 1 프로그램 상태(P1)에 대응하는 문턱 전압을 포함하도록 설정된다. 예시적으로, 메모리 셀들이 열화되어도, 제 1 프로그램 상태(P1)의 메모리 셀들의 문턱 전압 산포가 제 2 패스 윈도우(PW2) 내에 포함되도록, 제 2 패스 윈도우(PW2)가 설정된다. 읽기 동작 시에, 제 2 패스 윈도우(PW2)에 대응하는 문턱 전압을 갖는 메모리 셀들은 제 1 프로그램 상태(P1)인 것으로 판별된다. 예시적으로, 제 2 패스 윈도우(PW2)는 제 2 내지 제 3 전압들(V2, V3) 사이의 전압 영역에 대응하는 것으로 도시되어 있다.
제 3 및 제 4 패스 윈도우들(PW3, PW4) 또한 제 1 및 제 2 패스 윈도우들(PW1, PW2)과 마찬가지 방법으로 설정된다. 예시적으로, 제 3 패스 윈도우(PW3)는 제 4 내지 제 5 전압들(V4, V5) 사이의 전압 영역에 대응한다. 읽기 동작 시에, 제 3 패스 윈도우(PW3)에 대응하는 문턱 전압을 갖는 메모리 셀들은 제 2 프로그램 상태(P2)인 것으로 판별된다. 예시적으로, 제 4 패스 윈도우(PW4)는 제 6 전압(V6)과 같거나 그보다 높은 전압 영역에 대응한다. 읽기 동작 시에, 제 4 패스 윈도우(PW4)에 대응하는 문턱 전압을 갖는 메모리 셀들은 제 3 프로그램 상태(P3)인 것으로 판별된다.
예시적으로, 제 1 내지 제 4 패스 윈도우들(PW1~PW4)에 대응하는 문턱 전압을 갖는 메모리 셀들이 각각 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3)로 판별되도록, 읽기 동작의 조건들(conditions)이 설정될 것이다. 예를 들면, 제 1 내지 제 4 패스 윈도우들(PW1~PW4)에 기반하여 읽기 동작이 수행될 수 있도록, 읽기 동작 시에 워드 라인들(WL)에 인가되는 전압들 및 비트 라인들(BL)에 인가되는 전압들이 설정될 것이다. 예를 들면, 읽기 전압의 레벨은 제 1 내지 제 4 패스 윈도우들(PW1~PW4) 사이의 레벨로 설정될 것이다. 또한, 제 1 내지 제 4 패스 윈도우들(PW1~PW4)에 기반하여 읽기 동작이 수행될 수 있도록, 센싱 타임이 설정될 수 있다.
상술한 바와 같이, 열화되지 않은 메모리 셀들의 문턱 전압 산포는 프로그램 완료된 때의 산포를 유지할 수 있다. 열화된 메모리 셀들의 문턱 전압 산포는 프로그램 완료된 때보다 확장된다. 그리고, 읽기 패스 윈도우들(예를 들면, 제 1 내지 제 4 패스 윈도우들(PW1~PW4))에 대응하는 문턱 전압을 갖는 메모리 셀들은 정상적으로 읽어질 수 있다. 즉, 읽기 패스 윈도우들(예를 들면, 제 1 내지 제 4 패스 윈도우들(PW1~PW4))에 기반하여 읽기 동작이 수행되면, 열화된 메모리 셀들도 정상적으로 읽어질 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 메모리 셀들의 열화 정도에 따라 프로그램 조건(condition)을 조절한다. 예시적으로, 열화되지 않은 메모리 셀들의 프로그램 동작 시에, 메모리 셀들의 문턱 전압 산포를 감소시키기 위한 바이어스 조건이 완화된다. 문턱 전압 산포를 감소시키기 위한 바이어스 조건을 완화함으로써, 열화되지 않은 메모리 셀들의 프로그램 속도가 향상될 수 있다. 이하에서, 열화된 메모리 셀들의 프로그램 동작을 노멀 프로그램 동작으로, 그리고 열화되지 않은 메모리 셀들의 프로그램 동작을 패스트 프로그램 동작으로 부르기로 한다.
예시적으로, 메모리 셀들의 열화는 프로그램 및 소거 횟수(P/E cycle)를 참조하여 판별될 것이다. 메모리 셀들이 열화되었는지의 여부는 미리 설정된 값의 프로그램 및 소거 횟수(이하에서, 열화 사이클이라 부르기로 함)에 따라 판별될 것이다. 예시적으로, 메모리 셀들의 프로그램 및 소거 횟수가 열화 사이클보다 작을 때, 메모리 셀들은 열화되지 않은 것으로 판별될 것이다. 메모리 셀들의 프로그램 및 소거 횟수가 열화 사이클보다 클 때, 메모리 셀들은 열화된 것으로 판별될 것이다. 열화 사이클은 설정 가능한 값일 것이다. 예를 들면, 열화 사이클은 메모리 셀들의 문턱 전압 산포의 변화를 측정한 결과에 기반하여 설정될 것이다.
도 4는 도 2의 플래시 메모리 장치(200)의 노멀 프로그램 동작을 보여주는 다이어그램이다. 도 4에서, 가로 축은 시간을 나타내며, 세로 축은 선택된 워드 라인에 인가되는 전압을 나타낸다.
도 2 및 도 4를 참조하면, 제 1 타이밍(T1)에, 프로그램 전압(Vpgm)이 인가된다. 예시적으로, 제 1 타이밍(T1)에 인가되는 프로그램 전압(Vpgm)은 미리 설정된 값일 것이다. 예를 들면, 제 1 타이밍(T1)에 인가되는 프로그램 전압(Vpgm)은 프로그램 시작 전압(Vpi)일 것이다.
제 2 타이밍(T2)에, 검증 전압이 인가된다. 예시적으로, 검증 전압은 도 3의 제 1 프로그램 상태(P1)에 대응하는 제 1 검증 전압(Vve1)인 것으로 도시되어 있다. 그러나, 검증 전압은 제 1 검증 전압(Vve1)인 것으로 한정되지 않는다. 검증 전압은 제 1 내지 제 3 검증 전압들(Vve1~Vve3) 중 하나일 수 있다. 즉, 도 4에 도시된 프로그램 방법은 제 1 내지 제 3 프로그램 상태들(P1~P3)의 프로그램 동작들 에 적용될 수 있다.
제 3 타이밍(T3)에, 프로그램 전압(Vpgm)이 인가되고, 제 4 타이밍(T4)에 제 1 검증 전압(Vve1)이 인가된다. 제 3 타이밍(T3)에 인가되는 프로그램 전압(Vpgm) 보다 높은 레벨을 갖는다. 제 1 및 제 3 타이밍들(T1, T3)에서, 프로그램 전압(Vpgm)의 증분(increment)은 제 1 전압 차이(△V1)이다.
제 5 타이밍(T5)에 프로그램 전압(Vpgm)이 인가되고, 제 6 타이밍(T6)에 제 1 검증 전압(Vve1)이 인가된다. 제 5 타이밍(T5)에 인가되는 프로그램 전압(Vpgm)은 제 3 타이밍(T3)에 인가되는 프로그램 전압(Vpgm) 보다 제 1 전압 차이(△V1) 만큼 증가된 레벨을 가질 것이다. 이와 같이, 프로그램 전압(Vpgm)이 제 1 전압 차이(△V1) 만큼 증가되면서, 프로그램 전압(Vpgm) 및 제 1 검증 전압(Vve1)이 반복적으로 인가될 것이다.
도 5는 도 2의 플래시 메모리 장치(200)의 패스트(fast) 프로그램을 보여주는 다이어그램이다. 도 5에서, 가로 축은 시간을 나타내며, 세로 축은 선택된 워드 라인에 인가되는 전압을 나타낸다.
도 2 및 도 5를 참조하면, 제 1 타이밍(T1)에 프로그램 전압(Vpgm)이 인가된다. 예시적으로, 제 1 타이밍(T1)에 인가되는 프로그램 전압(Vpgm)은 프로그램 시작 전압(Vpi)일 것이다. 제 2 타이밍(T2)에, 검증 전압이 인가된다. 예시적으로, 검증 전압은 도 3 및 4를 참조하여 설명된 제 1 검증 전압(Vve1)인 것으로 도시되어 있다. 그러나, 검증 전압은 제 1 검증 전압(Vve1)인 것으로 한정되지 않는다.
제 3 타이밍(T3)에 프로그램 전압(Vpgm)이 인가되고, 제 4 타이밍(T4)에 제 1 검증 전압(Vve1)이 인가된다. 제 3 타이밍(T3)에 인가되는 프로그램 전압은 제 1 타이밍(T1)에 인가되는 프로그램 전압(Vpgm) 보다 높은 레벨을 갖는다. 프로그램 전압의 증분(increment)은 제 2 전압 차이(△V2)에 대응할 것이다.
제 5 타이밍(T5)에 프로그램 전압(Vpgm)이 인가되고, 제 6 타이밍(T6)에 제 1 검증 전압(Vve1)이 인가된다. 제 5 타이밍(T5)에 인가되는 프로그램 전압(Vpgm) 또한 제 3 타이밍(T3)에 인가되는 프로그램 전압(Vpgm) 보다 제 2 전압 차이(△V2) 만큼 증가된 레벨을 갖는다. 이와 같이, 프로그램 펄스의 레벨이 제 2 전압 차이(△V2) 만큼 증가되면서, 프로그램 전압(Vpgm) 및 제 1 검증 전압(Vve1)이 반복적으로 인가될 것이다.
도 4 및 도 5를 참조하면, 노멀 프로그램 동작의 프로그램 전압(Vpgm)의 증분은 제 1 전압 차이(△V1) 이다. 패스트 프로그램 동작의 프로그램 전압(Vpgm)의 증분은 제 2 전압 차이(△V2) 이다. 제 2 전압 차이(△V2)는 제 1 전압 차이(△V1) 보다 크다.
제 2 전압 차이(△V2)가 제 1 전압 차이(△V1) 보다 크므로, 프로그램 전압(Vpgm)이 단계적으로 상승할 때, 패스트 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 노멀 프로그램되는 메모리 셀들의 문턱 전압의 변화량보다 클 것이다. 패스트 프로그램되는 메모리 셀들의 문턱 전압은 노멀 프로그램되는 메모리 셀들의 문턱 전압보다 빠르게 검증 전압(Vve1)에 도달할 것이다. 즉, 패스트 프로그램 동작의 프로그램 속도는 노멀 프로그램 동작의 프로그램 속도보다 빠르다.
한편, 패스트 프로그램된 메모리 셀들의 문턱 전압 산포는 노멀 프로그램된 메모리 셀들의 문턱 전압 산포보다 클 것이다. 그러나, 도 3을 참조하여 설명된 바와 같이, 읽기 패스 윈도우들(예를 들면, 제 1 내지 제 4 패스 윈도우들(PW1~PW4))은 메모리 셀들의 열화를 보상하기 위한 마진을 갖는다. 즉, 패스트 프로그램으로 인해 메모리 셀들의 문턱 전압 산포가 확장될 때, 메모리 셀들의 문턱 전압 산포가 제 2 패스 윈도우(PW2)에 포함되도록 프로그램 전압(Vpgm)(더 상세하게는, 프로그램 전압(Vpgm)의 증분)이 조절되면, 메모리 셀들은 정상적으로 읽어질 수 있다.
도 6은 도 2의 프로그램 전압 생성기(260)의 실시 예를 보여주는 블록도이다. 도 6을 참조하면, 프로그램 전압 생성기(260)는 전하 펌프(261), 분배기(263), 그리고 비교기(265)를 포함한다.
전하 펌프(261)는 인에이블 신호(EN)에 응답하여 펌핑 동작을 수행하도록 구성된다. 전하 펌프(261)의 출력은 프로그램 전압(Vpgm)으로 사용된다.
분배기(263)는 프로그램 전압(Vpgm)을 분배하여 분배 전압(Vdvd)을 생성하도록 구성된다. 예시적으로, 분배기(263)는 제 1 내지 제 6 저항들(R1~R6), 그리고 제 1 내지 제 4 스위치들(SW1~SW4)을 포함하는 것으로 도시되어 있다.
예시적으로, 제 1 내지 제 6 저항들(R1~R6)은 직렬 연결된다. 제 1 내지 제 4 스위치들(SW1~SW4)은 제 2 내지 제 5 저항들(R2~R5)에 각각 병렬 연결된다. 제 1 내지 제 4 스위치들(SW1~SW4)은 프로그램 제어 신호(PC)에 응답하여 턴-온 및 턴-오프 된다. 제 1 스위치(SW1)가 턴-온 되면, 전류는 제 2 저항(R2)을 우회하여 제 1 스위치(SW1)를 통해 흐를 것이다. 즉, 제 1 스위치(SW1)가 턴-온 되면, 제 2 저항(R2)은 무시될 것이다. 마찬가지로, 제 2 내지 제 4 스위치들(SW2~SW4)이 턴-온 되면, 제 3 내지 제 5 저항들(R3~R5)이 각각 무시될 것이다.
제 5 저항(R5) 및 제 6 저항(R6) 사이의 전압은 분배 전압(Vdvd)으로서 비교기(265)에 전달된다.
비교기(265)는 분배기(263)로부터 분배 전압(Vdvd)을 수신한다. 비교기(265)는 기준 전압(Vref)을 수신한다. 비교기(265)는 분배 전압(Vdvd) 및 기준 전압(Vref)을 비교하여 인에이블 신호(EN)를 활성와 또는 비활성화 한다. 예시적으로, 분배 전압(Vdvd)이 기준 전압(Vref) 보다 작으면, 비교기(265)는 인에이블 신호(EN)를 활성화할 것이다. 분배 전압(Vdvd)이 기준 전압(Vref)과 같거나 그보다 크면, 비교기(265)는 인에이블 신호를 비활성화할 것이다. 즉, 분배 전압(Vdvd)의 레벨이 기준 전압(Vref)의 레벨에 도달할 때 까지, 비교기(265)는 전하 펌프(261)를 구동할 것이다.
프로그램 제어 신호(PC)에 의해 턴-온 되는 스위치들(SW1~SW4)의 수가 조절되면, 제 2 내지 제 5 저항들(R2~R5) 중 무시되는 저항들의 수가 조절된다. 즉, 프로그램 제어 신호(PC)가 조절되면, 분배 전압(Vdvd)의 프로그램 전압(Vpgm)에 대한 비율이 조절될 것이다. 다시 말하면, 프로그램 제어 신호(PC)가 조절되면, 분배 전압(Vdvd)의 레벨이 조절될 것이다.
분배 전압(Vdvd)의 레벨이 기준 전압(Vref)의 레벨에 도달할 때까지, 비교기(265)는 전하 펌프(261)를 구동할 것이다. 분배 전압(Vdvd)의 레벨이 기준 전압의 레벨에 도달하면, 비교기(265)는 전하 펌프(261)를 비활성화할 것이다. 프로그램 제어 신호(PC)가 조절될 때, 분배 전압(Vdvd)의 프로그램 전압(Vpgm)에 대한 비 율이 조절되었다. 따라서, 프로그램 제어 신호(PC)가 조절되기 전 및 후의 프로그램 전압(Vpgm)의 레벨은 상이할 것이다. 즉, 제어 로직(240)은 프로그램 제어 신호(PC)를 조절함으로써, 프로그램 전압(Vpgm)의 레벨을 조절하도록 구성된다. 조절되는 프로그램 전압(Vpgm)을 이용하여, ISPP 가 수행될 것이다.
예시적으로, 노멀 프로그램 동작 및 패스트 프로그램 동작을 위하여, 전압 생성기(250)는 도 6에 도시된 바와 같은 프로그램 전압 생성기(260)를 두 개 포함할 수 있다. 하나의 프로그램 전압 생성기는 프로그램 전압(Vpgm)을 제 1 전압 차이(△V1) 만큼 조절할 것이며, 다른 하나의 프로그램 전압 생성기는 프로그램 전압(Vpgm)을 제 2 전압 차이(△V2) 만큼 조절할 것이다. 메모리 셀들의 열화 정도에 따라, 제어 로직(240)은 두 개의 전압 생성기들 중 하나를 선택할 것이다. 예시적으로, 전압 생성기들을 선택하기 위한 정보는 프로그램 제어 신호(PC)에 포함될 것이다.
예시적으로, 노멀 프로그램 동작 및 패스트 프로그램 동작을 위하여, 제어 로직(240)은 동시에 스위칭될 수 있는 스위치들(SW1~SW4)의 수를 조절할 것이다. 예를 들면, 노멀 프로그램 동작 시에, 제어 로직(240)은 한 번에 하나의 스위치가 턴-온 또는 턴-오프 되도록 제어할 것이다. 패스트 프로그램 동작 시에, 제어 로직(240)은 한 번에 두 개의 스위치가 턴-온 또는 턴-오프 되도록 제어할 것이다.
예시적으로, 노멀 프로그램 동작 및 패스트 프로그램 동작을 위하여, 저항들(R1~R6)의 저항값이 조절될 것이다. 예를 들면, 패스트 프로그램 동작 시에 턴-온 및 턴-오프 되는 스위치들에 대응하는 저항들은, 노멀 프로그램 동작 시에 턴- 온 및 턴-오프 되는 스위치들에 대응하는 저항들보다 큰 저항값을 갖도록 설정될 것이다.
프로그램 전압 생성기(260)는 프로그램 전압(Vpgm)의 레벨을 제 1 전압 차이(△V1) 또는 제 2 전압 차이(△V2) 단위로 조절할 수 있는 기능을 구비하며, 구체적인 구성은 한정되지 않는다.
예를 들면, 제 1 내지 제 4 스위치들(SW1~SW4) 및 대응하는 제 2 내지 제 5 저항들(R2~R5)의 쌍(pair)들은 병렬 연결될 수 있다. 예를 들면, 분배 전압(Vdvd)은 제 5 및 제 6 저항들(R5, R6) 사이의 노드 이외의 노드에서 출력될 수 있다. 예를 들면, 비교기(265)의 인에이블 신호(EN)는 전하 펌프(261)를 구동하기 위한 클럭 신호일 수 있다. 예를 들면, 제어 로직(240)으로부터 제공되는 프로그램 제어 신호(PC)를 디코딩하기 위한 디코더가 더 포함될 수 있다. 예를 들면, 분배기(263)의 저항들 및 스위치들의 수는 가변될 수 있다.
도 7은 도 2의 플래시 메모리 장치(200)의 프로그램 동작을 설명하기 위한 순서도이다. 도 2, 도 6, 그리고 도 7을 참조하면, S110 단계에서, 프로그램 데이터 및 어드레스(ADDR)가 수신된다. 예시적으로, 프로그램 데이터 및 어드레스(ADDR)는 도 1의 컨트롤러(100)로부터 수신될 것이다. 프로그램 데이터는 읽기 및 쓰기 회로(230)에 로딩될 것이다. 어드레스(ADDR)는 어드레스 디코더(220)로 제공될 것이다.
S120 단계에서, 수신된 어드레스(ADDR)에 대응하는 프로그램 및 소거 횟수가 검출된다. 예시적으로, 제어 로직(240)은 어드레스 디코더(220)의 어드레스 버퍼 (미도시)에 저장된 어드레스(ADDR)를 참조할 것이다. 어드레스(ADDR)를 참조하여, 어드레스(ADDR)에 대응하는 저장 영역의 프로그램 및 소거 횟수가 검출될 것이다. 예시적으로, 프로그램 및 소거 횟수는 메모리 블록 단위로 관리될 것이다. 예시적으로, 프로그램 및 소거 횟수는 페이지 단위로 관리될 것이다. 예시적으로, 프로그램 및 소거 횟수는 섹터 단위로 관리될 것이다. 예시적으로, 프로그램 및 소거 횟수는 소거 단위(예를 들면, 메모리 블록, 페이지, 섹터 등) 별로 관리될 것이다.
예시적으로, 프로그램 및 소거 횟수는 메모리 셀 어레이(210)에 유지될 것이다. 예를 들면, 메모리 셀 어레이(210)는 복수의 저장 영역들을 포함할 것이다. 예시적으로, 저장 영역 단위로 소거 동작이 수행될 것이다. 각각의 저장 영역은 스페어 영역을 포함할 것이다. 각각의 저장 영역의 프로그램 및 소거 횟수는 대응하는 스페어 영역에 저장될 것이다.
예를 들면, 메모리 셀 어레이(210)는 복수의 저장 영역들을 포함할 것이다. 예시적으로, 저장 영역 단위로 소거 동작이 수행될 것이다. 저장 영역들 중 적어도 하나는 스페어 영역으로 사용될 것이다. 각각의 저장 영역의 프로그램 및 소거 횟수는 스페어 영역에 저장될 것이다.
예시적으로, 어드레스(ADDR) 및 프로그램 데이터가 수신될 때, 제어 로직(240)은 어드레스(ADDR)에 대응하는 프로그램 및 소거 횟수가 스페어 영역으로부터 읽어지도록 읽기 및 쓰기 회로(230)를 제어할 것이다.
예시적으로, 플래시 메모리 장치(200)의 파워-온 시에, 제어 로직(240)은 프로그램 및 소거 횟수들이 스페어 영역 또는 스페어 영역들로부터 읽어지도록 읽기 및 쓰기 회로(230)를 제어할 것이다. 읽어진 프로그램 및 소거 횟수들은 래치, 레지스터, 버퍼 등과 같은 저장 장치에 저장될 것이다. 어드레스(ADDR) 및 프로그램 데이터가 수신될 때, 제어 로직(240)은 프로그램 및 소거 횟수가 저장되어 있는 래치, 레지스터, 버퍼 등과 같은 저장 장치를 참조하도록 구성될 것이다.
예시적으로, 메모리 셀 어레이(210)의 프로그램 및 소거 횟수는 메모리 셀 어레이(210) 이외의 불휘발성 저장 영역에 저장될 것이다.
S130 단계에서, 프로그램 전압(Vpgm)이 조절된다. 프로그램 전압(Vpgm)은 메모리 셀들이 열화되었는지에 따라 조절될 것이다. 예를 들면, 검출된 프로그램 및 소거 횟수에 따라 프로그램 전압(Vpgm)이 조절될 것이다. 더 상세하게는, 프로그램 전압(Vpgm)의 증분이 조절될 것이다. 검출된 프로그램 및 소거 횟수가 열화 사이클보다 작으면, 프로그램 전압(Vpgm)의 증분은 제 2 전압 차이(△V2)로 설정될 것이다. 검출된 프로그램 및 소거 횟수가 열화 사이클보다 크면, 프로그램 전압(Vpgm)의 증분은 제 1 전압 차이(△V1)로 설정될 것이다.
예시적으로, 도 6을 참조하여 설명된 바와 같이, 제어 로직(240)은 프로그램 제어 신호(PC)를 조절함으로써, 프로그램 전압(Vpgm)의 증분을 조절할 것이다.
S140 단계에서, 프로그램이 수행된다. 프로그램 및 소거 횟수가 열화 사이클보다 작으면, 즉 메모리 셀들이 열화되지 않았으면, 패스트 프로그램이 수행될 것이다. 프로그램 및 소거 횟수가 열화 사이클보다 크면, 즉 메모리 셀들이 열화되었으면, 노멀 프로그램이 수행될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 메 모리 셀들의 열화 정도에 따라 프로그램 전압(Vpgm)을 조절하는 것이 가능하다. 더 상세하게는, 플래시 메모리 장치(200)는 메모리 셀들의 열화 정도에 따라 프로그램 전압(Vpgm)의 증분을 조절하는 것이 가능하다. 따라서, 전하 손실(charge loss)에 의한 읽기 오류를 방지하면서, 프로그램 속도를 향상시키는 것이 가능하다.
상술한 실시 예에서, 제어 로직(240)은 수신된 어드레스(ADDR)에 기반하여 프로그램 및 소거 횟수를 검출하는 것으로 설명되었다. 그러나, 프로그램 및 소거 횟수는 외부로부터 제공될 수 있다. 예를 들면, 프로그램 및 소거 횟수는 도 1의 컨트롤러(100)로부터 제공될 수 있다.
예시적으로, 파워-온 시에, 플래시 메모리 장치(200)는 메모리 셀 어레이(210)에 저장된 프로그램 및 소거 횟수들을 읽을 것이다. 읽어진 프로그램 및 소거 횟수들은 컨트롤러(100)로 전달될 것이다. 컨트롤러(100)는 수신된 프로그램 및 소거 횟수들을 관리할 것이다.
예를 들면, 플래시 메모리 장치(200)의 프로그램 또는 소거 동작이 수행될 때, 컨트롤러(100)는 대응하는 프로그램 및 소거 횟수를 조절할 것이다. 메모리 시스템(10)이 파워-오프 될 때, 컨트롤러(100)는 조절된 프로그램 및 소거 횟수를 플래시 메모리 장치(200)에 기입할 것이다. 즉, 플래시 메모리 장치(200)는 프로그램 및 소거 횟수를 저장하고, 컨트롤러(100)는 프로그램 및 소거 횟수를 관리하도록 구성될 수 있음이 이해될 것이다.
예시적으로, 컨트롤러(100)에서 구동되는 소프트웨어가 프로그램 및 소거 횟수를 관리할 것이다. 예를 들면, 컨트롤러(100)에서 구동되는 플래시 변환 계 층(FTL, Flash Translation Layer)이 프로그램 및 소거 횟수를 관리할 것이다.
도 8은 도 1의 플래시 메모리 장치(200)의 제 2 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 플래시 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 읽기 및 쓰기 회로(330), 제어 로직(340), 그리고 전압 제어 회로(350)를 포함한다.
메모리 셀 어레이(310), 어드레스 디코더(320), 그리고 읽기 및 쓰기 회로(330)는 도 2 내지 도 7을 참조하여 설명된 메모리 셀 어레이(210), 어드레스 디코더(220), 그리고 읽기 및 쓰기 회로(230)와 동일하게 구성된다. 따라서, 상세한 설명은 생략된다.
제어 로직(340)은 플래시 메모리 장치(300)의 제반 동작을 제어하도록 구성된다. 제어 로직(340)은 전압 생성기(350)에 프로그램 제어 신호(PC) 및 검증 제어 신호(VC)를 제공하도록 구성된다.
전압 생성기(350)는 플래시 메모리 장치(300)를 구동하기 위해 요구되는 전압들을 생성하도록 구성된다. 전압 생성기(350)는 프로그램 전압 생성기(360) 및 검증 전압 생성기(370)를 포함한다.
제어 로직(340)이 전압 생성기(350)에 검증 제어 신호(VC)를 제공하고, 전압 생성기(350)가 검증 전압 생성기(370)를 더 포함하는 것을 제외하면, 제어 로직(340) 및 전압 생성기(350)는 도 2 내지 7을 참조하여 설명된 제어 로직(240) 및 전압 생성기(250)와 동일하게 구성된다.
도 9는 도 2의 플래시 메모리 장치(200)에 의해 프로그램되는 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다. 도 9에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 예시적으로, 도 9의 문턱 전압 산포는 도 3의 문턱 전압 산포 중 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 산포를 나타낸다.
도 3에 도시된 바와 같이, 전하 손실(charge loss)은 방향성을 가질 수 있다. 예를 들면, 제 1 내지 제 3 프로그램 상태들(P1~P3)에 대응하는 문턱 전압 산포는 전하 손실(charge loss)에 의해 낮은 전압 레벨 방향으로 확장된다. 이때, 읽기 패스 윈도우(예를 들면, 제 2 패스 윈도우(PW2))는 전하 손실(charge loss)의 방향성을 고려하여 설정될 것이다. 예를 들면, 제 2 패스 윈도우(PW2) 에서, 문턱 전압 산포 보다 높은 전압 영역에 제 1 마진이 제공되고, 문턱 전압 산포 보다 낮은 전압 영역에 제 1 마진보다 큰 제 2 마진이 제공될 것이다.
예시적으로, 노멀 프로그램 동작이 수행되고 있는 것으로 가정하자. 예를 들면, 선택된 워드 라인에 프로그램 전압(Vpgm)이 i-1 번 인가된 것으로 가정하자. 이때, 제 1 메모리 셀(MC1)은 제 1 검증 전압(Vve1) 보다 낮은 레벨의 문턱 전압을 갖는 것으로 가정한다. 그리고, i 번째 프로그램 전압(Vpgm)이 선택된 워드 라인에 인가되면, 제 1 메모리 셀(MC1)은 프로그램 패스되는 것으로 가정하자.
i 번째 프로그램 전압(Vpgm)이 인가되기 전의 제 1 메모리 셀(MC1)의 문턱 전압에 따라, i 번째 프로그램 전압(Vpgm)이 인가된 후의 제 1 메모리 셀(MC1a)의 문턱 전압이 결정될 것이다. 예를 들면, 제 1 메모리 셀(MC1)이 검증 전압(Vve1)과 유사한 레벨의 문턱 전압을 갖는 경우, 제 1 메모리 셀(MC1)에 i 번째 프로그램 전 압(Vpgm)이 인가되면 제 1 메모리 셀(MC1a)의 문턱 전압은 문턱 전압 산포의 상한(Vu)과 유사한 레벨을 가질 것이다.
상술된 노멀 프로그램 동작과 마찬가지 조건에서, 패스트 프로그램 동작이 수행되는 것으로 가정하자. 즉, i 번째 프로그램 전압(Vpgm)이 인가되면, 제 1 메모리 셀(MC1)은 프로그램 패스되는 것으로 가정하자. 패스트 프로그램 동작의 프로그램 전압(Vpgm)의 증분은 제 2 전압 차이(△V2) 이며, 노멀 프로그램 동작의 프로그램 전압(Vpgm)의 증분은 제 1 전압 차이(△V1) 이다. 그리고, 제 2 전압 차이(△V2)는 제 1 전압 차이(△V1) 보다 크다. 제 2 전압 차이(△V2) 및 제 1 전압 차이(△V1)의 차이를 제 3 전압 차이(△V3)로 정의한다.
패스트 프로그램되는 메모리 셀들의 문턱 전압은 제 2 전압 차이(△V2)에 기반하여 변화하는 반면, 노멀 프로그램되는 메모리 셀들의 문턱 전압은 제 1 전압 차이(△V1)에 기반하여 변화한다. 즉, 패스트 프로그램되는 메모리 셀들의 문턱 전압의 변화량은, 노멀 프로그램되는 메모리 셀들의 문턱 전압의 변화량보다 제 3 전압 차이(△V3)에 대응하는 만큼 더 클 것이다.
제 2 패스 윈도우(PW2)에서, 문턱 전압 산포보다 높은 전압 영역의 마진은 문턱 전압 산포보다 낮은 전압 영역의 마진보다 적다. 즉, i 번째 프로그램 전압(Vpgm)이 인가되면, 제 3 전압 차이(△V3)로 인해, 제 1 메모리 셀(MC1b)의 문턱 전압은 제 2 패스 윈도우(PW2) 밖의 레벨까지 상승할 수 있다. 제 1 메모리 셀(MC1b)의 문턱 전압이 제 2 패스 윈도우(PW2) 밖의 레벨까지 상승하면, 읽기 오류가 발생될 것이다.
이와 같은 문제를 방지하기 위하여, 플래시 메모리 장치(300)는 패스트 프로그램 시에 검증 전압(Vve1)을 가변한다. 플래시 메모리 장치(300)의 노멀 프로그램 동작은 도 2 내지 7을 참조하여 설명된 플래시 메모리 장치(200)와 마찬가지로 수행된다. 플래시 메모리 장치(300)의 패스트 프로그램 동작은 제 1 검증 전압(Vve1) 보다 낮은 레벨의 제 1 검증 전압(Vve1')을 이용하여 수행된다. 이하에서, 간결한 설명을 위하여, 노멀 프로그램 동작 시의 제 1 검증 전압(Vve1)을 제 1 노멀 검증 전압으로, 그리고 패스트 프로그램 동작 시의 제 1 검증 전압(Vve1')을 제 1 패스트 검증 전압으로 부르기로 한다.
도 10은 도 8의 플래시 메모리 장치(300)의 패스트 프로그램 동작을 보여주는 다이어그램이다. 도 10에서, 가로 축은 시간(T)을 나타내며, 세로 축은 선택된 워드 라인에 인가되는 전압(V)을 나타낸다. 도 5 및 도 10을 참조하면, 플래시 메모리 장치(300)의 패스트 프로그램 동작은 제 1 노멀 검증 전압(Vve1) 보다 낮은 제 1 패스트 검증 전압(Vve1')을 이용하여 수행된다.
도 11은 도 8의 플래시 메모리 장치(300)에 의해 프로그램되는 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다. 도 11에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 도 11에서, 점선은 노멀 프로그램 동작에 의한 문턱 전압 산포를 나타내며, 실선은 패스트 프로그램 동작에 의한 문턱 전압 산포를 나타낸다.
상술한 바와 마찬가지로, 제 1 메모리 셀(MC1)은 패스트 프로그램되는 것으로 가정한다. 또한, i 번째 프로그램 전압(Vpgm)이 인가되면, 제 1 메모리 셀(MC1) 은 프로그램 패스되는 것으로 가정한다.
패스트 프로그램 동작 시의 프로그램 전압(Vpgm)의 증분은 노멀 프로그램 동작 시의 프로그램 전압(Vpgm)의 증분보다 제 3 전압 차이(△V3) 만큼 크다. 즉, 패스트 프로그램되는 제 1 메모리 셀(MC1b)의 문턱 전압의 변화량은, 노멀 프로그램되는 제 1 메모리 셀(MC1a)의 문턱 전압의 변화량보다 제 3 전압 차이(△V3)에 대응하는 만큼 크다.
한편, 제 1 패스트 검증 전압(Vve1')의 레벨은 제 1 노멀 검증 전압(Vve1)의 레벨보다 낮다. 즉, 제 1 패스트 검증 전압(Vve1')과 제 3 전압(V3)의 차이는 제 1 노멀 검증 전압(Vve1)과 제 3 전압(V3)의 차이보다 크다. 따라서, 제 1 메모리 셀(MC1b)의 문턱 전압의 변화량이 노멀 프로그램 동작 시의 변화량보다 증가하여도, 제 1 메모리 셀(MC1b)의 문턱 전압은 제 2 패스 윈도우(PW2)에 포함될 수 있다. 즉, 패스트 프로그램 시에 제 1 노멀 검증 전압(Vve1) 보다 낮은 제 1 패스트 검증 전압(Vve1')이 사용되면, 읽기 오류가 방지될 수 있다.
예시적으로, 노멀 프로그램 동작 및 패스트 프로그램 동작 시의 프로그램 전압(Vpgm)의 증분의 차이가 제 3 전압 차이(△V3)이면, 제 1 노멀 검증 전압(Vve1)과 제 1 패스트 검증 전압(Vve1')의 차이 또한 제 3 전압 차이(△V3)로 설정될 것이다. 예를 들면, 제 1 패스트 검증 전압(Vve1')은 제 1 노멀 검증 전압(Vve1)보다 제 3 전압 차이(△V3) 만큼 낮게 설정될 것이다.
한편, 패스트 프로그램은 열화되지 않은 메모리 셀들의 프로그램 시에 사용된다. 열화되지 않은 메모리 셀들에서, 전하 손실(charge loss)의 영향은 적다. 즉, 열화되지 않은 메모리 셀들에서, 문턱 전압 산포는 전하 손실(charge loss)로 인해 확장되지 않을 것이다. 따라서, 전하 손실(charge loss)에 의한 읽기 오류는 방지될 것이다.
예시적으로, 도 8의 검증 전압 생성기(370)는 제 1 노멀 검증 전압(Vve1) 및 제 1 패스트 검증 전압(Vve1')을 생성하기 위한 별도의 검증 전압 생성기들을 포함할 것이다. 검증 전압 생성기들을 선택하기 위한 정보는 검증 제어 신호(VC)에 포함될 것이다.
예시적으로, 검증 전압 생성기(370)는 도 6을 참조하여 설명된 바와 같이 구성될 것이다. 이때, 전하 펌프의 출력은 제 1 노멀 검증 전압(Vve1) 또는 제 1 패스트 검증 전압(Vve1')으로서 이용될 것이다. 검증 제어 신호(VC)는 검증 전압 생성기(370)의 분배기의 스위치들을 턴-온 및 턴-오프할 것이다. 스위치들의 턴-온 및 턴-오프에 따라, 검증 전압 생성기(370)는 제 1 노멀 검증 전압(Vve1) 또는 제 1 패스트 검증 전압(Vve1')을 출력하도록 구성될 것이다. 도 6을 참조하여 설명된 바와 마찬가지로, 검증 전압 생성기(370)의 구성은 한정되지 않음이 이해될 것이다.
도 8 내지 도 11에서, 제 1 프로그램 상태(P1)를 참조하여 본 발명의 제 2 실시 예에 따른 패스트 프로그램 동작이 설명되었다. 그러나, 본 발명의 제 2 실시 예에 따른 패스트 프로그램 동작은 제 2 및 제 3 프로그램 상태들(P2, P3)에도 적용될 수 있음이 이해될 것이다.
도 12는 도 8의 플래시 메모리 장치(300)의 프로그램 동작을 설명하기 위한 순서도이다. 도 8 및 도 12를 참조하면, S210 단계에서, 어드레스(ADDR) 및 프로그램 데이터가 수신된다. S210 단계는 도 7을 참조하여 설명된 S110 단계와 마찬가지로 수행될 것이다. S220 단계에서, 어드레스(ADDR)에 대응하는 프로그램 및 소거 횟수가 검출된다. S230 단계는 도 7을 참조하여 설명된 S120 단계와 마찬가지로 수행될 것이다. S230 단계에서, 프로그램 전압(Vpgm)이 조절된다. S230 단계는 도 7을 참조하여 설명된 S130 단계와 마찬가지로 수행될 것이다.
S240 단계에서, 검증 전압이 조절된다. 예시적으로, 검출된 프로그램 및 소거 횟수가 열화 사이클보다 클 때, 노멀 검증 전압이 선택될 것이다. 검출된 프로그램 및 소거 횟수가 열화 사이클보다 작을 때, 패스트 검증 전압이 선택될 것이다. 제어 로직(340)은 검증 제어 신호(VC)를 전압 생성기(350)에 제공함으로써, 노멀 검증 전압 또는 패스트 검증 전압을 선택할 것이다.
S250 단계에서, 프로그램이 수행된다. 예시적으로, 검출된 프로그램 및 소거 횟수가 열화 사이클보다 큰 경우, 노멀 프로그램이 수행될 것이다. 검출된 프로그램 및 소거 횟수가 열화 사이클보다 작은 경우, 패스트 프로그램이 수행될 것이다.
상술한 바와 같이, 본 발명의 제 2 실시 예에 따른 플래시 메모리 장치(300)는 메모리 셀들의 열화 정도에 따라 노멀 프로그램 동작 또는 패스트 프로그램 동작을 수행한다. 패스트 프로그램 동작 시에, 프로그램 전압(Vpgm)의 증분 및 검증 전압이 조절된다. 따라서, 전하 손실(charge loss)에 의한 읽기 오류 및 프로그램 전압(Vpgm)의 조절에 의한 읽기 오류를 방지하면서 프로그램 속도를 향상시키는 것이 가능하다.
상술한 실시 예에서, 프로그램 및 소거 횟수는 제어 로직(340)에 의해 검출되는 것으로 설명되었다. 그러나, 도 8을 참조하여 설명된 바와 같이, 프로그램 및 소거 횟수는 컨트롤러(100)로부터 제공될 수 있음이 이해될 것이다.
도 13은 도 1의 플래시 메모리 장치(200)의 제 3 실시 예를 보여주는 블록도이다. 도 13을 참조하면, 본 발명의 제 3 실시 예에 따른 플래시 메모리 장치(400)는 메모리 셀 어레이(410), 어드레스 디코더(420), 읽기 및 쓰기 회로(430), 제어 로직(440), 그리고 전압 생성기(450)를 포함한다.
메모리 셀 어레이(410), 어드레스 디코더(420), 그리고 읽기 및 쓰기 회로(430)는 도 2 내지 7을 참조하여 설명된 메모리 셀 어레이(210), 어드레스 디코더(220), 그리고 읽기 및 쓰기 회로(230)와 동일하게 구성된다.
제어 로직(440)은 플래시 메모리 장치(400)의 제반 동작을 제어하도록 구성된다.
전압 생성기(450)는 플래시 메모리 장치(400)를 구동하기 위해 요구되는 전압들을 생성하도록 구성된다. 전압 생성기는 외부로부터 고전압(Vpp)을 수신하도록 구성되는 고전압 단자(Pvpp)에 연결된다.
고전압 단자(Pvpp)를 통해 고전압(Vpp)이 수신될 때, 플래시 메모리 장치(400)는 가속 모드(acceleration mode)로 동작하도록 구성된다. 가속 모드 시에, 플래시 메모리 장치(400)는 고전압 단자(Pvpp)를 통해 수신되는 고전압(Vpp)을 이용하여 프로그램을 수행할 것이다.
예시적으로, 플래시 메모리 장치(400)는 노어 플래시 메모리 장치인 것으로 가정한다. 프로그램 동작 시에, 노어 플래시 메모리 장치(400)의 비트 라인들(BL)로부터 선택된 메모리 셀을 통해 소스 라인으로 전류가 흐른다. 즉, 비트 라인들(BL)을 통해 전류가 흐르므로, 프로그램 동작 시에 노어 플래시 메모리 장치(400)는 전력을 소비한다. 노어 플래시 메모리 장치(400)의 펌프의 용량의 한계로 인해, 동시에 프로그램될 수 있는 메모리 셀들(또는 비트들)의 수는 제한된다.
고전압 단자(Pvpp)를 통해 고전압(Vpp)이 수신될 때, 노어 플래시 메모리 장치(400)는 고전압(Vpp)을 이용하여 비트 라인들(BL)을 바이어스하도록 구성된다. 즉, 프로그램 동작을 위한 전력은 고전압 단자(Pvpp)를 통해 외부로부터 공급된다. 외부 전력을 이용하여 프로그램 동작이 수행되므로, 동시에 프로그램될 수 있는 메모리 셀들(또는 비트들)의 수가 증가될 수 있다.
즉, 플래시 메모리 장치(400)는 외부 전력을 이용하여 프로그램 속도를 증가시키는 가속 모드를 수행할 수 있도록 구성된다.
예시적으로, 가속 모드는 메모리 셀 어레이(410)의 프로그램 및 소거 횟수가 미리 설정된 값(이하에서, 가속 사이클이라 부르기로 함) 이하일 때 수행된다. 프로그램 및 소거 횟수가 가속 사이클보다 크면, 가속 모드는 동작하지 않을 것이다.
가속 사이클은 도 2 내지 11을 참조하여 설명된 노멀 프로그램 및 패스트 프로그램을 수행하기 위한 기준값으로 사용될 수 있다. 예시적으로, 프로그램 및 소거 횟수가 가속 사이클보다 작을 때, 플래시 메모리 장치(400)는 패스트 프로그램 동작을 수행하도록 구성될 것이다. 프로그램 및 소거 횟수가 가속 사이클보다 클 때, 플래시 메모리 장치(400)는 노멀 프로그램 동작을 수행하도록 구성될 것이다.
즉, 프로그램 및 소거 횟수가 가속 사이클보다 작을 때, 플래시 메모리 장치(400)는 가속 모드로 동작하여 패스트 프로그램 동작을 수행하는 것이 가능하다. 따라서, 플래시 메모리 장치(400)의 가속 모드의 프로그램 속도가 향상될 수 있음이 이해될 것이다.
예시적으로, 플래시 메모리 장치(400)가 제조되면, 장치 정보가 플래시 메모리 장치(400)에 저장될 것이다. 플래시 메모리 장치(400)는 가속 모드에서 패스트 프로그램 동작을 이용하여 장치 정보를 프로그램하는 것이 가능하다.
예시적으로, 플래시 메모리 장치(400)를 이용하여 제품이 제조될 때, 플래시 메모리 장치(400)에 다양한 데이터가 저장될 것이다. 예를 들면, 플래시 메모리 장치(400)에 제품 정보, 제품을 구동하기 위한 코드 및 펌웨어, 제품에서 구동되기 위한 운영 체제 및 어플리케이션 등이 플래시 메모리 장치(400)에 저장될 것이다. 플래시 메모리 장치(400)는 가속 모드에서 패스트 프로그램 동작을 이용하여 상술한 바와 같은 데이터를 프로그램하는 것이 가능하다.
즉, 가속 모드 및 패스트 프로그램 동작이 함께 적용되면, 플래시 메모리 장치(400)를 이용하여 제품을 제조하는 속도가 향상될 수 있음이 이해될 것이다.
예시적으로, 도 2 내지 7을 참조하여 설명된 바와 같이, 전압 생성기(450)는 프로그램 전압 생성기를 포함할 수 있다. 제어 로직(440)은 프로그램 전압 생성기를 제어하기 위한 프로그램 제어 신호를 전압 생성기(450)에 제공할 것이다. 즉, 제어 로직(440) 및 전압 생성기(450)는 고전압 단자(Pvpp)를 제외하면, 도 2 내지 7을 참조하여 설명된 제어 로직(240) 및 전압 생성기(250)와 동일하게 구성될 수 있다.
예시적으로, 도 8 내지 12를 참조하여 설명된 바와 같이, 전압 생성기(450)는 프로그램 전압 생성기 및 검증 전압 생성기를 포함할 수 있다. 제어 로직(440)은 프로그램 전압 생성기를 제어하기 위한 프로그램 제어 신호와, 검증 전압 생성기를 제어하기 위한 검증 제어 신호를 전압 생성기(450)에 제공할 것이다. 즉, 제어 로직(440) 및 전압 생성기(450)는 고전압 단자(Pvpp)를 제외하면, 도 8 내지 12를 참조하여 설명된 제어 로직(340) 및 전압 생성기(350)와 동일하게 구성될 수 있다.
상술한 실시 예들에서, 프로그램 전압의 증분을 조절하는 플래시 메모리 장치(200, 300, 400) 및 그것의 프로그램 방법이 설명되었다. 본 발명의 실시 예들에 따른 플래시 메모리 장치(200, 300, 400)는 메모리 셀들의 열화 정도에 따라, 프로그램 전압의 증분을 적어도 두 번 조절할 수 있음이 이해될 것이다.
상술한 실시 예들에서, 프로그램 전압은 프로그램 동작 시에 워드 라인에 인가되는 전압인 것으로 설명되었다. 그러나, 프로그램 전압은 프로그램 동작 시에 워드 라인에 인가되는 것으로 한정되지 않는다. 예를 들면, 프로그램 전압은 프로그램 동작 시에 사용되는 다양한 전압들 중 하나일 수 있다.
상술한 실시 예들에서, 메모리 셀들의 열화 정도에 따라 프로그램 전압이 조절되는 것으로 설명되었다. 그러나, 메모리 셀들의 열화 정도에 따라, 소거 전압이 조절될 수 있음이 이해될 것이다. 즉, 메모리 셀들의 열화 정도에 따라 전압을 조절하는 본 발명의 기술적 사상은 소거 동작에 적용될 수 있음이 이해될 것이다.
도 14는 도 1의 메모리 시스템(10)의 다른 실시 예를 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(20)은 컨트롤러(500) 및 불휘발성 메모리 장치(600)를 포함한다. 불휘발성 메모리 장치(600)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 불휘발성 메모리 칩들의 각 그룹은 하나의 채널을 통해 컨트롤러(500)와 통신하도록 구성된다. 도 14에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(500)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 2를 참조하여 설명된 플래시 메모리 장치(200), 도 8을 참조하여 설명된 플래시 메모리 장치(300), 또는 도 12를 참조하여 설명된 플래시 메모리 장치(400)와 마찬가지로 구성될 것이다.
도 15는 도 2의 메모리 시스템(20)을 포함하는 컴퓨팅 시스템(700)을 보여주는 블록도이다. 도 15를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(700)은 중앙 처리 장치(710), 램(720, RAM, Random Access Memory), 사용자 인터페이스(730), 전원(740), 그리고 메모리 시스템(20)을 포함한다.
메모리 시스템(20)은 시스템 버스(750)를 통해, 중앙처리장치(710), 램(720), 사용자 인터페이스(730), 그리고 전원(740)에 전기적으로 연결된다. 사용자 인터페이스(730)를 통해 제공되거나, 중앙 처리 장치(710)에 의해서 처리된 데이터는 메모리 시스템(20)에 저장된다. 메모리 시스템(20)은 컨트롤러(500) 및 불휘발성 메모리 장치(600)를 포함한다.
예시적으로, 불휘발성 메모리 장치(600)는 복수의 불휘발성 메모리 칩들을 포함할 것이다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할될 것이다. 불휘발성 메모리 칩들의 각 그룹은 공통 채널을 통해 컨트롤러(500)와 통신하도록 구성될 것이다. 도 15에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(500)와 통신하는 것으로 도시되어 있다.
메모리 시스템(20)이 반도체 드라이브(SSD)로 장착되는 경우, 컴퓨팅 시스템(500)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
예시적으로, 컴퓨팅 시스템(700)은 도 13을 참조하여 설명된 메모리 시스템(20) 대신 도 1을 참조하여 설명된 메모리 시스템(10)을 포함하도록 구성될 수 있다. 이때, 컨트롤러(100)는 시스템 버스(750)에 연결될 것이다.
예시적으로, 컴퓨팅 시스템(700)은 도 1 및 13을 참조하여 설명된 메모리 시스템들(10, 20)을 포함하도록 구성될 수 있다. 이때, 컨트롤러들(100, 500)은 시스템 버스(750)에 연결될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 플래시 메모리 장치의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 4는 도 2의 플래시 메모리 장치 노멀 프로그램 동작을 보여주는 다이어그램이다.
도 5는 도 2의 플래시 메모리 장치의 패스트 프로그램 동작을 보여주는 다이어그램이다.
도 6은 도 2의 프로그램 전압 생성기의 실시 예를 보여주는 블록도이다.
도 7은 도 2의 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 8은 도 1의 플래시 메모리 장치의 제 2 실시 예를 보여주는 블록도이다.
도 9는 도 8의 플래시 메모리 장치에 의해 프로그램되는 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 10은 도 8의 플래시 메모리 장치의 패스트 프로그램 동작을 보여주는 다이어그램이다.
도 11은 도 8의 플래시 메모리 장치에 의해 프로그램되는 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 12는 도 8의 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서 도이다.
도 13은 도 1의 플래시 메모리 장치의 제 3 실시 예를 보여주는 블록도이다.
도 14는 도 1의 메모리 시스템의 다른 실시 예를 보여주는 블록도이다.
도 15는 도 2의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

Claims (12)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    메모리 셀들의 열화 정도에 따라 프로그램 전압을 조절하고; 그리고
    상기 조절된 프로그램 전압을 이용하여 프로그램을 수행하는 것을 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 메모리 셀들의 열화 정도는 상기 메모리 셀들의 프로그램 및 소거횟수에 기반하여 판별되는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 프로그램 전압을 조절하는 것은, 상기 프로그램 전압의 증분을 조절하는 것을 포함하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 설정된 프로그램 전압의 증분에 따라, 검증 전압을 조절하는 것을 더 포함하는 프로그램 방법.
  5. 제 3 항에 있어서,
    상기 검출된 프로그램 및 소거 횟수가 미리 설정된 값보다 클 때, 상기 프로그램 전압의 증분은 제 1 값으로 조절되고,
    상기 검출된 프로그램 및 소거 횟수가 상기 미리 설정된 값보다 작을 때, 상기 프로그램 전압의 증분은 상기 제 1 값보다 큰 제 2 값으로 조절되는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 프로그램 전압의 증분이 상기 제 1 값으로 조절될 때, 검증 전압은 제 1 레벨로 조절되고,
    상기 프로그램 전압의 증분이 상기 제 2 값으로 조절될 때, 상기 검증 전압은 상기 제 1 레벨보다 낮은 제 2 레벨로 조절되는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 조절된 프로그램 전압을 이용하여 프로그램을 수행하는 것은, 상기 메모리 셀들의 열화 정도에 따라 외부로부터 제공되는 고전압을 이용하여 프로그램을 수행하는 것을 포함하는 프로그램 방법.
  8. 메모리 셀 어레이;
    상기 메모리 셀 어레이에서 읽기 및 쓰기를 수행하도록 구성되는 읽기 및 쓰기 회로;
    상기 메모리 셀 어레이에 전압들을 제공하도록 구성되는 전압 생성기; 그리고
    상기 읽기 및 쓰기 회로와 상기 전압 생성기를 제어하도록 구성되는 제어 로직을 포함하고,
    상기 제어 로직은, 상기 메모리 셀 어레이의 메모리 셀들의 열화 정도에 따라 프로그램 전압이 조절되도록 상기 전압 생성기를 제어하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀들의 열화 정도는 상기 메모리 셀들의 프로그램 및 소거 횟수에 기반하여 판별되는 불휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제어 로직은, 상기 메모리 셀 어레이의 메모리 셀들의 열화 정도에 따라, 외부로부터 제공되는 고전압을 이용하여 프로그램을 수행하는 가속 모드를 제공하도록 구성되는 불휘발성 메모리 장치.
  11. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는
    메모리 셀 어레이;
    상기 메모리 셀 어레이에서 읽기 및 쓰기를 수행하도록 구성되는 읽기 및 쓰기 회로;
    상기 메모리 셀 어레이에 전압들을 제공하도록 구성되는 전압 생성기; 그리고
    상기 읽기 및 쓰기 회로와 상기 전압 생성기를 제어하도록 구성되는 제어 로직을 포함하고,
    상기 제어 로직은, 상기 메모리 셀 어레이의 메모리 셀들의 열화 정도에 따라 프로그램 전압이 조절되도록 상기 전압 생성기를 제어하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.
KR1020090076375A 2009-08-18 2009-08-18 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 KR20110018753A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090076375A KR20110018753A (ko) 2009-08-18 2009-08-18 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US12/828,480 US20110044113A1 (en) 2009-08-18 2010-07-01 Nonvolatile memory device, method for programming same, and memory system incorporating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090076375A KR20110018753A (ko) 2009-08-18 2009-08-18 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20110018753A true KR20110018753A (ko) 2011-02-24

Family

ID=43605284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090076375A KR20110018753A (ko) 2009-08-18 2009-08-18 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템

Country Status (2)

Country Link
US (1) US20110044113A1 (ko)
KR (1) KR20110018753A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200121654A (ko) * 2019-04-16 2020-10-26 삼성전자주식회사 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462104B (zh) * 2010-08-04 2014-11-21 Silicon Motion Inc 資料寫入方法及資料儲存裝置
US8595597B2 (en) * 2011-03-03 2013-11-26 Intel Corporation Adjustable programming speed for NAND memory devices
WO2013132532A1 (en) * 2012-03-06 2013-09-12 Hitachi, Ltd. Semiconductor storage device having nonvolatile semiconductor memory
US8942038B2 (en) 2013-04-02 2015-01-27 SanDisk Technologies, Inc. High endurance nonvolatile memory
US9830219B2 (en) 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
KR20160061676A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102396053B1 (ko) * 2015-04-20 2022-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608011B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
CN113169041B (zh) 2018-12-07 2024-04-09 日升存储公司 形成多层垂直nor型存储器串阵列的方法
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
US11315649B2 (en) 2019-04-16 2022-04-26 Samsung Electronics Co., Ltd. Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods
JP7258697B2 (ja) * 2019-09-02 2023-04-17 キオクシア株式会社 半導体記憶装置
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
US11580038B2 (en) 2020-02-07 2023-02-14 Sunrise Memory Corporation Quasi-volatile system-level memory
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11508693B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
KR102629763B1 (ko) * 2021-09-17 2024-01-29 에스케이키파운드리 주식회사 비휘발성 메모리 장치에 있어서 테스트 시간 감축을 위한 옥토 모드 프로그램 및 소거 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626377B1 (ko) * 2004-06-07 2006-09-20 삼성전자주식회사 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
US7339834B2 (en) * 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
KR100805839B1 (ko) * 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치
KR100851853B1 (ko) * 2006-11-22 2008-08-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 및 프로그램 검증방법
US7916543B2 (en) * 2007-10-22 2011-03-29 Micron Technology, Inc. Memory cell operation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200121654A (ko) * 2019-04-16 2020-10-26 삼성전자주식회사 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법
US11854623B2 (en) 2019-04-16 2023-12-26 Samsung Electronics Co., Ltd. Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods

Also Published As

Publication number Publication date
US20110044113A1 (en) 2011-02-24

Similar Documents

Publication Publication Date Title
KR20110018753A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101468098B1 (ko) 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR102572610B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101423612B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법, 그리고 그것을포함하는 메모리 시스템
US9627070B2 (en) Program method of nonvolatile memory device for having dense threshold voltage distribution by controlling voltage of bit line according to threshold voltage of memory cell
US7821837B2 (en) Reprogrammable nonvolatile memory devices and methods
CN106340318B (zh) 上电复位电路和包括其的半导体存储器件
US9570190B2 (en) Semiconductor memory device to selectively perform a single sensing operation or a multi-sensing operation
US9972405B2 (en) Semiconductor memory device and method of operating the same
KR101468096B1 (ko) 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템
KR102475458B1 (ko) 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR20090019296A (ko) 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
KR20150029405A (ko) 반도체 메모리 장치 및 그 프로그램 방법
US20170025183A1 (en) Semiconductor memory device and operating method thereof
KR102424371B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US9899065B1 (en) Power-on reset circuit and semiconductor memory device having the same
US9478261B1 (en) Semiconductor memory device and operating method thereof
KR101618313B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
KR20180028292A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102544136B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20170011644A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170111657A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20100000776A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20150045642A (ko) 반도체 장치 및 그 동작 방법
KR101926860B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid