CN112446475A - 神经网络智能芯片及其形成方法 - Google Patents
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Abstract
本发明涉及一种神经网络智能芯片及其形成方法，所述神经网络智能芯片包括：计算模块，所述计算模块包括若干逻辑单元；存储模块，包括若干存储单元；其中，至少一个所述存储单元与至少一个所述缓存单元对应连接，作为所述神经网络智能芯片的计算节点；至少两个基底，每个计算节点内的缓存单元和存储单元分别形成于不同的基底内。所述神经网络智能芯片的计算效率提高。
Description
技术领域
本发明涉及智能芯片领域，尤其涉及一种神经网络智能芯片及其形成方法。
背景技术
如今，需要大量高速运算及大量高速读写存储器的芯片被广泛应用，例如基于神经网络的人工智能芯片已被证明在许多应用中能够起到辅助作用。基于神经网络的芯片的一般结构虽然在人工智能领域取得了瞩目的成果，但是由于运算量和数据量巨大，目前智能芯片的计算速度依旧面临巨大的挑战。
现有的智能芯片中，通常将数据存放于神经网络芯片外部的DRAM存储器内。存储芯片与神经网络计算芯片之间通过外部转接板的封装连线连接。由于外部转接板的空间有限，限制了连线的数量与距离，导致DRAM存储器与神经网络计算芯片之间的数据传输带宽受限；并且由于外部转接板的接口处存在大电容，数据传输承受着沉重的负载，导致功耗较高；以及外部封装连线具有高电容和高电感，限制了数据传输上限和功耗下限。并且，目前神经网络计算芯片内通过SRAM存储器与外部的DRAM存储器之间进行数据的传输和存储，因此，SRAM存储器的数量也进一步限制了与DRAM存储器之间的数据传输速度。为了提高芯片运算速度，若使用了大量的SRAM存储器， SRAM占用的芯片面积较大，因而又会导致成本和功耗增大。以上这些问题均导致了智能芯片的运算速度面临较大的瓶颈。还有一种方法是将智能芯片采用 SoC的设计，但是由于嵌入式的存储器并不能像SRAM一样跟逻辑单元/线路一起被简单地制作出来，因此增加了整个成本和功耗增大，跟增大SRAM相比，成本未必下降，虽然总存储量可以大一点，但复杂度高更多。
以上这些问题均导致了智能芯片的运算速度面临较大的瓶颈。
发明内容
本发明所要解决的技术问题是，提供一种神经网络智能芯片及其形成方法，以提高智能芯片的运算速度。
为了解决上述问题，本发明提供了一种神经网络智能芯片，包括：计算模块，所述计算模块包括若干逻辑单元；存储模块，包括若干存储单元；其中，至少一个所述存储单元与至少一个所述缓存单元对应连接，作为所述神经网络智能芯片的计算节点；至少两个基底，每个计算节点内的缓存单元和存储单元分别形成于不同的基底内。
可选的，同一基底内同时形成有逻辑单元和存储单元。
可选的，还包括：其中一个或多个基底内形成有功能单元，所述功能单元连接至一个或多个所述存储单元。
可选的，所述功能单元包括图像传感单元、加速度检测单元、以及压力传感单元中的至少一种。
可选的，所述存储单元包括：DRAM存储阵列、PCRAM存储阵列、MRAM 存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列。
可选的，所述至少两个基底堆叠连接。
可选的，相邻层的所述基底之间通过键合形成电连接。
可选的，所述基底内形成有互连结构，相邻层的基底之间通过所述互连结构实现电连接。
本发明的技术方案还提供一种神经网络智能芯片的形成方法，包括：提供至少两个基底；在所述基底内形成计算模块，所述计算模块包括若干逻辑单元；在所述基底内形成存储模块，包括若干存储单元；将至少一个所述存储单元与至少一个所述缓存单元对应连接，作为所述神经网络智能芯片的计算节点；每个计算节点内的缓存单元和存储单元分别形成于不同的基底内。
可选的，在每个基底内均形成所述逻辑单元和所述存储单元。
可选的，还包括在所述基底内形成功能单元；将所述功能单元连接至其中一个或多个计算节点内的存储单元。
可选的，所述功能单元包括图像传感单元、加速度检测单元、以及压力传感单元中的至少一种。
可选的，所述存储单元包括：DRAM存储阵列、PCRAM存储阵列、MRAM 存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列。
可选的，所述至少两个基底堆叠连接。
可选的，相邻层的所述基底之间通过键合形成电连接。
可选的，所述基底内形成有互连结构，相邻层的基底之间通过所述互连结构实现电连接。
本发明的神经网络智能芯片的计算模块从对应的存储模块之间进行数据传输，可以提高存储模块与计算模块之间的数据传输带宽，从而提高芯片计算能力。且本发明的神经网络智能芯片的架构可以适用于不同类型的计算需求，具有较高的适用性。
附图说明
图1为本发明一具体实施方式的神经网络智能芯片的架构示意图；
图2为本发明一具体实施方式的神经网络智能芯片的结构示意图；
图3为本发明一具体实施方式的神经网络智能芯片的架构示意图；
图4为本发明一具体实施方式的神经网络智能芯片的结构示意图。
具体实施方式
下面结合附图对本发明提供的神经网络智能芯片及其形成方法的具体实施方式做详细说明。
请参考图1，为本发明一具体实施方式的神经网络智能芯片的构架示意图。
所述神经网络智能芯片，包括计算模块和存储模块，所述计算模块用于对所述存储模块进行数据读取和写入操作。
所述计算模块包括若干逻辑单元102，所述存储模块包括若干存储单元 101，所述逻辑单元102和所述存储单元101对应连接，所述逻辑单元102用于对对应的所述存储单元101进行读/写数据操作。
所述逻辑单元102包括乘法器、累加器、运算逻辑电路以及锁存器等器件以及电路。所述存储单元101包括：DRAM存储阵列、PCRAM存储阵列、MRAM存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND 存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列，用于存储需要被计算的数据，例如来自外部传感器输出的数据。
在一个具体实施方式中，所述存储单元101均包括SRAM阵列，具有较高的读写速率，能够降低功耗，特别适合应用于手机端、无人机等需要快速计算以及降低功耗的应用场景。在其他具体实施方式中，所述存储模块内还可以包括不同类型的存储单元，例如部分存储单元101包括SRAM存储阵列，部分存储单元101则包括DRAM存储阵列。本领域技术人员可以根据智能芯片的应用需求，合理选择各个存储单元101的存储类型。
由于每个逻辑单元102与各自对应的存储单元101之间进行数据传输，因而整个计算模块内部的数据传输带宽增大。每个计算节点均可以同时进行数据的运算，提高了智能芯片的计算速度。各个所述逻辑单元102可以被分配执行不同的计算功能，例如部分逻辑单元102用于进行计算，部分逻辑单元102用于进行训练；而针对逻辑单元102的功能和需求，可以为每个逻辑单元102分配具有合适存储能力的存储单元101或者调整与该逻辑单元102连接的存储单元101的数量。
所述智能芯片的每个计算节点内至少包括一个逻辑单元和一个存储单元。该具体实施方式中，所述智能芯片的每个计算节点100分别包括一个逻辑单元 102，两个存储单元101，所述两个存储单元101可以分别通过不同的数据传输线路与所述逻辑单元102连接，所述逻辑单元102对所述两个存储单元101的数据读写操作均可以独立进行。每个计算节点100内的两个存储单元101可以分别用于存储不同类型的数据，在芯片具体工作过程中，可以两个或仅其中一个存储单元101提供数据。可以通过软件控制所述逻辑单元102读取其中一个或两个存储单元101内的数据，各个计算节点101可以根据不同需要进行调整，具有更强的适用性。每个计算节点100依次可以执行多层模型的计算，与现有技术中逐层计算相比，能够大大提高芯片的计算速度和效率。
该具体实施方式中，每个计算节点100内的存储单元101、逻辑单元102、存储单元101顺次连接，每个逻辑单元102位于两个存储单元101之间。在一个具体实施方式中，其中一个存储单元101用于向所述逻辑单元102提供待计算的数据，而另一个存储单元101用于存储经逻辑单元102计算后得到的数据。
在其他具体实施方式中，每个计算节点100内的所述逻辑单元102也可以同时连接至三个或以上数量的存储单元101，在实际应用过程中，根据需要，设定用于进行数据存储的存储单元101，以及需要读取的存储单元101。
在其他具体实施方式中，每个计算节点100内还可以包括两个或以上数量的逻辑单元102，多个逻辑单元102和多个存储单元101至今交替顺次连接，同一计算节点100内的各个逻辑单元102可以用于分别执行不同的计算功能，不同的逻辑单元102可以分别从相同或不同的存储单元101内获取数据，不同的逻辑单元102还可以分别向相同或不同的存储单元101内写入数据。所述神经网络智能芯片的不同计算节点100内可以具有不同的架构。
在其他具体实施方式中，至少部分不同计算节点100之间还可以通过总线进行连接，以利于不同节点之间的数据交互。
请参考图2，为上述具体实施方式的神经网络智能芯片的结构示意图。
该具体实施方式中，所述神经网络智能芯片包括三个基底，分别为基底 210、基底220以及基底230，所述基底210和基底230均用于形成存储单元 101，多个存储单元101可以以阵列形式排布；所述基底220用于形成多个逻辑单元102，所述多个逻辑单元102可以以阵列形式排布。
所述基底210、基底220以及基底230依次堆叠连接，可以减小智能芯片的面积，提高集成度。
在一个具体实施方式中，所述基底210、基底220以及基底230内的其中一个或多个基底内形成有互连线以及互连柱等互连结构，所述各个基底之间通过所述互连结构实现电连接。
在另一具体实施方式中，相邻层的基底之间可以通过基底正面的连接结构之间可以通过混合键合连接，相邻基表面暴露的互连结构，例如焊垫、金属凸块等，相互之间形成金属键合。互连结构以外的表面可以通过介质层间键合，在实现所述相邻基底堆叠键合实现基底之间的对应连接。
在另一具体实施方式中，相邻堆叠的两层基底的堆叠面的表面可以均形成有钝化层，通过两个钝化层间的键合工艺，使得相邻堆叠的两层基底之间实现堆叠键合；在通过贯穿两个基底的深通孔连接结构实现基底内对应连接。
在另一具体实施方式中，任一基底的背面与另一基底的正面键合连接，可以通过贯穿所述基底的深通孔连接结构实现存储单元101、逻辑基底102、存储单元101之间的对应连接。
在其他具体实施方式中，所述智能芯片的各个基底之间还可以一其他键合形式以及互连结构实现堆叠连接，本领域的技术人员可以根据需要，进行合理设计。
在另一具体实施方式中，相互连接的存储单元101和逻辑单元102相互堆叠，分别位于上层和下层，在物理空间上也一一对应；在其他具体实施方式中，也可以根据所述基底210、基底220以及基底230内合适的布线路径，使得相互连接的计算单元421与存储单元411之间在物理空间上并非相对。
当各存储单元411的存储容量不同时，各存储单元411的尺寸也可以有差异；以及不同的逻辑单元和缓存单元之间也可以具有不同的尺寸。
由于所述存储单元101、逻辑单元102之间通过基底间的互连结构或金属键合直接连接，可以大大缩小I/O连接长度，大大减少连接电路的功耗。并且，由于集成电路工艺中连线的线宽非常小，存储单元101和逻辑单元102之间可以形成的连线数量可以非常大，数据接口非常宽，可以实现高带宽数据传输。
形成存储单元101的基底230和基底210分别位于形成逻辑单元102的基底220上、下方，使得两个存储单元101分别自所述逻辑单元102的上下两端与所述逻辑单元102连接，可以提高所述逻辑单元102与存储单元101之间的数据传输带宽。
请参考图3，为本发明另一具体实施方式的神经网络智能芯片的架构示意图。
该具体实施方式中，所述神经网络智能芯片包括两种架构的计算节点。
计算节点200a包括两个存储单元201，一个逻辑单元202，两个存储单元 201分别连接至所述逻辑单元202。
计算节点200b包括两个逻辑单元202，一个存储单元201，两个逻辑单元202分别连接至所述存储单元201。所述两个逻辑单元202可以用于执行不同的算法，分别采用存储单元201内相同区块内的数据进行计算，也可以分别读取存储单元201内不同区块内的数据进行计算。
请参考图4，为本发明一神经网络智能芯片的结构示意图。
该具体实施方式中，所述神经网络智能芯片包括基底410、基底420以及基底430。每个基底内均间隔形成有存储单元401和逻辑单元402。三个基底相互堆叠连接，形成具有如图3架构的神经网络智能芯片。
在其他具体实施方式中，各基底内的存储单元401和逻辑单元402的位置也可以进行调整，以形成其他架构的神经网络智能芯片。
在其他具体实施方式中，还可以增加基底的数量，以便在每个计算节点中，提供更多的存储单元或逻辑单元。
在其他具体实施方式中，所述神经网络智能芯片还可以包括一用于形成功能单元的基底，所述功能单元包括图像传感单元、加速度检测单元、以及压力传感单元中的至少一种。每个功能单元连接至其中一个或多个计算节点内的存储单元，用于向存储单元内输入传感数据，供逻辑单元计算。所述功能单元与存储单元之间可以通过键合、互连结构等形成电连接。将所述功能单元集成于神经网络智能芯片内，可以提高向存储单元内输入数据的速率，进而提高所述神经网络智能芯片的处理效率。在其他具体实施方式中，所述功能单元也可以与部分存储单元和/或逻辑单元形成于同一基底内。
本发明的神经网络智能芯片包括多个节点，计算模块从对应的存储模块之间进行数据传输，可以提高存储模块与计算模块之间的数据传输带宽，从而提高芯片计算能力。且本发明的神经网络智能芯片的架构可以适用于不同类型的计算需求，具有较高的适用性。
本发明的具体实施方式还提供一种上述神经网络智能芯片的形成方法。
所述神经网络智能芯片的形成方法包括：提供至少两个基底；在所述基底内形成计算模块，所述计算模块包括若干逻辑单元；在所述基底内形成存储模块，包括若干存储单元；将至少一个所述存储单元与至少一个所述缓存单元对应连接，作为所述神经网络智能芯片的计算节点；每个计算节点内的缓存单元和存储单元分别形成于不同的基底内。
所述逻辑单元用于对对应的所述缓存单元进行读/写数据操作。所述逻辑单元包括乘法器、累加器、运算逻辑电路以及锁存器等器件以及电路。所述缓存单元包括SRAM存储阵列，具有较高的读写效率。
所述存储单元包括：DRAM存储阵列、PCRAM存储阵列、MRAM存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列。
不同的基底可以分别用于形成逻辑单元和逻辑单元，也可以在每个基底内均形成所述逻辑单元和所述存储单元。
所述神经网络智能芯片的形成方法还包括在所述基底内形成功能单元；将所述功能单元连接至其中一个或多个计算节点内的存储单元。所述功能单元包括图像传感单元、加速度检测单元、以及压力传感单元中的至少一种，用于向存储单元内输入传感数据，供逻辑单元计算。所述功能单元与存储单元之间可以通过键合、互连结构等形成电连接。
在一些具体实施方式中，可以将所述功能单元与部分存储单元和/或逻辑单元形成于同一基底内，多个功能单元也可以分散形成于不同的基底内。
在其他具体实施方式中，可以将所有功能单元均形成于一功能性基底上，所述功能单元每个功能单元连接至其中一个或多个计算节点内的存储单元，将所述功能单元集成于神经网络智能芯片内，可以提高向存储单元内输入数据的速率，进而提高所述神经网络智能芯片的处理效率。
将所述至少两个基底堆叠连接。相邻层的所述基底之间通过键合形成电连接或者所述基底内形成有互连结构，相邻层的基底之间通过所述互连结构实现电连接。
通过对每个基底内的存储单元、逻辑单元的数量以及位置的调整，以及上下层的线路连接，可以形成神经网络智能芯片的计算节点的各种架构。不同计算节点的架构可以相同也可以不同。例如，所述计算节点可以包括两个逻辑单元和一个存储单元，也可以是包括一个逻辑单元两个存储单元；可以根据具体的计算需求，合理设置每个计算节点内逻辑单元和存储单元的比例。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (16)
1.一种神经网络智能芯片，其特征在于，包括：
计算模块，所述计算模块包括若干逻辑单元；
存储模块，包括若干存储单元；
其中，至少一个所述存储单元与至少一个所述缓存单元对应连接，作为所述神经网络智能芯片的计算节点；
至少两个基底，每个计算节点内的缓存单元和存储单元分别形成于不同的基底内。
2.根据权利要求1所述的神经网络智能芯片，其特征在于，同一基底内同时形成有逻辑单元和存储单元。
3.根据权利要求1所述的神经网络智能芯片，其特征在于，还包括：其中一个或多个基底内形成有功能单元，所述功能单元连接至一个或多个所述存储单元。
4.根据权利要求3所述的神经网络智能芯片，其特征在于，所述功能单元包括图像传感单元、加速度检测单元、以及压力传感单元中的至少一种。
5.根据权利要求1所述的神经网络智能芯片，其特征在于，所述存储单元包括：DRAM存储阵列、PCRAM存储阵列、MRAM存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列。
6.根据权利要求1或3所述的神经网络智能芯片，其特征在于，所述至少两个基底堆叠连接。
7.根据权利要求6所述的神经网络智能芯片，其特征在于，相邻层的所述基底之间通过键合形成电连接。
8.根据权利要求6所述的神经网络智能芯片，其特征在于，所述基底内形成有互连结构，相邻层的基底之间通过所述互连结构实现电连接。
9.一种神经网络智能芯片的形成方法，其特征在于，包括：
提供至少两个基底；
在所述基底内形成计算模块，所述计算模块包括若干逻辑单元；
在所述基底内形成存储模块，包括若干存储单元；
将至少一个所述存储单元与至少一个所述缓存单元对应连接，作为所述神经网络智能芯片的计算节点；
每个计算节点内的缓存单元和存储单元分别形成于不同的基底内。
10.根据权利要求9所述的神经网络智能芯片的形成方法，其特征在于，在每个基底内均形成所述逻辑单元和所述存储单元。
11.根据权利要求9所述的神经网络智能芯片的形成方法，其特征在于，还包括在所述基底内形成功能单元；将所述功能单元连接至其中一个或多个计算节点内的存储单元。
12.根据权利要求11所述的神经网络智能芯片的形成方法，其特征在于，所述功能单元包括图像传感单元、加速度检测单元、以及压力传感单元中的至少一种。
13.根据权利要求9所述的神经网络智能芯片的形成方法，其特征在于，所述存储单元包括：DRAM存储阵列、PCRAM存储阵列、MRAM存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列。
14.根据权利要求9或11所述的神经网络智能芯片的形成方法，其特征在于，所述至少两个基底堆叠连接。
15.根据权利要求14所述的神经网络智能芯片的形成方法，其特征在于，相邻层的所述基底之间通过键合形成电连接。
16.根据权利要求14所述的神经网络智能芯片的形成方法，所述基底内形成有互连结构，相邻层的基底之间通过所述互连结构实现电连接。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090134489A1 (en) * | 2007-11-26 | 2009-05-28 | Infineon Technologies Austria Ag | System including an inter-chip communication system |
| US20150248609A1 (en) * | 2014-03-03 | 2015-09-03 | Qualcomm Incorporated | Neural network adaptation to current computational resources |
| US20170236054A1 (en) * | 2015-03-09 | 2017-08-17 | Irvine Sensors Corp. | Hyper Aware Logic to Create an Agent of Consciousness and Intent for Devices and Machines |
| CN108241484A (zh) * | 2016-12-26 | 2018-07-03 | 上海寒武纪信息科技有限公司 | 基于高带宽存储器的神经网络计算装置和方法 |
| CN109409510A (zh) * | 2018-09-14 | 2019-03-01 | 中国科学院深圳先进技术研究院 | 神经元电路、芯片、系统及其方法、存储介质 |
| US20190123023A1 (en) * | 2016-10-07 | 2019-04-25 | Xcelsis Corporation | 3D Compute Circuit with High Density Z-Axis Interconnects |
| US20190155620A1 (en) * | 2019-01-28 | 2019-05-23 | Intel Corporation | Automated resource usage configurations for deep learning neural network workloads on multi-generational computing architectures |
-
2019
- 2019-09-03 CN CN201910826759.8A patent/CN112446475A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090134489A1 (en) * | 2007-11-26 | 2009-05-28 | Infineon Technologies Austria Ag | System including an inter-chip communication system |
| US20150248609A1 (en) * | 2014-03-03 | 2015-09-03 | Qualcomm Incorporated | Neural network adaptation to current computational resources |
| US20170236054A1 (en) * | 2015-03-09 | 2017-08-17 | Irvine Sensors Corp. | Hyper Aware Logic to Create an Agent of Consciousness and Intent for Devices and Machines |
| US20190123023A1 (en) * | 2016-10-07 | 2019-04-25 | Xcelsis Corporation | 3D Compute Circuit with High Density Z-Axis Interconnects |
| CN108241484A (zh) * | 2016-12-26 | 2018-07-03 | 上海寒武纪信息科技有限公司 | 基于高带宽存储器的神经网络计算装置和方法 |
| CN109409510A (zh) * | 2018-09-14 | 2019-03-01 | 中国科学院深圳先进技术研究院 | 神经元电路、芯片、系统及其方法、存储介质 |
| US20190155620A1 (en) * | 2019-01-28 | 2019-05-23 | Intel Corporation | Automated resource usage configurations for deep learning neural network workloads on multi-generational computing architectures |
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