JP2021044049A - 半導体モジュール - Google Patents

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Abstract

【課題】論理チップ及びRAM間のバンド幅(帯域幅)を向上することが可能な半導体モジュールを提供すること。【解決手段】半導体モジュール1は、論理チップと、それぞれが積層型RAMモジュールから構成される一対のRAM部30と、論理チップ及び一対のRAM部30のそれぞれに電気的に接続される第1インタポーザ10と、論理チップと一対のRAM部30のそれぞれとの間を通信可能に接続する接続部40と、を備え、一方のRAM部30aは、第1インタポーザ10に載置されるとともに、一端部が接続部40を介して論理チップの一端部と積層方向Cで重なって配置され、他方のRAM部30bは、接続部40を介して一方のRAM部30aに重ね合わされるとともに、論理チップの外周に沿って配置される。【選択図】図3

Description

本発明は、半導体モジュールに関する。
従来より、記憶装置としてDRAM(Dynamic Random Access Memory)等の揮発性メモリ(RAM)が知られている。DRAMには、演算装置(以下、論理チップという)の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ(メモリセルアレイ、メモリチップ)の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。
そこで、昨今では、平面的なメモリを複数積層して3次元化(3D化)して大容量化を実現する技術が開発されている。また、論理チップ及びRAMを重ねて配置することで、論理チップ及びRAMの設置面積を低減する半導体モジュールが提案されている(例えば、特許文献1〜4参照)。
特表2014−512691号公報 特表2013−501380号公報 特開2010−232659号公報 特開2010−80802号公報
ところで、論理チップの高性能化やデータ量の増大により、論理チップ及びRAM間の通信速度の向上も大容量化と共に求められている。そこで、論理チップ及びRAM間のバンド幅(帯域幅)を向上することが可能な半導体モジュールを提供することができれば好ましい。
本発明は、論理チップ及びRAM間のバンド幅(帯域幅)を向上することが可能な半導体モジュールを提供することを目的とする。
本発明は、論理チップと、それぞれが積層型RAMモジュールから構成される一対のRAM部と、前記論理チップ及び一対の前記RAM部のそれぞれに電気的に接続される第1インタポーザと、前記論理チップと一対の前記RAM部のそれぞれとの間を通信可能に接続する接続部と、を備え、一方の前記RAM部は、前記第1インタポーザに載置されるとともに、一端部が前記接続部を介して前記論理チップの一端部と積層方向で重なって配置され、他方の前記RAM部は、前記接続部を介して一方の前記RAM部に重ね合わされるとともに、前記論理チップの外周の少なくとも1辺に沿って配置されることを特徴とする半導体モジュールに関する。
また、一対の前記RAM部のそれぞれは、メモリ回路が積層されたメモリ部と、前記メモリ部の一端側に積層されるインタフェースチップと、を備えることが好ましい。
また、一対の前記RAM部のそれぞれは、前記インタフェースチップを対向させて配置されることが好ましい。
また、一対の前記RAM部のそれぞれは、前記第1インタポーザに対向する面とは逆の面側に前記インタフェースチップが配置されることが好ましい。
また、前記他方のRAM部は、前記メモリ部のみで構成されることが好ましい。
また、半導体モジュールは、前記他方のRAM部に載置される第2インタポーザと、前記第1インタポーザを載置する第3インタポーザ又はパッケージ基板と、前記第2インタポーザ及び前記第3インタポーザ又はパッケージ基板を電気的に接続するボンディングワイヤと、を更に備えることが好ましい。
また、半導体モジュールは、前記他方のRAM部に載置される第2インタポーザと、前記第1インタポーザ及び前記第2インタポーザを電気的に接続する柱状部と、を更に備えることが好ましい。
また、前記他方のRAM部と前記論理チップとに載置されるヒートシンク部を更に備えることが好ましい。
また、前記ヒートシンク部は、少なくとも前記他方のRAM部及び前記論理チップのいずれか一方に隣接するスペーサ部を備えることが好ましい。
また、一対の前記RAM部のそれぞれは、平面視同じ形状及び大きさの積層型RAMモジュールを含むことが好ましい。
本発明によれば、論理チップ及びRAM間のバンド幅(帯域幅)を向上することが可能な半導体モジュールを提供することができる。
本発明の第1実施形態に係る半導体モジュールを示す概略平面図である。 第1実施形態の半導体モジュールの積層型RAMモジュールを示す断面図である。 図1のA−A線断面図である。 第1実施形態の半導体モジュールにおいて、ヒートシンク部を実装した断面図である。 第1実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第2実施形態に係る半導体モジュールを示す断面図である。 第2実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第3実施形態に係る半導体モジュールを示す断面図である。 第3実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第4実施形態に係る半導体モジュールを示す概略平面図である。 図10のB−B線断面図である。 図11のRAM部の部分拡大図である。 第4実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第5実施形態に係る半導体モジュールを示す断面図である。
以下、本発明に係る半導体モジュールの各実施形態について図面を参照して説明する。
各実施形態に係る半導体モジュールは、例えば、演算装置(以下、論理チップという)と、積層型RAMとをインタポーザ上に配置したSIP(system in a package)である。半導体モジュールは、他のインタポーザ上に配置され、マイクロバンプを用いて電気的に接続される。半導体モジュールは、他のインタポーザから電源を得るとともに、他のインタポーザとの間でデータ送受信が可能な装置である。なお、以下の各実施形態において、MPUを論理チップの一例として説明する。
[第1実施形態]
次に、本発明の第1実施形態に係る半導体モジュール1について、図1〜図5を参照して説明する。
半導体モジュール1は、図1〜図4に示すように、第1インタポーザ10と、MPU20と、一対のRAM部30と、接続部40と、ヒートシンク部50と、を備える。
第1インタポーザ10は、図1及び図3に示すように、平面視矩形の板状体であり、内部に電気回路が形成される。第1インタポーザ10は、後述するMPU20及び一対のRAM部30のそれぞれに電気的に接続される。第1インタポーザ10は、他のインタポーザ又はパッケージ基板(図示せず)上に配置され、一方の面(下面)が、例えば、マイクロバンプM1を用いて他のインタポーザ又はパッケージ基板に電気的に接続される。なお、以下において、第1インタポーザ10の厚さ方向は、積層方向Cとして説明される。また、積層方向Cのうち、第1インタポーザ10から他のインタポーザ又はパッケージ基板に向かう方向は、下方として説明される。また、積層方向Cのうち、下方とは逆側の方向は、上方として説明される。
MPU20は、平面視矩形の板状体である。MPU20は、図3に示すように、下面側に電源端子、通信端子、及びグラウンド端子として機能する回路面21が配置される。MPU20の回路面21は、第1インタポーザ10の上面に構成されるピラーP(例えば、Cuピラー)を介して第1インタポーザ10に電気的に接続される。
一対のRAM部30は、それぞれが平面視矩形の積層型RAMモジュールから構成される。一対のRAM部30は、例えば、それぞれが積層型DRAMモジュールから構成される。一対のRAM部30は、図1に示すように、第1インタポーザ10の上面に配置され、特に制限されないが、MPU20を囲むように配置され得る。本実施形態において、特に制限されないが、一対のRAM部30は、8つ配置され、MPU20の一辺ごとに2組ずつ配置され得る。一対のRAM部30のそれぞれは、平面視同じ形状及び大きさの積層型RAMモジュールを含む。例えば、一対のRAM部30のそれぞれは、同一ロットで製作され得る。
一対のRAM部30の一方(以下、一方のRAM部30aという)は、図3に示すように、第1インタポーザ10に載置される。また、一方のRAM部30aの一端部は、後述する接続部40を介してMPU20の一端部と積層方向Cで重なって配置される。具体的には、一方のRAM部30aの一端部は、MPU20の一端部と第1インタポーザ10との間に介在するように配置される。複数の一方のRAM部30aが第1インタポーザ10上に配置されることで、複数の一方のRAM部30aによって囲まれる矩形の領域が形成される。一方のRAM部30aによって形成される矩形の領域は、MPU20の下面の面積よりも小さい面積となるように形成される。一方のRAM部30aの第1インタポーザ10の上面に対向する下面は、マイクロバンプM2を用いて第1インタポーザ10と電気的に接続される。
一対のRAM部30の他方(以下、他方のRAM部30bという)は、図1及び図3に示すように、後述する接続部40を介して一方のRAM部30aに重ね合わされる。また、他方のRAM部30bは、MPU20の外周に沿って配置される。即ち、他方のRAM部30bは、MPU20に隣接配置され、積層方向Cに対して垂直な一端面(一側面)がMPU20の一側面と対向配置される。
複数の他方のRAM部30bが一方のRAM部30a上に配置されることで、複数の他方のRAM部30bによって囲まれる矩形の領域が形成される。他方のRAM部30bによって形成される矩形の領域は、MPU20の下面の面積以上の面積となるように形成される。即ち、他方のRAM部30bは、MPU20と重ね合わされる一方のRAM部30aの重ね幅L(第1インタポーザ10とMPU20との間に介在する一方のRAM部30aの一端部の入り込み長さ)以上にずれた状態で一方のRAM部30aに重ね合わされる。これにより、他方のRAM部30bは、一方のRAM部30a一端部とは逆側の他端縁から重ね幅L以上だけ突出して配置される。
以上の一対のRAM部30のそれぞれは、図2に示すように、メモリ部31と、インタフェースチップ32と、を備える。本実施形態において、一対のRAM部30のそれぞれは、第1インタポーザ10に対向する面(下面)とは逆の面(上面)側に後述するインタフェースチップ32が配置される。即ち、一方のRAM部30aの後述するインタフェースチップ32は、後述する接続部40を介してMPU20の回路面21に対向配置される。また、他方のRAM部30bの後述するインタフェースチップ32は、後述する接続部40に対向する面(下面)とは逆の面(上面)側に配置される。
メモリ部31は、平面視矩形の板状体に形成され、メモリ回路33aが積層されて形成される。具体的には、メモリ部31は、上面にメモリ回路33aを有する平面視矩形の板状体のダイ33bが積層方向Cに積層されて形成される。ダイ33bは内部に回路が形成されたSi基板であり、積層されたダイ33bのそれぞれは、隣接するダイ33bと電気的に接続される。積層されるダイ33bの間を接続する電源端子及びグラウンド端子は、例えば、バンプレスTSVにより形成され、信号線がTCI(ThruChip Interface)により形成される。
インタフェースチップ32は、平面視矩形の板状体に形成される。インタフェースチップ32は、メモリ部31の一端側(上面側)に積層される。具体的には、インタフェースチップ32は、積層方向Cにおいて最も上方に積層されたダイ33bのメモリ回路33a上に積層される。インタフェースチップ32の上面には、通信用の通信回路32aが形成される。インタフェースチップ32及びメモリ部31の間を接続する電源端子及びグラウンド端子は、例えば、バンプレスTSVにより形成され、信号線がTCIにより形成される。
接続部40は、MPU20と一対のRAM部30のそれぞれとを接続する通信インタフェースであり、例えば層状に形成される。接続部40は、MPU20と一対のRAM部30との間を通信可能に接続する。即ち、MPU20及び一対のRAM部30は、通信可能に接続される。接続部40は、一方のRAM部30aの面のうち、第1インタポーザ10に載置される面(下面)とは逆の面(上面)に配置される。即ち、接続部40は、一部分が一対のRAM部30に挟まれて配置され、他の一部分が一方のRAM部30a及びMPU20に挟まれて配置される。接続部40は、例えば、異方性導電膜(ACF)であり、電源端子及び信号線として機能する。
ヒートシンク部50は、図4に示すように、他方のRAM部30bとMPU20とに載置される。即ち、ヒートシンク部50は、他方のRAM部30bとMPU20とに跨って配置される。本実施形態において、ヒートシンク部50は、他方のRAM部30b及びMPU20の上面(第1インタポーザ10に対向する面とは逆の面)を覆うように配置される。ヒートシンク部50と他方のRAM部30bとMPU20との間に熱伝導率の高いペーストや接着剤、あるいはその他の板状の物質を挟んで構成しても良い。
次に、半導体モジュール1の動作について説明する。
まず、図5に示すように、第1インタポーザ10から、MPU20に電源W1が供給される。また、第1インタポーザ10から、一方のRAM部30aに電源W2が供給される。一方のRAM部30aに供給された電源W1は、接続部40を介して他方のRAM部30bにも供給される。また、MPU20は、第1インタポーザ10とグラウンド接続される(グラウンドG1)。一対のRAM部30は、第1インタポーザ10とグラウンド接続(グラウンドG2)される。なお、接続部40を介してインタフェースチップ32からMPU20に電源W4とグラウンドG4を供給しても良い。
一対のRAM部30にデータがストアされる場合、まず、第1インタポーザ10からMPU20にデータD1が送られる。MPU20は、データD1に基づいて演算した演算結果をストア信号(データD2)として、一対のRAM部30に送る。即ち、MPU20から送られたストア信号は、MPU20の回路面21及び接続部40を通り、一方のRAM部30aのインタフェースチップ32に送られる。
インタフェースチップ32は、ストア信号に含まれるアドレスに基づいて、ストア信号に含まれるデータをメモリ部31にストアする(データD3)。この際、インタフェースチップ32は、他方のRAM部30bについても制御する。即ち、インタフェースチップ32は、ストア信号に含まれるアドレスが他方のRAM部30bに含まれる場合、他方のRAM部30bの該当するアドレスにストア信号に含まれるデータをストアする。
一方、一対のRAM部30からデータがロードされる場合、まず、第1インタポーザ10からMPU20にロード信号が送られる(データD6)。即ち、MPU20から送られたロード信号は、MPU20の回路面21及び接続部40を通り、一方のRAM部30aのインタフェースチップ32に送られる。
インタフェースチップ32は、ロード信号に含まれるアドレスに基づいて、メモリ部31の該当するアドレスからデータをロードする(データD5)。この際、インタフェースチップ32は、他方のRAM部30bについても制御する。即ち、インタフェースチップ32は、ロード信号に含まれるアドレスが他方のRAM部30bに含まれる場合、他方のRAM部30bの該当するアドレスからデータをロードする。インタフェースチップ32は、ロードしたデータについて接続部40を介してMPU20に送る(データD4)。
以上のような第1実施形態に係る半導体モジュール1によれば、以下の効果を奏する。
(1)半導体モジュール1を、MPU20(論理チップ)と、それぞれが積層型RAMモジュールから構成される一対のRAM部30と、MPU20及び一対のRAM部30のそれぞれに電気的に接続される第1インタポーザ10と、MPU20と一対のRAM部30のそれぞれとの間を通信可能に接続する接続部40と、を含んで構成した。そして、一対のRAM部30の一方の一端部を、接続部40を介してMPU20の一端部と積層方向Cで重ねて配置し、一対のRAM部30の他方を、接続部40を介して一方のRAM部30aに重ね合わされるとともに、MPU20の外周のすくなくとも1辺に沿って配置した。これにより、MPU20と一対のRAM部30のそれぞれとを接続部40により直接的に接続可能であるので、MPU20と一対のRAM部30のそれぞれとの間の信号線を短くすることができる。よって、MPU20と一対のRAM部30との間のバンド幅を広くすることができる。また、RAM部30を積層型RAMモジュールで一対に構成することによりRAM部30の容量を容易に増加させることができる。さらに、積層型RAMモジュールを別々に製作でき、単体の積層型RAMモジュールでRAM部30を製作する場合に比べ歩留りを向上できる。
(2)一対のRAM部30のそれぞれを、メモリ回路33aが積層されたメモリ部31と、メモリ部31の一端側に積層されるインタフェースチップ32と、を含んで構成した。これにより、インタフェースチップ32を用いてメモリ部31を制御することができる。よって、メモリ部31を好適に制御できる。
(3)一対のRAM部30のそれぞれを、第1インタポーザ10に対向する面とは逆の面側にインタフェースチップ32を配置した。これにより、RAM部30の積層方向の向きを変更することなく配置することができるので、製作の容易性が向上する。
(4)半導体モジュール1を更に、他方のRAM部30bとMPU20とに載置されるヒートシンク部50を含んで構成した。これにより、RAM部30及びMPU20の双方から効率的な放熱をすることができる。
(5)一対のRAM部30のそれぞれを、平面視同じ形状及び大きさの積層型RAMモジュールを含んで構成した。これにより、一対のRAM部30のそれぞれに対応する積層型RAMモジュールを個別の規格で製作せずともよいので、製作コストを下げることができる。
(6)接続部40を介してインタフェースチップ32からMPU20に電源W4とグラウンドG4を供給した。これによりインタフェースチップ32とMPU20との間の信号線を駆動する駆動回路に共通の電源を供給することができ、電源ノイズの位相ずれによる誤動作を効果的に抑制することができる。
[第2実施形態]
次に、本発明の第2実施形態に係る半導体モジュール1Aについて、図6及び図7を参照して説明する。第2実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第2実施形態に係る半導体モジュール1Aは、図6に示すように、一対のRAM部30のそれぞれが、インタフェースチップ32を対向させて配置される点で第1実施形態と異なる。第2実施形態に係る半導体モジュール1Aは、図7に示すように、一方のRAM部30aのインタフェースチップ32と他方のRAM部30bのそれぞれのインタフェースチップ32が、それぞれのRAM部30のメモリ部31を管理する点で第1実施形態と異なる。
以上のような第2実施形態に係る半導体モジュール1Aによれば、以下の効果を奏する。
(7)一対のRAM部30のそれぞれを、インタフェースチップ32を対向させて配置した。これにより、一対のRAM部30のそれぞれを別々のインタフェースチップ32で制御することができる。
[第3実施形態]
次に、本発明の第3実施形態に係る半導体モジュール1Bについて、図8及び図9を参照して説明する。第3実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第3実施形態に係る半導体モジュール1Bは、図8に示すように、他方のRAM部30bが、メモリ部31のみで構成されている点で第1及び第2実施形態と異なる。第3実施形態に係る半導体モジュール1Bでは、図9に示すように、第1実施形態と同様に、一方のRAM部30aのインタフェースチップ32が一対のRAM部30の双方を管理する。
以上のような第3実施形態に係る半導体モジュール1Bによれば、以下の効果を奏する。
(8)他方のRAM部30bを、メモリ部31のみで構成した。これにより、半導体モジュール1Bの歩留まりを向上できるとともに、製作コストを低減できる。
[第4実施形態]
次に、本発明の第4実施形態に係る半導体モジュール1Cについて、図10〜図13を参照して説明する。第4実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第4実施形態に係る半導体モジュール1Cは、図10〜図12に示すように、第2インタポーザ60と、第3インタポーザ又はパッケージ基板80と、ボンディングワイヤ70と、を備える点で第2実施形態と異なる。
第2インタポーザ60は、平面視矩形に形成される。第2インタポーザ60は、例えば、他方のRAM部30b上に載置され、他方のRAM部30bとマイクロバンプM3を用いて電気的に接続される。本実施形態において、第2インタポーザ60は、平面視において、他方のRAM部30bと概略同じ形状及び同じ大きさで形成される。
第3インタポーザ又はパッケージ基板80は、第1インタポーザ10を載置する。第3インタポーザ又はパッケージ基板80は、第1インタポーザ10とマイクロバンプM1を用いて電気的に接続される。
ボンディングワイヤ70は、他方のRAM部30bに電源W3とグラウンドG3を供給するために配置される。ボンディングワイヤ70の一端は、ボンディングパッド等を用いて第3インタポーザ又はパッケージ基板80に接続され、他端がボンディングパッド等を用いて第2インタポーザ60に接続される。
次に、半導体モジュール1Cの動作を説明する。
図13に示すように、第2インタポーザ60には、ボンディングワイヤ70を介して第3インタポーザ又はパッケージ基板80から電源W3が供給される。他方のRAM部30bには、第2インタポーザ60から電源W3が供給される。他方のRAM部30bは、第2インタポーザ60とグラウンド接続(グラウンドG3)される。
以上のような第4実施形態に係る半導体モジュール1Cによれば、以下の効果を奏する。
(9)半導体モジュール1Cを更に、他方のRAM部30bに載置される第2インタポーザ60と、第1インタポーザ10を載置する第3インタポーザ又はパッケージ基板80と、第2インタポーザ60及び第3インタポーザ又はパッケージ基板80を電気的に接続するボンディングワイヤ70と、を含んで構成した。これにより、一対のRAM部30のそれぞれに別々に電力を供給できるので、電力をRAM部30に安定供給できる。
[第5実施形態]
次に、本発明の第5実施形態に係る半導体モジュール1Dについて、図14を参照して説明する。第5実施形態の説明にあたって、同一構成については同一符号を付し、その説明を省略もしくは簡略化する。
第5実施形態に係る半導体モジュール1Dは、図14に示すように、ボンディングワイヤ70に代えて、導電性の柱状部90を備える点で第5実施形態と異なる。
柱状部90は、例えば、Cuピラーであり、他方のRAM部30bに電源W5とグラウンドG5を供給するために配置される。柱状部90の一端は、第1インタポーザ10の上面に接続され、他端が第2インタポーザ60の下面に接続される。柱状部90は、第2インタポーザ60の下面の4辺のうち、MPU20から最も離れた位置の辺に沿って複数本配置される。換言すると、柱状部90は、第2インタポーザ60の下面のMPU20の外周に沿って配置される2辺のうち、より遠い側の辺に沿って複数本配置される。本実施形態において、柱状部90は、一対のRAM部30(第2インタポーザ60)毎に6本配置される。
次に、半導体モジュール1Dの動作を説明する。
図14に示すように、第2インタポーザ60には、柱状部90を介して第1インタポーザ10から電源W5が供給される。また、第2インタポーザ60は、第1インタポーザ10とグラウンド接続(グラウンドG5)される。
以上のような第5実施形態に係る半導体モジュール1Dによれば、以下の効果を奏する。
(10)半導体モジュール1Dを更に、他方のRAM部30bに載置される第2インタポーザ60と、第1インタポーザ10及び第2インタポーザ60を電気的に接続する柱状部90と、を含んで構成した。これにより、一対のRAM部30のそれぞれに別々に電力を供給できるので、電力をRAM部30に安定供給できる。また、柱状部90の他端が他方のRAM部30bに対向する第2インタポーザ60の下面に接続されるので、第2インタポーザ60の下面側に、柱状部90の接続位置と、他方のRAM部30bの接続位置との両者を配置できる。これにより、第2インタポーザ60を貫通させることなく、柱状部90から他方のRAM部30bに電源(電源W3,W5)及びグラウンド(グラウンドG3,G5)を供給できるので、半導体モジュール1Dの製作コストを低下させることができる。
[第6実施形態]
次に、本発明の第6実施形態に係る半導体モジュールについて説明する。第6実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第5実施形態に係る半導体モジュールは、ヒートシンク部50がスペーサ部(図示せず)を備える点で第1〜第5実施形態と異なる。
スペーサ部は、MPU20の上面と、他方のRAM部30bとの上面との間に段差がある場合に、段差を埋める厚さで形成される。スペーサ部は、少なくとも他方のRAM部30b及びMPU20のいずれか一方に隣接する。スペーサ部は、他方のRAM部30b又はMPU20の上面と接触可能なように対向面を平面で形成される。
以上のような第6実施形態に係る半導体モジュールによれば、以下の効果を奏する。
(11)ヒートシンク部を、少なくとも他方のRAM部30b及びMPU20のいずれか一方に隣接するスペーサ部を含んで構成した。これにより、RAM部及びMPU20の間が面一でない場合であっても、ヒートシンク部を設置することができる。
以上、本発明の半導体モジュールの好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記実施形態において、積層されるダイ33bの間を接続する電源端子及びグラウンド端子を、バンプレスTSVとし、信号線をTCIとした。また、インタフェースチップ32及びメモリ部31の間を接続する電源端子及びグラウンド端子の組み合わせを、バンプレスTSVとし、信号線をTCIとしたが、これに限定されない。例えば、以下の表1に示す組み合わせにすることができる。
Figure 2021044049
なお、TCIとは、ThruChip Interfaceの略称である。
また、上記実施形態において、接続部40をACFとしたが、これに限定されない。例えば、接続部40を以下の表2のように構成できる。
Figure 2021044049
また、上記第4実施形態において、ヒートシンク部50は、ボンディングワイヤ70と第2インタポーザ60との接続部分に重ならない大きさで形成されても良い。他の変形例として、ヒートシンク部50は、第2インタポーザ60からのボンディングワイヤ70の高さよりも大きい高さであり、ボンディングワイヤ70と第2インタポーザ60との接続部分に重ならない大きさのスペーサ部を備えていても良い。
また、上記実施系形態において、第1インタポーザ10からMPU20及び一対のRAM部30に電源W1,W2を供給するとしたが、これに限定されない。例えば、図5に示すように、MPU20から電源W4及びグラウンドG4が供給されてもよく、逆に、一対のRAM部30から電源W4及びグラウンドG4が供給されても良い。
また、演算装置はMPUに限定されず、広く論理チップ全般に適用されても良く、メモリはDRAMに限定されず、広く不揮発性RAM(例えばMRAM、ReRAM、FeRAM等)を含むRAM(Random Access Memory)全般に適用されても良い。
1,1A,1B,1C,1D 半導体モジュール
10 第1インタポーザ
20 MPU
30 一対のRAM部
30a 一方のRAM部
30b 他方のRAM部
31 メモリ部
32 インタフェースチップ
40 接続部
50 ヒートシンク部
60 第2インタポーザ
70 ボンディングワイヤ
80 第3インタポーザ又はパッケージ基板

Claims (10)

  1. 論理チップと、
    それぞれが積層型RAMモジュールから構成される一対のRAM部と、
    前記論理チップ及び一対の前記RAM部のそれぞれに電気的に接続される第1インタポーザと、
    前記論理チップと一対の前記RAM部のそれぞれとの間を通信可能に接続する接続部と、
    を備え、
    一方の前記RAM部は、前記第1インタポーザに載置されるとともに、一端部が前記接続部を介して前記論理チップの一端部と積層方向で重なって配置され、
    他方の前記RAM部は、前記接続部を介して一方の前記RAM部に重ね合わされるとともに、前記論理チップの外周の少なくとも1辺に沿って配置されることを特徴とする半導体モジュール。
  2. 一対の前記RAM部のそれぞれは、
    メモリ回路が積層されたメモリ部と、
    前記メモリ部の一端側に積層されるインタフェースチップと、
    を備える請求項1に記載の半導体モジュール。
  3. 一対の前記RAM部のそれぞれは、前記インタフェースチップを対向させて配置される請求項2に記載の半導体モジュール。
  4. 一対の前記RAM部のそれぞれは、前記第1インタポーザに対向する面とは逆の面側に前記インタフェースチップが配置される請求項2に記載の半導体モジュール。
  5. 前記他方のRAM部は、前記メモリ部のみで構成される請求項2に記載の半導体モジュール。
  6. 前記他方のRAM部に載置される第2インタポーザと、
    前記第1インタポーザを載置する第3インタポーザ又はパッケージ基板と、
    前記第2インタポーザ及び、前記第3インタポーザ又はパッケージ基板を電気的に接続するボンディングワイヤと、
    を更に備える請求項1〜5のいずれかに記載の半導体モジュール。
  7. 前記他方のRAM部に載置される第2インタポーザと、
    前記第1インタポーザ及び前記第2インタポーザを電気的に接続する柱状部と、
    を更に備える請求項1〜5のいずれかに記載の半導体モジュール。
  8. 前記他方のRAM部と前記論理チップとに載置されるヒートシンク部を更に備える請求項1〜7のいずれかに記載の半導体モジュール。
  9. 前記ヒートシンク部は、少なくとも前記他方のRAM部及び前記論理チップのいずれか一方に隣接するスペーサ部を備える請求項8に記載の半導体モジュール。
  10. 一対の前記RAM部のそれぞれは、平面視同じ形状及び大きさの積層型RAMモジュールを含む請求項1〜9のいずれかに記載の半導体モジュール。
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