JPH09507000A

JPH09507000A - フレックスセルゲートアレイ

Info

Publication number: JPH09507000A
Application number: JP7501938A
Authority: JP
Inventors: ブリッジウォーター，ウォルター，エフ
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1993-06-07
Filing date: 1994-06-03
Publication date: 1997-07-08
Also published as: WO1994029902A1; KR960702947A; EP0702849A1

Abstract

(57)【要約】新規なゲートアレイが単純な、しかし巧妙な構造的特徴を取り入れている。プログラム可能な多結晶シリコンの層が、ロジック及びＲＡＭ密度を向上させるために用いられる。多結晶シリコンのプコグラム可能な層は、専用の配線チャンネル内で電気的相互接続を用いることを必要とせずに、特定のロジックセル内に電気的接続をもたらすことができる。このことはゲートアレイの密度を増大させることを可能にする。プログラム可能な多結晶シリコンを提供することにより、多結晶シリコンのコンタクト接続は必要な個所にのみ配置され、全ての潜在的なコンタクト接続のために隣接する多結晶シリコンラインの間に間隔を残しておく必要性が回避される。

Description

【発明の詳細な説明】フレックスセルゲートアレイ発明の背景本発明は集積回路に関し、より特定的にはゲートアレイアーキテクチャであって、電子ゲートのアレイが基本アレイで製造されており、次いで特定の機能をもたらすため個別化層（personalization layer）を用いてプログラムされるものに関する。例えば米国特許第4,884,118号に記載されているような、従来技術による大量ゲート（sea-of-gate）アーキテクチャにおいては、トランジスタを接続してより複雑なロジックゲートを形成するために、一つの金属化相互接続層が用いられている。これらの接続を可能にするためには、可能な接続の各々を行う可能性をもたらすために、各々のトランジスタの間に金属コンタクト部位が必要である。このことは結果的に、かなりの量の集積回路の表面積が、相互接続目的で金属コンタクトを形成する可能性だけのために専有されるということになる。このような従来技術の大量ゲートアーキテクチャは、100,000ゲートのオーダの密度を達成するために、第３の金属層に依拠しなければならず、その結果製造プロセスはより複雑で、従って費用のかかるものとなる。典型的な従来技術のゲートアレイにおいては、基本アレイがレイアウトされた場合にボンディングパッドが固定され、従ってデバイスを異なるタイプの、異なるリードフレームレイアウトを有するパッケージに配置することが望まれる場合には、基本アレイを再設計することが必要となる。代替的には、入力／出力（Ｉ／Ｏ）セルがアレイ内に固定され、ボンディングパッドは所望に応じて配置され、ボンディングパッドとそれらに関連するＩ／Ｏセルの間で適当な金属化相互接続が行われる。米国特許第4,893,170号は、複数の相互接続層が用いられている集積回路を記載している。少なくとも一つの相互接続層が集積回路の表面に沿って垂直方向に走り、残りの相互接続層は集積回路デバイスの表面上で水平方向に走る。一般には、密集に伴う潜在的な問題点の故に、交番するレベルの電気的相互接続層が相互に垂直に走る。この170号特許は、垂直方向相互接続の第１及び第２の層と、水平方向相互接続の第１及び第２の層の何れかを用いて、ゲートアレイ内に含まれる各種のロジックセルの入力端子と出力端子のそれぞれに接続することを記載している。この170号特許においては、一つの多結晶シリコン層が、ゲートアレイのロジックセル内のＭＯＳトランジスタのゲート電極を形成するために用いられ、そしてまたロジックセルと、専用の配線チャンネルに配置された電気的相互接続金属層との間に電気的相互接続をもたらすために役立てられる。米国特許第4,602,270号は、ゲートアレイであって、下側に横たわるシリコンと多結晶シリコン層との間、或いは多結晶シリコン層と第１の相互接続金属化層との間のコンタクトのための位置が予め規定されているが、予め規定された位置におけるコンタクトの実際の使用は特定のゲートアレイにより実行される電気的な機能に依存しているものを記載している。米国特許第4,811,073号は、ゲートアレイであって、Ｉ／Ｏセルにより規定された領域内に、ゲートアレイのコアを取り囲む１又はより多くの電源バスを含むものを記載している。アレイのコア内に含まれる電力ラインは電源バスリングに接続され、またＩ／Ｏセルへの電源接続も同様である。このようにして、Ｉ／Ｏセルのピッチとゲートアレイのコア内のセルのピッチとは同一である必要はない。米国特許第4,809,029号は、ゲートアレイであって、複数のＩ／Ｏセル領域を含み、その各々が関連する汎用セルアレイ領域を有するものを記載している。このＩ／Ｏ汎用セルアレイは、例えば試験目的のために、所与のＩ／Ｏ回路について特に有用なロジックを製造するために用いることができる。発明の概要本発明の教示によれば、新規なゲートアレイは単純な、しかし従来技術の大量ゲートアレイを含む従来技術のゲートアレイに対する巧妙な構造的改良を取り入れている。多結晶シリコンのプログラム可能な層が用いられて、同様な数の金属化層を用いている従来技術のゲートアレイに比してロジック及びＲＡＭ密度が改良され、かくして垂直方向又は水平方向に配列された金属化層の何れかが、ゲートアレイセルの入力及び／又は出力端子に電気的接触を行うために用いられる。多結晶シリコンのプログラム可能な層は、専用の配線チャンネル内の電気的相互接続を用いることを必要とせずに、特定のロジックセル内に電気的接続をもたらすことができる。このことは、ゲートアレイの密度を高めることを可能にする。一例として、本発明の教示によれば、ゲートアレイは２つの金属化層を用いて製造され、これは時には３つの金属化層を用いている従来技術のゲートアレイを用いて達成されうることもある密度に匹敵する密度を有する。同様に、本発明の教示は３つの金属化層を用いているゲートアレイをもたらすものであり、これは４つの金属化層を必要とする従来技術のゲートアレイに匹敵する密度を有する。本発明の教示に従ってゲートアレイを構築することはまた、ゲートアレイアーキテクチャにおいて獲得することのできる最高のＲＡＭ密度をもたらす。プログラム可能な多結晶シリコンを備えることにより、多結晶シリコンのコンタクト接続は必要な個所にだけ配置され、潜在的なコンタクト接続の全てについて、隣接する多結晶シリコンラインの間に空間を残す必要性は回避される。このことは結局、セルの大きさのほぼ２：１程度の減少につながる。本発明の教示によれば、ゲートアレイ内のトランジスタは、プログラム可能な多結晶シリコン層の使用の結果として、従来技術において教示されたものよりも、より密に充填される。従来技術の大量ゲートアレイにおいて必要であったコンタクト部位に必要な専用空間は要求されない。このことは、所与のプロセス配置及び所与の数の金属化層について、より多くのロジックとより高いゲート密度を可能にする。本発明の１つの実施例においては、テープ自動化ボンディング（ＴＡＢ）、金又はアルミニウムボンディングのために仕立てられた、マスクプログラム可能なパッドピッチ（ボンディングパッド間の間隔）に対処するゲートアレイが製造される。図面の簡単な説明図１ａは、従来技術の５入力ＮＡＮＤゲートの概略図であり、図１ｂは従来技術の大量ゲート技法を用いた図１ａの回路のレイアウトであり、図１ｃは本発明の１実施例に従う図１ａの回路のレイアウトを示す平面図であり、図２は本発明の教示に従って構成されたゲートアレイ構造の一部の平面図であり、図３ａは従来技術の大量ゲート技法を用いてレイアウトされたＲＡＭセルを示す平面図であり、図３ｂは本発明の教示に従って構成されたＲＡＭセルの１実施例のレイアウトを示す平面図であり、図４は本発明の教示に従って構成されたゲートアレイの一部の平面図であり、図５は本発明の教示に従って構成されたゲートアレイの一部の平面図であり、図６は本発明の教示に従うＩ／Ｏ構造のある特徴を示す平面図であり、そして図７は本発明の１実施例のＩ／Ｏ構造のある特徴及びその他の特徴を示す平面図である。詳細な説明本発明の教示によれば、複数対の拡散ストリップを含み、各々の対がＮ及びＰ拡散ストリップを含むゲートアレイが教示される。Ｎ及びＰ拡散ストリップは、相互拡散トラックによって横方向に分離されている。相互拡散トラックとは反対側において、各々の拡散ストリップに隣接して専用配線チャンネルが備えられる。一対の拡散ストリップと関連する相互拡散トラック部分の中には１又はより多くのセルが形成され、各セルは所望の電気的機能を営む。セルは、この電気的機能を実行するために必要な数のトランジスタを形成するのに必要とされる多結晶シリコンゲート電極の数を決定することによって形成される。これらの多結晶シリコンゲート電極は次いで、最小限の間隔をもって配置され、コンタクトが特に必要であることが判っている場所においてだけ、コンタクトのために十分な空間が残される。所望ならば、各々のセルは各端部において、電源に接続される拡散領域の部分において終端され、こうした拡散分離領域は所望ならば２つの隣接するセルによって共有される。次いで拡散ストリップが、部分マスクとして多結晶シリコンを用いて形成され、セルフアラインされたソース／ドレイン領域がもたらされる。このようにして、セルは個別化プロセスの一部として形成され、各々のセルは拡散ストリップの長さのうち最小限度の量のみを消費する。従来技術のゲートアレイとは異なり、専用トランジスタは個別化に先立って形成されない。ＲＡＭセルは同様な仕方で形成されるが、しかしＲＡＭ内の分離拡散領域において終端される必要はなく、従ってワードライン及び／又はビットラインは都合よく形成される。本発明の教示に従って構成されるゲートアレイは、特にゲートの使用率に関して、従来技術の大量ゲートアーキテクチャを含む従来技術のゲートアレイアーキテクチャに対して顕著な利点をもたらす。従来技術の大量ゲートアーキテクチャは典型的には、40％のオーダのゲート使用率を達成する。対照的に、本発明の教示に従って構成されたゲートアレイは、エンドユーザが所望とする特定の回路設計に応じて、ほぼ50％から80％の間のゲート使用率を達成する。ゲート使用率を向上させるために、本発明の教示によれば、多結晶シリコンの層が、従来技術において知られているようにゲート電極を形成し或いはゲートアレイセルと配線チャンネル間に電気的接続をもたらすという目的のためだけではなく、トランジスタを形成することができない専用配線チャンネルの使用を必要とすることなしに、ゲートアレイセル内に所定量の配線をもたらすためにも使用される。本発明の１実施例は、全体で250ｋのゲートを含む。このアレイは例えば、58 ｋのロジックと別に59ｋビットのＲＡＭの設計に対処することができる。このことは、164ｋの使用可能ゲートに等しい。本発明の１実施例においては、ゲートアレイは0.8マイクロメートルＬ有効（L-effective）（１マイクロメートルで描かれた）ＣＭＯＳプロセスを用いて製造される。本発明の別の実施例においては、デバイスは、ゲートアレイ及びスタンダードセルライブラリから製造されるスタンダードセルに共通のセルライブラリを用いて製造される。このライブラリには、多量のコアマクロ（即ち比較的複雑な電気的機能を営む大きなセル）、小規模集積回路（ＳＳＩ）及び中規模集積回路（ＭＳＩ）機能、種々の異なるＩ／Ｏセルが含まれ、モジュールで生成される高密度ＲＯＭ及びＲＡＭと集積されることができる。ゲートアレイを製造する場合に必要とされるプログラミングの少なくとも一部を達成するために多結晶シリコン層を用いることは、多結晶シリコンゲート電極の間に電気的コンタクトのための空間を、それらが必要でない場合に残しておく必要性を克服する。かくして本発明の教示によれば、ゲートアレイを形成するトランジスタは、従来技術のゲートアレイと比較して、より密に充填される。例えば、図１ａは典型的な従来技術の５入力ＮＡＮＤゲートの概略図である。図１ａにおいて矢印で示されている多数のトランジスタのソース／ドレイン領域の間の相互接続は、金属化相互接続層に対する接続を必要としない。この事実は、図１ａの回路の典型的な従来技術のレイアウト（図１ｂに示す）上では忘れられている。図１ｂに示すレイアウトは、可能性のある全てのコンタクトのための空間を含んでおり、かくしてかなりの量の面積を浪費している。対照的に、本発明の教示に従って作られた図１ｃに示されたレイアウトは、コンタクトが必要でない領域10及び11に最小限の空間を有するゲート電極として役立つ、プログラム可能な多結晶シリコンストリップ９を提供する。コンタクト13が必要とされる領域には、より大きな間隔12が用いられている。図１ｂの従来技術のレイアウトと図１ｃの本発明の教示によるレイアウトの比較から看取されるように、本発明の教示に従って実施された場合は、所与の幾何学的配置について、従来技術の大量ゲートアレイにおいて実現されるのと同じゲートの、約３分の１の面積に含まれる。図２は、本発明の教示に従うゲートアレイのコアの一部から構成した電子回路の一例の合成図である。ゲートアレイ回路100は、Ｐ＋拡散ストリップ101と、Ｎ＋拡散ストリップ102を含む。複数の多結晶シリコンゲート電極105が、Ｐ＋拡散ストリップ101とＮ＋拡散ストリップ102内に、複数のトランジスタがそこに形成されるように形成されている。技術的に良く知られているようにして、多結晶シリコンゲート電極は、拡散ストリップ101及び102の形成に先立って製造され、それによって領域106及び107のようなソース／ドレイン領域がもたらされるが、これらは関連する多結晶シリコンゲート電極に対してセルフアラインされている。所望ならば、Ｎチャネル及びＰチャネルトランジスタの速度に合致するように、Ｐ＋拡散ストリップ101はＮ＋拡散ストリップ102よりも幅広くされる。Ｐ＋拡散コンタクト103とＮ＋拡散コンタクト104は、拡散ストリップ101と102 の所望の部分の間に電気的相互接続をもたらすように用いられる。図２の実施例においては、Ｎ＋拡散コンタクト103は、アルミニウム又はその合金の如き第１の金属化層110を通じて拡散ストリップ101の所望の部分を電源ＶＤＤに電気的に接続する役割を果たす。代替的な実施例においては、金属化層110はタングステン又はその合金で形成され、これはより優れた平坦性をもたらして、スタックバイア（via）をコンタクト上に配置することを可能にする。同様に、Ｎ＋拡散ストリップ102の所望の部分を第１の金属化層111を通じて電源ＶＳＳに接続するために、Ｎ＋拡散コンタクト104が用いてられている。重要なことは、本発明の教示によれば、ゲートアレイ回路100の種々の部分が、それ自体がセル領域を残すことを必要としないプログラム可能な多結晶シリコン相互接続を使用することによって、電気的に相互接続されていることである。しかして例えば、多結晶シリコンの相互接続108は、Ｎ＋拡散ストリップ102内において２つの隣接する多結晶シリコンゲート電極を電気的に接続するように役立つ。同様に、例えば、多結晶シリコン相互接続109は、Ｎ＋拡散ストリップ102内の２つの多結晶ゲート電極を、Ｐ＋拡散ストリップ101内の２つの多結晶シリコンゲート電極と電気的に接続するのに役立つ。多結晶シリコンをゲートアレイ内のプログラム可能な相互接続として用いる従来技術とは対照的に、本発明の教示によれば、多結晶シリコンは、従来技術では次いで多結晶シリコンを金属化相互接続層に相互接続するために使用される専用配線チャンネル120内に配置されるために、セル領域それ自体から出る必要はない。かくして本発明の教示によれば、多結晶シリコン相互接続はセル領域それ自体の内部で使用され、それによってセル全体にわたる金属化相互接続の必要性を低減させ、かくしてその領域をセル間配線に使用することを可能にする。セル内部でセルトランジスタの相互接続のために多結晶シリコンを用いることにより、金属層１（metal１）及び金属層２（metal２）の配線資源の使用率は従来技術に比して大きく低減される。このことは、セル全体にわたるセル間接続配線をより低い混雑率で行うことを可能とし、かくして金属層１の配線資源を、ゲート及びフリップフロップの如きより大きなロジック素子を接続するために自由なものとする。金属層１の配線はセル全体にわたってほぼ水平方向に走り（即ち位置118-1から118-5において）、金属層２の配線はこれらを横切ってほぼ垂直方向に走る（即ち位置119-1から119-5において）。金属層１がトランジスタ及びゲートの間の全ての接続を行うために使用されたとすれば（従来技術におけるように）、セル全体にわたるより長い配線のために利用可能な金属層１の相互接続資源はより少なくなる。やはり図２の実施例に示されているものは、基板／ウェルコンタクト112及び1 13であり、これらはそれぞれ、ＶＤＤバス110がＮウェル基板に、ＶＳＳバス111 がＰ基板に接続されることを可能にする。図２に示されているように、所望の場合には電源バス110及び111の下側の多結晶シリコン相互接続のための空間をもたらすために選択的に除去することはできるものの、複数の基板／ウェルコンタクト112及び113を備えることが可能であり、かくして専用の配線チャンネル120を必要としたりセル内でさらに配線資源を消費したりするのではなく、セルそれ自体の内部で配線を行う能力がさらに増大される。例えば図２に示されているように、所望の場合には、Ｐ＋拡散ストリップ101内で２つの多結晶シリコンゲートを相互接続するために、多結晶シリコン相互接続121を使用することができる。多結晶シリコン相互接続121は第１の金属化層ＶＤＤバス110の下側に横たわり、これは十分な電流容量を有するために比較的幅広く製造されている。多結晶シリコンが電源バスの下側の領域において配線される場合には、多結晶シリコン相互接続121と拡散コンタクト112との間に適切な間隔を確保するために、幾つかの潜在的な拡散コンタクト112は単に形成されず、それによって多結晶シリコン相互接続121とコンタクト112との間の距離が不適切となることが防止される。多数の潜在的なコンタクト112及び113を提供することが可能であることから、金属化電源バス110及び111の下側に多結晶シリコン相互接続を配置することを可能にするため比較的少数のコンタクト112及び113を除去しても、下側にあるウエル及び基板領域に対する適切な電気的接触に関して問題は生じない。バス110及び111のような十分に幅広い金属化トレースを備えることには幾つかの利点がある。下側の多結晶シリコンに配線するために十分に幅広いことに加えて、これはその長さ方向に沿う何れの位置においても第２の（又はより高位の）レベルの金属化層から接触を受けることを可能にするだけ十分に大きく、また第１の金属化層の下側に自由領域を必要としない。このことは特に、第１の金属化レベルとしてタングステンを用いることにより平坦性の向上が得られる場合について当てはまる。比較的幅広の電源バス110及び111を配線することの別の利点は、電力が幾何学的形状よりも小さなファクターでスケーリングされるという点において、これらが極めてスケーリング性に富むということである。従って、十分な電流容量を与えることにより、電源バスは幾何学的にスケーリングすることができ、しかも依然として十分な電流容量を有することになる。図２の実施例にはまた、第１の金属化層から製造された電気的相互接続114が示されている。金属化相互接続114は、Ｎ＋拡散ストリップ102内にあるソース／ドレイン領域107を、拡散コンタクト115に対する第１の金属化層を通じてＰ＋拡散ストリップ101内にある同様のソース／ドレイン領域と電気的に接続するために役立つ。第１の金属化相互接続層114はまた、第２の金属化層（図示せず）が第１の金属化層114に対して電気的に接続される場合に備えて、金属化バイア117に接続されるものとして示されている。かくして本発明の教示によれば、セルに対する入力及び出力は、第１又は第２の金属化層の何れに備えることもできる。複数の潜在的な第１の金属化層配線経路118-1から118-5は、Ｐ＋拡散ストリップ101の上側においてセル100内部に横たわる。番号を付していない潜在的な第１の金属化層配線チャンネルの同様な組が、Ｎ＋拡散ストリップ102の上に横たわって存在する。これらの潜在的な配線チャンネルは水平方向に走るが、第１の金属化層は水平又は垂直の何れの方向で製造することもできる。第１の金属化相互接続層が拡散ストリップ101及び102の上側で水平方向に走るように試みることによって、配線密度は向上される。図２の実施例によって、単に専用配線チャンネル120に入るようにするのではなしに、セル内での配線に多結晶シリコン相互接続を用いることによって、専用配線チャンネル120内部での配線資源の消費が最小限となることが示される。同様に、本発明により教示されるようにして、セル領域内部で多結晶シリコン相互接続を用いることを可能にすることによって、第１の金属化層配線資源の消費も最小限となる。利用可能な第１の金属化層配線経路118-1から118-4（第１の金属化層配線経路118-5は第１の金属化層相互接続123及び124によって用いられている）は、例えばより大きなゲートアレイ内で他のセルと相互接続するために恐らく有用な、他の第１の金属化層相互接続のために利用可能である。このことは、専用配線チャンネル120の資源を利用する必要性をさらに低減させる。プログラム可能な多結晶シリコンを備えることによって、相互拡散トラック14 7は多結晶シリコン領域に接触を行うために使用することができる。一例として、図２の実施例には、多結晶シリコンコンタクト116に対する第１の金属化層が示されている。第１の金属化層よりも高位の幾つものレベルの金属化層に対する接続を行うために、同様の多結晶シリコンコンタクトを用いることができる。また、拡散領域101及び102上で多結晶シリコンに接触を行うことも可能であるが、このことは静電容量を増大するという欠点がある。本発明の別の特徴は、やはり図２の平面図に示されている。この図２は、図２に示されたセル100を越えて延在する長い拡散ストリップ101及び102内のセルのレイアウトを示している。セル100は何れかの端部において、電源に接続を行う分離拡散領域で終端している。例えば、分離拡散領域106はコンタクト104を介して電源バス111に接続されている。このことは、拡散ストリップ101及び102がセル100を越えて延在するに際して、セル100とセル100の何れかの側に形成される隣接セルとの間での電気的な分離をもたらすように役立つ。本発明の教示によれば、隣接するセルが終端するに際して、例えば分離拡散領域106を共有することを可能にすることによって、密度の増大を得ることができる。本発明の別の固有の特徴は、小さな配線チャンネル（配線チャンネル120の如き）を用いて、配線性能を大きく向上させることである。一例として、多結晶シリコンスタブ148がセル内から、電源バス金属化層110の下側を通って配線チャンネル120に延びている。そこにおいてそれは、バイアコンタクト149を介して第１のレベルの金属化相互接続150に接続されている。図２に示されているように、基板コンタクト112は多結晶シリコンスタブ148の下側には形成されていない。多結晶シリコンは金属よりも高いインピーダンスを有し、従ってスタブ配線は例えば約50マイクロメートル未満に制限される。このことは多結晶シリコンのＲＣ時定数に伴う遅延を最小限のものとする。本発明の利点をゲートの使用率の観点から定量化するために、配線資源について最悪の条件のベンチマーク設計を用いた。この設計は、大量の（60,000ゲート）低レベルロジック、例えばＮＡＮＤ及びＮＯＲゲートの如きと、幅広いバスを含んでいる。従来技術による２金属層（2-layer metal）の大量ゲートアレイと、従来技術による３金属層（3-layer metal）の大量ゲートアレイと、本発明の教示により構成された２金属層のアレイについて、使用可能な配線資源の比較を行った。比較に際して、配線手法、設計規則その他といった他の全ての条件は同じであった。従来技術の２金属層大量ゲートアレイを用いた設計を実行すると、片側576ミルの集積回路ダイが必要であった。第３の金属層によって付加的な配線資源がもたらされる従来技術の３金属層大量ゲートアレイを用いた設計を用いると、必要とされる集積回路ダイの寸法は片側487ミルに減少した。対照的に、本発明の教示により構成された２金属層のゲートアレイを用いると、片側わずか457ミルの集積回路ダイが必要なだけであった。このことは、プロセスの複雑さを増大させることなしに、従来技術の２金属層大量ケートデバイスと比較して、集積回路ダイの面積における37％の改良となる。このことはまた、従来技術の３金属層大量ゲートデバイスと比較して集積回路ダイ寸法の12％の向上となるが、これはまた使用する金属化層が１つ少なくプロセスが遥かに単純であるという、比較的重要な利点をも含むものである。単一のチップ上における密度設計をますます向上させるというニーズに応えるために、１実施例ではまたオンチップＲＡＭが提供される。従来技術の大量ゲートアーキテクチャと比較して、ＲＡＭ密度のほぼ２：１の向上が得られる。このことは、従来技術の大量ケート技法を使用している図３ａのＲＡＭセルのレイアウトを、本発明の教示に従って構成されたＲＡＭセルのレイアウトを示す図３ｂの実施例と比較することによって、容易に理解することができる。所定寸法の小さくまとめられた（handpacked）ＲＡＭブロックを有する、いわゆる構造化アレイとは異なり、本発明によれば、ＲＡＭはロジックを取り囲んでいるのと同じ基本セルで実現され、集積回路内におけるＲＡＭの幅、深さ、ＲＡＭの数、及びそれらの位置に関して完全な融通性を得ることが可能となる。このことはまた、ロジックの充填密度を改良し、また所与の物理的寸法のゲートアレイ内において可能となるＲＡＭの量を増大させる。密度に加えて、ゲートアレイにおいてＲＡＭに課せられる他の条件は、速度挙動である。ＲＡＭメモリのワードラインに接続された拡散領域の静電容量は、挙動に影響を与える。上述したように、本発明の教示によれば、多結晶シリコンはプログラムされ、かくして拡散領域の寸法は最小限とすることができる。図３ｂに示されているように、多結晶シリコンはコンタクト（コンタクト307の如き）を密に取り囲むようにパターニングすることができ、それによって拡散領域の静電容量を最小限のものとする。このことは結果的にワードライン上の静電容量における減少となり、かくしてＲＡＭの速度は向上される。これは、多数の潜在的なコンタクトに対処するのに十分なだけ大きい固定された拡散領域を有する従来技術の大量ゲートアレイにおいて提供されるＲＡＭと比較して、かなりの挙動的利点をもたらす。本発明の教示によれば、製造プロセスは従来技術の製造プロセスと比較してかなり単純である。表１は、ナショナル・セミコンダクター社の２重金属層プロセスと、典型的な従来技術の２重金属層プロセスと、典型的な従来技術の３金属層プロセスと、典型的な従来技術のスタンダードセルデバイスと、本発明との間における、プロセスの比較を示している。「Ｘ」は、デバイスの個別化に関する第１のプロセスステップに続いて実行されなければならないプロセスステップの数を示し、アスタリスクはそれ自体は個別化ステップでないプロセスステップを示す。本発明の１実施例によれば、プリント回路板上での挙動を劣ったものとする大きな原因を解消する、新規なＩ／Ｏ設計が用いられる。殆どの従来技術のゲートアレイのＩ／ＯはＴＴＬコンパチブルである。ＴＴＬは、それがソースするよりも多くの電流をシンクし、このことはプリント回路板配線上におけるインピーダンス不整合につながる可能性がある。対照的に、本発明の１つの実施例は出力バッファを含み、これらは特定のインピーダンスで終端しているプリント回路板のトレースを駆動して、良好な伝送ライン駆動特性をもたらすように最適化されている。本発明の１つの実施例によれば、Ｉ／Ｏバッファは、同じ量の電流をソースしシンクするように設計され、製造されている。このことは、システムにおいて使用するためにプリント回路板上にゲートアレイが設けられた場合に、改良された波形特性を与える。従来技術のゲートアレイの場合と同様に、Ｉ／Ｏピンは、入力／出力、双方向、電力及び接地としてプログラムすることができる。加えて、本発明の１つの実施例においては、通常の出力とスルーレート制御出力の両方を有するゲートアレイが備えられる。スルーレート制御出力はより遅いが、しかしより多くの出力が同時にスイッチングされることを可能とし、これは幅広いバスについて良好な設計特性である。スルーレート制御出力はまた、Ｉ／Ｏが限定されており多くの電源ピンを持つことのできない設計についても十分に適している。より遅いスルーレートは電源ピンにおけるｄｉ／ｄｔを小さくし、従って電源ノイズはより少なくなる。１つの実施例では、１又はより多くのＩ／Ｏピンに関連している小さなＩ／Ｏゲートアレイをも含む、新規なケートアレイが提供される。１つの実施例では、こうしたＩ／Ｏゲートアレイは、デバイスのコアにおけるゲートアレイに関して教示したのと同様にして、ほぼ70トランジスタを提供することができる。これらのＩ／Ｏゲートアレイは設計者に対し、アレイのコアにあるゲートを用いることなしに、例えばIEEE 1149.1 Joint Test Action Group(JTAG)バウンダリースキャンのような試験回路を実現することを可能にする。このＩ／Ｏゲートアレイは特に、バウンダリースキャンの如き試験特性を実行することを意図したものであり、デバイスのコアにおける資源の利用可能性を損なうものではない。かくして設計者は、バウンダリースキャンを実行する場合にコアの資源を消費する必要がない。Ｉ／Ｏピンに関連する１又はより多くのセルがＩ／Ｏに関連する目的（即ち試験）で使用されない場合には、それらのセルはコアのセルによって実行される機能を補充するために使用すべく利用可能である。図４は、本発明の教示に従って構成されたゲートアレイの別の部分のレイアウトを示す平面図である。図４に示されているものは、例えば、拡散ストリップ61 9-1から619-4、配線チャンネル620-1及び620-2、及び相互拡散トラック621である。セル間多結晶シリコン配線トレース601は、基板コンタクト615から自由な領域において、電源バス614の下側に配置されている。セル600は、多結晶シリコンと、拡散ストリップ619-2及び619-3内の関連するソース／ドレイン領域によって画定された、多数のトランジスタを含んでいる。セル600は各々の端部において拡散分離領域627-1から627-4により終端されており、これらは電源バス 614又は624の何れかに接続されている。多結晶スタブコネクタ602は、コンタクト603を介して第２の金属化層605に接続するように配線チャンネル620-2内へと延びており、この第２の金属化層は次いでバイア630を介して第１の金属化層631 に接続されている。相互接続632の如き第１の金属化相互接続層は、例えばセル内でコンタクト606を介して多結晶シリコンへと接続するために、相互拡散トラック621内で配線されている。図５は、本発明の教示に従って構成されたゲートアレイ700の別の部分を示す平面図であり、参照符号は図４の実施例における場合と同様の対応する特徴を与えられている。興味深いのは、ゲートアレイ700がセル780とセル781とを含み、これらが両方とも拡散ストリップ719-2と719-3の部分から形成されており、またこれらの各々が電源バスの一方に接続された拡散分離領域で終端されていることである。同様に興味深いのは、セル780と781が個別化プロセスによって画定されており、セル780及び781内のトランジスタの各々が、個別化プロセスにおける１ステップとして多結晶シリコンを配置することによって、最小限の寸法となるように画定されていることである。コンタクトのための空間は、各々のセルの電気的機能を達成するために必要な電気的相互接続をもたらすためにコンタクトが必要であることが確実な場所においてだけ備えられる。かくして、各々のセルの寸法、即ち各々のセルによって消費される拡散ストリップ719- 2及び719-3の長さの量は、各々のセルの電気的機能を達成するのに必要な最小限として、特定的に与えられる。図６は、集積回路ダイのエッジ201に隣接して配置された基本Ｉ／Ｏ構造200を示す、本発明の１つの実施例を示す平面図である。ボンディングパッド202には、ＮチャネルＩ／Ｏアレイ203と、ＰチャネルＩ／Ｏアレイ204が関連している。ＮチャネルＩ／Ｏチャネルアレイ203は、Ｎ＋拡散ストリップ205-1から205-2内に形成された、複数の多結晶シリコンゲート207を含んでいる。技術的に良く知られているようにして、多結晶シリコンゲート電極207がＮ＋拡散ストリップ205 -1及び205-2の拡散に先立って形成されており、かくして関連する多結晶シリコンゲート207に対してセルフアラインされたソース／ドレイン領域209-1及び209- 2が形成される。ＰチャネルＩ／Ｏアレイ204は、同様の仕方で製造される。重要なことは、ＮチャネルＩ／Ｏアレイ203とＰチャネルＩ／Ｏアレイ204が、それらの拡散ストリップ205-1、205-2、206-1、206-2が集積回路のエッジ201に対して実質的に垂直となり、従ってそれらの多結晶シリコングート電極207及び208が集積回路のエッジ201と実質的に平行となるように製造されることである。このようにして、ＮチャネルＩ／Ｏアレイ203とＰチャネルＩ／Ｏアレイ204の長さを集積回路のエッジ201から内側へと増大させることだけによって、任意の所望とするだけの数のトランジスタを製造することができる。このことは、異なる仕方で配列された場合と実質的に同じ集積回路ダイ面積を消費するが、しかしこれはＩ／Ｏ構造200に関連するピッチに影響を与えない。このことは、本発明によって教示される専用Ｉ／Ｏアレイに垂直に配列される専用Ｉ／Ｏアレイを用いた場合の、従来技術における深刻な欠点であった。こうした従来技術の回路においては、Ｎチャネル又はＰチャネルＩ／Ｏアレイにおけるトランジスタの数を増大させることは、Ｉ／Ｏ構造のピッチを不必要に、しかも望ましくなく増大させることになる。図６の実施例はＮチャネルＩ／Ｏアレイ203とＰチャネルＩ／Ｏアレイ204の各々に関連する２つの拡散ストリップを示しているが、Ｉ／Ｏアレイ203と204内には、如何なる任意の数の拡散ストリップを形成することもできる。同様に、Ｉ／Ｏアレイ203と204は、それらを組み合わせた幅が受け入れ可能なＩ／Ｏピッチをもたらす限り、並べて配置することができる。また、図６においては簡単化のために示していないが、実際のＩ／Ｏバッファ回路を構成するために使用されるＮチャネル及び／又はＰチャネルトランジスタ、及び静電放電（ＥＳＤ）保護は、技術的に良く知られている。図７は、本発明の教示に従って構成されたゲートアレイの一部の平面図であり、この場合にもボンディングパッドとＩ／Ｏ構造を全体的に示している。ゲートアレイ300は、複数のボンディングパッド202とそれらに関連するＩ／Ｏバッファ 519を含んでいる。ゲートアレイ300の内側には、ロジックコア303が配置されている。また図７には、Ｎチャネル拡散ストリップ203-1及び203-2と、Ｐチャネル拡散ストリップ204-1及び204-2が示されている。これらは図６の実施例に関して先に説明したように、ボンディングパッド202に関連するゲートを形成するために使用されている。興味深いのは、Ｉ／Ｏバッファ519に関連するピッチがボンディングパッド202に関連するピッチ、及び拡散ストリップ203-1、203-2、204-1及び204-2に関連するピッチと実質的に等しいことである。Ｉ／Ｏアレイに関して前述したのと同じ配列でＩ／Ｏバッファ519内にトランジスタを配置することにより、トランジスタは拡散ストリップ内に形成され、Ｉ／Ｏバッファ519の幅ではなく深さを増大することにより、付加的なトランジスタがＩ／Ｏバッファ519内に形成されうるものであり、かくしてそのピッチは増大されない。また図７の実施例には、Ｉ／Ｏバッファ519への電源接続が示されている。この実施例においては、１つのＶＳＳ接続527がその中心軸に沿って配置され、Ｉ／Ｏバッファ519の電力要求に十分な大きさを有するという点で、Ｉ／Ｏバッファ519はその電源に関して対称的に形成されている。２つのＶＤＤ電源接続526がＩ／Ｏバッファ519の両側に設けられており、それにより集合的に、Ｉ／Ｏバッファ519に対して十分なＶＤＤ電力容量を与えている。隣接するＩ／Ｏバッファ5 19のＶＤＤ電源接続526は単一の金属化層に当接し、従ってこれによって接触される。図７に示された実施例においては、ＶＳＳ端子527とＶＤＤ端子526に接触する電力バス（図示せず）はまた、拡散ストリップ204-1及び204-2、並びに（隣接するＩ／Ｏゲートアレイの）203-1及び203-2のそれぞれの、当接するエッジを越えて延在されることができる。このことは、Ｉ／Ｏバッファ519及びＩ／Ｏゲートアレイの両者に対する都合の良い電源配線を可能にする。さらにまた、Ｉ／Ｏセル519に対する電源接続はその中心軸に関して対称的であるから、ＶＳＳ及びＶＤＤ電源バスはダイの他方のエッジまで延在することができ、また集積回路の反対側のエッジ上のＩ／Ｏバッファにある、それに対応する物に対して接続されることができる。図２に関して先に説明したように、集積回路の反対側のエッジ上のＩ／Ｏバッファに接続するためにゲートアレイのコアを越えて延在するのと同じ電源バスを、ゲートアレイの種々のセル内において第１の金属化層電源バスに接続するためにも使用することができる。このことはＩ／Ｏ回路のちょうど内側のアレイのコアの周囲における、専用の電源配線リングに対する必要性を回避し、集積回路の面積におけるかなりの節約をもたらす。このことは、Ｉ／Ｏ回路に関して単一のレイアウトを必要とするだけで達成されるが、これはそれがその電源アクセスに関して対称的だからである。本発明の教示によれば、集積回路の角に近い、通常は未使用の空間304が使用されるようになる。１つの実施例では、縦型ＰＮＰトランジスタがこの領域304 に製造される。縦型ＰＮＰトランジスタは、付加的なプロセスステップを必要とすることなしに、ＭＯＳ製造プロセスの間に製造されることができる。これらの縦型ＰＮＰトランジスタは、ゲートアレイ300においてアナログ機能を実行する場合に特に有用な、バンドギャップ電圧基準を形成するための使用を含めて、如何なる所望の目的に使用することもできる。本発明の教示に従って得られる別の特徴として、多結晶シリコン層がプログラム可能であることから（図２に関して前述したように）、トランジスタはプログラム可能なゲート長を有して備えられることができる。このことは特にアナログ機能を形成するために有用であるが、この場合には電流比が重要であり、種々のトランジスタのゲート長の比の関数として容易に提供することができる。さらにまた、多結晶シリコン層はプログラム可能であるから、拡散抵抗の整合した組を含めて、拡散抵抗を備えることができ、これらもまたアナログ機能に有用なものである。さらにまた、融合（fused）領域は、他の仕方で拡散されるのでなければ、拡散抵抗を製造するために用いることができ、これはまたアナログ機能を実行するのに有用である。さらに、本発明の教示に従ってプログラム可能な多結晶シリコンを用いることにより、拡散領域上に所望の大きさで多結晶シリコン層を製造することによって、コンデンサを所望のキャパシタンスでもって容易に製造することができる。この場合に多結晶シリコンはコンデンサの一方の平板として役立ち、拡散領域はコンデンサの他方の平板として役立つ。本明細書の補遺Ａは、本発明の所定の特徴の概略を説明する文書である。補遺Ｂは、やはり本発明の所定の特徴を説明するゲートアレイ設計マニュアルである。補遺Ｃは、本発明の所定の特徴を記載した付加的な情報である。全ての刊行物及び特許出願は、個々の刊行物又は特許出願の各々が特定的に且つ個別にここで参照することによって本明細書中に取り込むよう指定されたのと同様にして、ここで参照することによって本明細書中に取り入れるものとする。本発明は今や完全に記述されたが、当業者には、請求の範囲の思想及び範疇から逸脱することなしに、多くの変更及び修正をこれに対してなしうることが明らかなものである。

Claims

【特許請求の範囲】１．上部表面を有する半導体ゲートアレイデバイスであって、各々が少なくとも一つのトランジスタを有する複数のセルと、１又はより多くの垂直配線であって、各々が前記表面に沿ってほぼ垂直方向に走る配線層に含まれているものと、１又はより多くの水平配線であって、各々が前記表面に沿ってほぼ水平方向に走る配線層に含まれているものと、及び前記複数のセルに対してゲート電極をもたらすと共に、前記複数のセルの少なくとも一つの中に電気的相互接続をもたらすためのプログラム可能な第１の配線層として役立つ多結晶シリコン層とからなる、半導体デバイス。２．前記多結晶シリコン層が少なくとも前記ゲート電極の隣接するものの幾つかとの間に最小限の間隔を有するように形成され、前記多結晶シリコン層の下側にある領域に対する接触が行われる個所及び２つの隣接部分の間においてより大きな間隔を有するよう形成されている、請求項１の半導体デバイス。３．相互拡散トラックにより分離された少なくとも２つの拡散ストリップをさらに含み、前記多結晶シリコン層に対するプログラム可能なコンタクトが前記相互拡散トラック内で行われる、請求項２の半導体デバイス。４．相互拡散トラックにより分離された少なくとも２つの拡散ストリップと、前記拡散ストリップの一方に隣接して前記相互拡散トラックと反対側に形成された配線チャンネルと、及び前記拡散ストリップの少なくとも一つの上方から前記配線チャンネル内へと延びる少なくとも一つの多結晶スタブコネクタとをさらに含む、請求項２の半導体デバイス。５．前記第１の拡散ストリップの幅の一部と前記配線チャンネルの幅の一部の上方に形成された導電性電源バスと、及び前記導電性電源バスの下側に配置され少なくとも部分的に前記導電性電源バスの長さ方向に沿って走る少なくとも一つの多結晶シリコンコネクタとをさらに含み、前記多結晶シリコンコネクタがセル内の少なくとも一つの位置で電気的接触を行う、請求項４の半導体デバイス。６．前記電源バスに対する基板コンタクトを形成するための複数の位置をさらに含み、前記基板コンタクトが前記複数の位置の中で前記多結晶シリコンコネクタ又は前記多結晶シリコンスタブコネクタから所定距離よりも近くにあるものには形成されていない、請求項５の半導体デバイス。７．１又はより多くの縦型ＰＮＰトランジスタからなるＭＯＳゲートアレイデバイス。８．前記ＰＮＰトランジスタがバンドギャップ電圧基準を形成するよう相互接続されている、請求項７のゲートアレイ。９．多結晶シリコンゲート電極により画定される所望の比のチャネル幅を有する少なくとも一対のＭＯＳトランジスタをさらに含む、請求項１のデバイス。 10．前記所望の比が前記一対のＭＯＳトランジスタの所望の電流容量比の関数である、請求項９のデバイス。 11．その第一の平板として前記拡散ストリップの一方の一部を有し、その第二の平板として前記多結晶シリコン層の一部を有する少なくとも一つのコンデンサをさらに含み、前記平板の大きさが所望のキャパシタンス値をもたらすようプログラム可能である、請求項１のデバイス。 12．前記多結晶シリコン層から形成された少なくとも一つの多結晶シリコン抵抗をさらに含む、請求項１のデバイス。 13．前記拡散ストリップの一方又は双方の少なくとも一部から形成された少なくとも一つの拡散抵抗をさらに含む、請求項１のデバイス。 14．ゲートアレイであって、複数のセルを含むコアと、前記ゲートアレイの第一のエッジ付近に配置され、前記第一のエッジに対してほぼ垂直な長手方向センターラインを有する第一のＩ／Ｏセルと、及び前記第一のエッジとほぼ反対側の前記ゲートアレイの第二のエッジ付近に配置され、前記第二のエッジに対してほぼ垂直な長手方向センターラインを有する第二のＩ／Ｏセルとからなり、前記第一及び第二のＩ／Ｏセルの各々が、前記Ｉ／Ｏセルの前記長手方向センターラインのあたりに配置された第一の電源端子と、及び前記第一の電源端子から対称的に離間した第二の電源端子の組とからなり、第一の電源バスが前記ゲートアレイを横断して延在し、前記第一及び第二のＩ／Ｏセルの前記第一の電源端子と接触を行い、及び第二の電源バスが前記ゲートアレイを横断して延在し、前記第一のＩ／Ｏセルの前記第二の電源端子の組の一つの端子及び前記第二のＩ／Ｏセルの前記第二の電源端子の組の他と接触を行うことからなる、ゲートアレイ。 15．前記第一のＩ／Ｏセルに隣接して配置された第三のＩ／Ｏセルをさらに含み、前記第二の電源端子の組の一つの端子が前記第二の電源端子の組の他に隣接して配置されるようにして、前記第二の電源端子の組の前記電源端子が前記Ｉ／Ｏセルのエッジに配置されている、請求項14のゲートアレイ。 16．前記第二の電源バスが前記第一のＩ／Ｏセルの前記第二の電源端子の組の前記一つの端子および前記第三のＩ／Ｏセルの前記第二の電源端子の組の前記他の端子と接触している、請求項15のゲートアレイ。 17．前記第一の電源接続の電流容量が前記第二の電源接続の組の電流容量の合計とほぼ等しい、請求項14のゲートアレイ。 18．ゲートアレイであって、少なくとも一つの拡散ストリップと、前記拡散ストリップの上方に形成され前記拡散ストリップ内に複数のＭＯＳトランジスタを画定する複数のゲート電極と、各々が前記拡散ストリップ内に少なくとも部分的に形成された複数のトランジスタからなる、複数のゲートアレイセルと、及び前記拡散ストリップの複数の分離部分とからなり、前記分離部分が前記拡散ストリップの長さ方向に沿って前記セルの端部にあり、前記分離部分が電源に結合されており、前記セルの隣接するものが前記複数の分離部分の一つを共有する、ゲートアレイ。 19．ゲートアレイであって、複数のセルを含むコアと、第一のピッチを有する複数のＩ／Ｏセルと、及び前記第一のピッチと同じである必要はない第二のピッチを有する複数のボンディングパッドとからなり、前記ボンディングパッドが前記Ｉ／Ｏセルのレイアウトの変更を必要とすることなく如何なる所望のピッチにおいても配置可能であるようにプログラム可能である、ゲートアレイ。 20．ゲートアレイであって、各々が関連する幅を有する複数のボンディングパッドと、及び各々が前記ボンディングパッドの一つと関連しており前記関連するボンディングパッドの前記幅に対して所望の関係を有する幅を有する複数のＩ／Ｏセルとからなり、前記Ｉ／Ｏセルが、前記関連するボンディングパッドの前記派番に対してほぼ垂直に走る長さを有する一つ又はより多くの拡散ストリップと、及び前記拡散ストリップ内に形成され、前記拡散ストリップの前記長さに対してほぼ垂直に走るゲート電極を有する一つ又はより多くのトランジスタとからなる、ゲートアレイ。 21．前記Ｉ／ＯセルがＩ／Ｏバッファ回路を含む、請求項20のゲートアレイ。 22．前記Ｉ／ＯセルがＩ／Ｏゲートアレイを形成する複数のゲートを含む、請求項20のゲートアレイ。 23．前記配線層の最も下側のものがタングステン又はその合金からなる、請求項１のゲートアレイ。 24．基板と、前記多結晶シリコン層と前記基板との間のコンタクトと、前記コンタクト上に置かれる第一の配線層の部分と、前記コンタクト上に置かれる第二の配線層の部分と、前記第二の配線層が前記第一の配線層から分離層によって分離されていることと、及び前記絶縁層内に形成され、前記コンタクト上において前記第一の配線層と前記第二の配線層との間に電気的接続をもたらすバイアとをさらに含む、請求項23 のゲートアレイ。 25．前記多結晶シリコン層と前記垂直及び／又は水平配線の一つ又はより多くとの間に電気的相互接続をもたらす手段をさらに含む、請求項１のゲートアレイ。 26．所望の電気的機能を実行するようにゲートアレイセルを個別化するための方法であって、後に拡散ストリップを形成するための位置を画定し、前記電気的機能に基づいて、前記拡散ストリップに配置されるソース／ドレイン領域を有して形成されるトランジスタの数を決定し、前記ソース／ドレイン領域のどれが前記電気的機能を達成するためにそれに対する電気的相互接続をもたらすためのコンタクトを必要とするかを決定し、前記トランジスタを画定する多結晶シリコンゲート電極を形成し、前記ゲート電極の隣接するものが、それらの間に配置される形成されるべき拡散領域との電気的接続のためコンタクトが必要とされる場合にのみそれらの間にコンタクトを配置することができるよう十分な間隔をあけて形成され、及びマスクとして前記ゲート電極を用いて前記拡散ストリップを形成し、かくして前記ソース／ドレイン領域を形成することからなる方法。