KR900008017B1 - 1칩 마이크로 컴퓨터의 제조방법 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

1칩 마이크로 컴퓨터의 제조방법
제1도는 1칩 마이크로 컴퓨터 칩에 형성된 패턴의 예시 배열의 도식적인 평면도.
제2도는 제1도에서 나타난 바와같은 1칩 마이크로 컴퓨터에 대한 종래의 평가용 칩상에 형성된 패턴의 예시 배열을 도시하는 도식적인 평면도.
제3도는 본 발명의 첫번째 실시예에 따라 평가용 칩상에 형성된 패턴의 예시 배열의 도식적인 평면도.
제4도는 본 발명의 두번째 실시예에 따라 평가용 칩상에 형성된 패턴의 예시 배열의 도식적인 평면도.
제5도는 본 발명의 세번째 실시예에 따라 평가용 칩상에 형성된 패턴의 더욱 상세히 설명된 배열을 나타내는 도식적인 평면도.
제6도는 a-b는 첫번째와 두번째 본딩패드(bonding pad)와 그 사이의 상호 연결을 나타내는 두번째 또는 세번째 실시예에 따라 제조된 평가용 칩의 도식적인 부분 평면도와 단면도.
제7도 a와 b는 두번째 본딩패드와 버퍼회로 사이의 상호 연결과, 두번째 본딩패드를 나타내는 두번째 또는 세번째 실시예에 따라 제조된 평가용 칩의 도식적인 부분 평면도와 횡단면도이다.
본 발명은 1칩 마이크로 컴퓨터에 관한 것이며, 특히 양산된 1칩 마이크로 컴퓨터에 확립된 프로그램을 평가하기 위하여 사용된 평가용 칩으로서 언급된 칩에 관한 것이다.
마이크로 컴퓨터는 민수용 장치와 각종 산업용 기기의 동작을 제어하기 위하여 사용된다. 일반적으로 이와같은 응용에 대한 마이크로 컴퓨터는 메모리 소자와 논리회로를 포함하는 시설이 반도체 칩상에 집적된 1칩 마이크로 컴퓨터이다.
그러한 1칩 마이크로 컴퓨터는 마이크로 컴퓨터의 동작하에 제어되는 프로그램을 기억하기 위한 ROM(읽기전용 메모리)를 포함한다. 프로그램은 장치등에 대하여 제공된 기능에 따라 개발되었으므로, 그것은 1칩마이크로 컴퓨터의 각 사용자에 따라 다르다. 1칩 마이크로 컴퓨터에 대하여 EPROM(삭제 가능한 프로그램 가능 ROM)이 사용되지 않으면, 프로그램은 ROM에 한번 쓰여질 때 변경될 수 없으므로 미리 그것을 기능적 검사를 받게 하고 완전히 디버깅(debugging)되어야 한다.
기능적 검사는 1칩 마이크로 컴퓨터와 장비 등을 포함하는 포괄적인 시스템 주위에서 시행되어야 하므로, 미리 평가용 칩이 준비될 필요가 있다.
평가용 칩은 보통 양산될 1칩 마이크로 컴퓨터의 설계수단에 의거하여 제조되며, 여기서 외부 기억장치는 프로그램 기억용 ROM으로 대치되어 사용된다. 따라서 프로그램은 그것을 기능적 검사의 결과에 따라 요구된 바와같이 여러번 변형을 받을 수 있다. 외부 기억장치에 액세스를 가하기 위하여 평가용 칩이 데이타 입력버퍼와 어드레스 출력버퍼를 포함하는 인터페이스(interface) 회로로 제공된다. 종래의 평가용 칩의 형태는 양산될 1칩 마이크로 컴퓨터의 칩과 비교하여 다음에 설명하겠다.
제1도 RAM(랜덤 액세스 메모리), 레지스터 REG, 논리회로 LOGIC, 클럭 발생기 CLK, 명령 프로그램 가능 논리배열 IPLA, 프로그램 카운터 PC, ROM을 포함하는 시설과 1칩 마이크로 컴퓨터의 칩 20에 형성된 시설의 예시 배열의 도식적인 평면도이다. PC로부터 어드레스 신호룰 받을 때, ROM이 거기에 저장된 명령 또는 상응 데이타를 IPLA에 출력한다.
제1도에서 이 시설은 제1도의 칩 20상에 그들에 대하여 할당된 각 영역으로서 표현되었으며, 다음 도면에서 그렇게 나타날 것이다. 또한 제1도에서 어드레스와 데이타 신호의 각 전송에 관련된 연결 22와 23만이 도시되었다. 일반적으로 데이타가 병렬 8비트로 구성되지만 어드레스 비트의 수는 ROM의 용량에 따라 다르다. 즉 예를들면 1K 비트의 ROM에 대하여 10비트이다. 더우기 이후 첫번째 본딩패드로써 언급되는 많은 본딩패드 21이 칩 20의 주변에 형성된다.
첫번째 본딩패드 21이 보통 시설물을 포위하는 배열에 배열된다. 각각의 첫번째 본딩패드 21은 상응배선(도시되지 않음)과 시설물중 하나에 연결된다. 첫번째 본딩패드 21은 자동 본딩기계의 일반적인 요구에 의하여 일정 피치로 배치된다.
제2도는 제1도에 나타난 1칩 마이크로 컴퓨터에 대하여 종래 평가용 칩의 예시 형태의 도식적인 평면도이다. 제2도를 참고하면 평가용 칩 30이 일점쇄선으로 표시된 내부 영역 주위에 확장된 영역을 갖는다. 내부 영역을 이후 장치영역이라 하며, ROM을 제외하면 제1도의 1칩 마이크로 컴퓨터와 같은 시설물이 형성된다. 장치영역의 이 시설물의 배열은 근본적으로 제1도에서 보여준 1칩 마이크로 컴퓨터에서와 같다.
제1도의 첫번째 본딩패드 21과 상응하는 본딩패드 31이 장치영역 대신 확장된 영역에 형성되고 도시되지 않은 배선을 통하여 시설물에 연결된다. 평가용 칩 30에 있어서, 1칩 마이크로 컴퓨터의 ROM에 대하여 할당된 영역은 공백이며, 대신에 어드레스 출력버퍼 34와 데이타 입력버퍼 35가 칩 30의 확장영역에 제공된다. 영역 36을 이후 ROM 영역이라 한다. 어드레스 출력버퍼 34와 데이타 입력버퍼 35는 각 배선 32와 33을 통하여 각각 PC와 IPLA에 연결되고 평가할 프로그램을 저장하기 위하여 외부 메모리 장치에 평가용 칩을 액세스하도록 한다.
따라서 핑가용 칩을 제조하기 위한 마스크는 1칩 마이크로 컴퓨터의 양산용 칩에 대하여 준비된 현존하는 마스크에 의거하여 생산될 수 있고, 여기서 필요한 추가 패턴이 장치영역의 시설물과 본딩패드 31 사이의 연결과 본딩패드 31의 배열에서의 어떤 변형이 제공되고, 현존하는 마스크의 각각 상응하는 것에 배선 32, 33과 버퍼 34, 35를 형성하는 것이 요구된다.
평가용 칩의 시설물은 프로그램의 평가전에 그들의 동작을 확인할 필요가 있다. 이 요구는 이미 그 분야에 사용된 1칩 마이크로 컴퓨터의 평가용 칩을 만족한다. 그러나 1칩 마이크로 컴퓨터가 새로이 개발되었을때, 평가용 칩 또는 초기 양산용 칩 중 하나가 미리 확인하기 위하여 제조된다. 다시 말해서, 만약 하나의 칩이 제조된다면, 다른 것의 개발은 앞의 것의 설계 수단에 근거하여 시행될 수 있다.
제1도를 다시 참조하면, ROM이 외부에 연결되지 않으므로, 여분의 본딩패드중 어느 것도 평가용 칩 30에서 ROM의 생략으로 나타나지 아니한다. 결과적으로 제2도에서, 본딩패드 31은 앞에서 언급된 외부 메모리 장치(도시되지 않음)에 버퍼 34와 35를 연결하기 위하여 증가분의 패드 310을 포함한다. 예를들면 증가분의 본딩패드 310의 전체수는 18이라 생각된다. 어드레스 출력과 데이타 입력버퍼 그리고 증가분의 본딩패드의 추가 패턴을 조절하기 쉽게 하기 위하여 평가용 칩 30이 일반적으로 제1도의 양산된 칩과 비교하여 확장된 영역을 갖도록 설계된다.
앞에서 언급한 바와같이 장치영역에 형성된 시설물은 제1도에서 보여준 1칩 마이크로 컴퓨터에서 처럼 실제로 같은 것을 서로 상호 연결하여 배열된다. 그러나 패드 31과 310은 상기 언급된 바와같은 이유때문에 일정 피치로 배치되어야 한다. 그러므로 본딩패드 31은 증가분의 패드 310에 따라 증가되고, 시설물에 패드 31의 관련된 배열은 1칩 마이크로 컴퓨터에서 처럼 남을 수 없다. 이는 종래 평가용 칩을 제조하기 위한 마스크의 변형이 증가분의 본딩패드 310과 배선 32, 33과 함께 버퍼 34와 35의 추가를 제한하지 않지만 시설물에 본딩패드 31을 연결하기 위한 배선 패턴에 포괄적인 재설졔를 수반한다.
많은 복잡한 배선에 대한 그와 같은 재설계는 필히 진행 소비 시간을 요구하며 평가용 칩 뿐만 아니라 배선 마스크도 쓸모 없게 만드는 잘못된 연결을 야기시킨다. 더우기 종래 평가용 칩은 현존하는 배선을 가로지르지 않고 배선 32와 33을 배치하기 위하여 그것을 칩 영역에 대한 여유를 갖도록 설계되어야 한다. 양산용 칩에 이미 여유가 제공되었다면, 칩 영역 이용 효율이 감소된다. 이와는 달리 양산용 칩의 레이 아웃이 활용되고, 평가용 칩에 여유가 제공되어야 한다면, 배선 패턴의 상기 언급된 재설계는 필히 더 복잡하게 된다.
그러므로 1칩 마이크로 컴퓨터의 평가용 칩에 대한 효과적인 제조방법을 제공하는 것이 본 발명의 목적이다. 평가용 칩에 대한 확실한 설계 방법을 제공하는 것이 본 발명의 다른 목적이다.
특히 1칩 마이크로 컴퓨터의 평가용 칩에 대한 제조방법을 제공하는 것이 또다른 목적이며, 그 방법은 평가용 칩상에 배선의 배치를 단순화하고 배선에서 잘못된 연결은 제어하도록 하며 칩 영역 사용 효율을 증가시키는 것이다.
상기 목적은 양산될 1칩 마이크로 컴퓨터에 대한 평가용 칩을 제조하는 방법에 의하여 달성될 수 있고, 그 방법은 다음과 같이 요약된다. 확장된 영역은 1칩 마이크로 컴퓨터, ROM을 제외한 시설물을 포함하는 장치영역, 시설물에 연결되고 그것의 주변의 배열에 배열한 첫번째 본딩패드에 대한 장치영역 주위를 나타내며, 인터페이스 장치는 장치영역에서 ROM에 대하여 할당된 영역에 형성되고, 평가용 칩에 외부 기억장치가 액세스 되도록 허용하며, 인터페이스 장치와 거기에 상응하는 첫번째 본딩패드를 연결하기 위한 필요한 연결로 그 수에 있어서 같은 두번째 본딩패드가 확장된 영역의 주변에 제공되고, 두번째 본딩패드가 실제로 일정한 피치로 배열에 배열되며, 추가 배선이 상응하는 두번째 본딩패드에 첫번째 본딩패드와 인터페이스 장치를 연결하도록 제공된다. 다중 배선 기술이 평가용 칩에 사용될 때 두번째 본딩패드에 연결된 두번째 본딩패드와 배선이 최상부 배선층으로부터 형성된다.
발명의 이들과 다른 목적 및 장점이 본 출원서의 일부를 형성하는 첨부 도면을 참조하여 다음 설명을 읽음으로써 명확하여질 것이다
제3도는 본 발명의 첫번째 실시예에 따라 평가용 칩상에 형성된 패턴의 예시 배열의 도식적인 평면도이다. 제3도를 참고하면, RAM, 레지스터 REG, 논리회로 LOGIC, 클럭발생기 CLK, 명령 프로그램 가능 논리배열 IPLA, 프로그램 카운터 PC를 포함하는 시설물을 반도체 기판의 칩 40이 가지며, 영역 36에 형성된 ROM을 제외하면 상응하는 1칩 마이크로 컴퓨터에서 처럼 모두 같다 이 시설은 장치영역에 배열되고 가상 일점쇄선으로 둘러싸이며, 배선 22, 23을 제외한 도시되지 않은 배선으로 서로 연결되었다.
시설물은 도시되지 않은 배선으로 장치영역의 주변에 형성된 첫번째 본딩패드 21에 연결된다. 시설물 사이의 상호 연결의 패턴과 어떤 시설물과 첫번째 본딩패드 21사이의 각각의 연결이 제1도에서 보여준 바와같이 상응하는 1칩 마이크로 컴퓨터에서와 같다. 칩 40은 장치영역 주위에서 확장된 영역으로 제공된다.
제2도에서 보여준 바와같이 종래와 달리 상기 언급된 어드레스 출력버퍼 34와 데이타 입력버퍼 35가 ROM 영역 36에 형성된다. 어드레스 출력버퍼 34의 입력은 배선(버스선) 22로 프로그램 카운터 PC에 연결되고, 데이타 입력버퍼 35의 출력은 배선(버스선) 23으로 명령 프로그램 가능 논리배열 IPLA에 연결된다. 배선 22와 23은 제1도의 1칩 마이크로 컴퓨터에서 처럼 같게 형성된다.
확장된 영역 주변에 배선 22와 23에 연결을 위한 필요한 수 만큼 첫번째 본딩패드 21보다 더 많이 형성된 두번째 본딩패드 41을 제공한다. 두번째 본딩패드 41이 전에 언급된 바와같은 요구에 응하도록 실제로 일저피치로 배치된다. 두번째 본딩패드 41중 대부분이 각각 상응하는 배선 44로 첫번째 패드 21, 즉 보통 각각 가장 가까운 것에 연결되고, 나머지는 각각의 배선(버스선) 42, 43으로 데이타 입력버퍼 35와 어드레스 출력버퍼 34의 출력에 연결된다. 따라서 첫번째 본딩패드 21과 상응하는 두번째 본딩패드 41이 비교적 짧고 단순한 배선으로 상호 연결될 수 있다.
제3도에서 보여준 구성에 따르면 1칩 마이크로 컴퓨터의 배선과 시설물에 대한 패턴은 ROM에 관련된 것을 제외하면 상응하는 평가용 칩애 대한 마스크를 제조하기 위하여 사용될 수 있다. 다시 말해서 평가용 칩은 버퍼와 첫번째 본딩패드에 두번째 본딩패드를 연결하는 두번째 본딩패드와 배선을 제공하기 위한 패턴을 가하고 데이타 입력과 어드레스 출력버퍼를 형성하기 위한 패턴중 각각에 의하여 1칩 마이크로 컴퓨터에 대하여 각각의 마스크에 ROM 패턴을 대치함으로써만 설계될 수 있다. 따라서 평가용 칩의 제조는 제2도에 관하여 설명된 바와같은 종래 방법과 비교하여 향상된 신뢰성으로 제공되며 촉진된다. 더우기 어드레스출력과 데이타 입력버퍼가 제2도에서 보여준 바와같은 종래 평가용 칩에 사용되지 않은 ROM 영역 36에 형성되므로, 그것에 연결된 배선과 두번째 본딩패드를 수용할 수 있는 한 장치영역 주위에 확장된 영역이 가능한 적게 할 수 있다. 따라서 본 발명은 칩 영역을 효율적으로 사용할 수 있다.
제4도는 본 발명의 두번째 실시예에 따라 평가용 칩상에 형성된 패턴의 예시 배열을 도시하는 도식적인 평면도이며, 여기서 다층 배선 기술이 거기에 연결된 배선과 앞에서 언급된 두번째 배선에 대하여 사용되었다. 제4도에 있어서, 평가용 칩 1상의 영역 4에 형성된 어드레스 출력버퍼 5와 데이타 입력버퍼 6 둘만이 나타나 있고, 다른 시설물들은 도면에서 제거되었다. 영역 4는 상응하는 양산용 칩에서 ROM에 대하여 할당되었다. 어드레스 출력과 데이타 입력버퍼 5와 6이 각각 두번째 본딩패드 7중 각 그룹 즉 배선 12, 13과 함께 A0-A9로 구성되는 그룹, I0-I7으로 구성되는 다른 그룹에 각각 연결된다. 쇄선으로 둘러싸인 장치영역 2에 첫번째 본딩패드 8'와 도시되지 않은 시설물을 상호 연결을 위한 배선이 상응하는 양산용 칩에서와 같이 형성된다. 각각의 첫번째 본딩패드 8'가 각각의 상응하는 배선 9와 함께 두번째 본딩패드 7중 각각에 연결된다.
다층 배선형태는 장치영역의 배선 12와 13을 분배하기 위한 전술된 영역 이유에 대한 필요를 제거한다. 그럼에도 그 여유는 제3도의 실시예에서 요구될 것이다. 따라서 제4도의 평가용 칩 1에서 배선의 패턴과 시설물의 배일이 상응하는 1칩 마이크로 컴퓨터에서와 같이 완성될 수 있고, 두번째 본딩패드 7과 배선 9, 12, 13만이 1칩 마이크로 컴퓨터에 대한 마스크에 더하여진다. 그러므로 칩 영역의 더욱 효율적인 사용은 제3도의 전자의 실시예로 달성된 바와같은 평가용 칩에 배선된 향상된 신뢰도와 단순화된 패턴 설계와 마찬가지로 달성될 수 있다.
제5도는 본 발명의 세번째 실시예에 따라서 평가용 칩상에 형성된 패턴의 더욱 상세한 배열을 도시하는 도식적인 평면도이다.
제5도에 있어서 같은 참조숫자는 제4도와 같거나 상응하는 부분을 나타낸다. 제5도를 참고하면 랜덤액세스 메모리 RAM, 아나로그-디지탈 변환기 A/D, 스택레지스터 STACK, 프리스케일러(prescaler) PS를 포함하는 추가 시설물이 평가용 칩 1상의 도시되지 않았던 장치영역에 형성되었다. 어드레스 출력버퍼 5는 기초회로 A0-A12를 포함하고 데이타 입력버퍼 6은 기초회로 I0-I7을 포함한다. 이 기초회로중 각각이 배선 12, 13중 각각 상승하는 것을 통하여 두번째 본딩패드 7중 상응하는 것에 연결된다.
다층 배선형태를 사용하는 제4도 또는 제5도의 평가용 칩의 제조에 있어서, 어드레스 출력버퍼 5의 각각은 내부 배선의 패턴을 가하고, 시설물 사이에 상호 연결을 형성하도록 선택된 상부 배선층으로 두번째 본딩패드 7에 연결된 모든 것과 배선 9, 12, 13, 두번째 본딩패드 7의 패턴을 가하고 첫번째 본딩패드 8과 시설물의 내부 배선을 거기에 형성하도록 선택되는 하부 배선층에 데이타 입력버퍼 6과 어드레스 출력버퍼 5의 각 내부 배선의 패턴을 가하는 것이 적절하다. 이중 층 배선 형태에 있어서, 후자의 배선층이 최상부이지만, 3 또는 그 이상의 층의 다층 배선형태가 사용된다면 거기에 배선 9, 12, 13과 두번째 본딩패드 7을 형성하기 위하여 그것을 최상부 배선층을 사용하는 것이 적절하며 모두가 두번째 본딩패드 7에 연결된다.
제6도 a, b는 두번째 및 세번째 실시예에 따라 제조된 평가용 칩의 도식적인 부분 평면도와 횡단면도이며 거기에 연결된 첫번쩨와 두번째 본딩패드를 도시하고, 이중 층 배선 형태를 사용하여 형성된다. 제6도 a와 b를 참조할 때, 첫번째 본딩패드 8에 확산영역 101을 연결하는 배선 10과 첫번째 본딩패드 8이 이중층 배선 형태의 하부층으로부터 형성된다.
평가용 칩을 구성하는 반도체 기판 1'에 형성된 확산영역 101은 장치영역 2에 형성된 시설물중 일부분이다. 첫번째 본딩패드 8과 두번째 본딩패드 7을 상호 연결하는 배선 9와 평가용 칩의 확장된 영역 3에 형성된 두번째 본딩패드 7이 이중 층 배선 형태의 상부층으로부터 형성된다. 하부 배선층이 절연층 201에 의하여 기판 1'로부터 분비된다. 다른 절연층 202가 하부와 상부 배선층 사이에 삽입되어 형성된다. 본딩패드 7이 패시베이션(passivation)층 203에 형성된 창을 통하여 외부 연결로 제골될 수 있다.
제7도 a, b는 두번째 또는 세번째 실시예에 따라 제조된 평가용 칩의 도식적인 평면도와 횡단면도이며,이중 층 배선형태를 사용하여 형성된 두번째 본딩패드와 두개의 배선을 나타낸다.
제7도 a와 b에 있어서, 평가용 칩의 확장된 영역 3에 형성된 두번째 본딩패드 7이 배선 12(13)을 통하여 장치영역 2에 형성된 확산층 102에 연결된다. 평가용 칩을 구성하는 반도체 기판 1'에 형성되는 확산영역 102는 ROM 영역 4에 형성된 버퍼 회로의 일부이다. 두번째 본딩패드 7과 배선 12(13)이 이중 층 배선형태의 상부층으로부터 형성된다. 배선 12(13)이 이중 층 배선형태의 하부층으로부터 형성된 다른 배선 11를 가로 지른다. 배선 11은 각각이 장치영역 2에 형성된 시설물의 각부분을 구성하는 확산영역 103과 104를 상호 연결하기 위하여 제공된다.
제7도 b의 횡단면도에 있어서 확산층 104와 배선 11의 도해는 엄격한 판단으로는 정확하지 않지만 이해를 쉽게 하리라 생각된다. 배선 11은 절연층 201에 의하여 기판 1'로부터 분리된다. 배선 11과 12(13)이 다른 절연층 202에 의하여 서로 절연된다. 두번째 본딩패드 7은 패시베이션층 203에 형성된 창을 통하여 외부연결을 제공할 수 있다. 따라서 제4도 또는 5도의 두번째 본딩패드 7에 버퍼 5, 6을 연결하기 위한 각 배선 12와 13은 장치영역에 시설물을 재배열하지 아니하고 배치시킬 수 있다.
상기 언급된 바와같이 평가용 칩이 양산용 칩에 대한 마스크 패턴에 의하여 제조될 때 본 발명 방법은 1칩 마이크로 컴퓨터의 양산용 칩에 대하여 설계되어 그 사이에 상호 연결하는 배선의 패턴에 있어서 그리고 시설물의 배열에 있어서 변경에 대한 요구를 제거하도록 하므로 그것을 외부 연결에 대하여 배선을 단순화하고, 평가용 칩의 잘못된 배선을 감소하며, 그것에 의해서 평가용 칩의 제조에 있어서 생산성과 신뢰도를 향상시킨다. 더우기 ROM 영역에서 외부 기억장치에 대한 인터페이스 수단을 형성함과 함께 이들이 양산용과 평가용 칩 양쪽에 면적 사용 효율을 증가하도록 한다.

Claims (9)

  1. (a) 첫번째 본딩패드와 다른 회로를 형성하기 위한 패턴, ROM 패턴을 나중에 합하기 위한 ROM 영역 및 다른 회로를 ROM 영역에 접속하기 위한 배선 패턴을 포함한 영역을 갖는 각각의 마스크, 다른 회로를 둘러싸여 배열된 첫번째 본딩패드, 1칩 마이크로 컴퓨터의 양산용 칩에 대하여 사용된 첫번째 세트 마스크를 제조하고, (b) 첫번째 세트 마스크를 사용함으로써 1칩 마이크로 컴퓨터의 칩을 제조하고, (c) 각 양산용 칩의 ROM에 유지된 프로그램을 평가하기 위하여 사용된 평가용 칩에 대한 두번째 세트 마스크를 제조 ; (ci) ROM 패턴을 대신하고 다른 회로로부터 어드레스 신호가 외부 기억장치에 전송하기 위한 어드레스 출력버퍼와 다른 회로에 대하여 외부 기억장치로부티 데이타 신호를 수신하기 위한 데이타 입력버퍼를 포함하는 인터페이스 패턴과 외부 기억장치에 액세스하도록 평가용 칩을 허용하기 위한 인터페이스를 형성하기 위하여 ROM 영역의 첫번째 세트 마스크에 인터페이스를 합하고 (cii) 첫번째 본딩패드의 배열을 둘러싸서 배열된 두번째 본딩패드, 인티페이스에서의 어드레스 출력버퍼와 데이타 입력버퍼, 두번째 본딩패드와 첫번째 본딩패드 사이의 배선을 접속하고 두번째 본딩패드를 형성하기 위한 첫번째 세트 마스크에 패턴을 합하는 단계 (d) ROM 영역에서 형성되는 상기 인터페이스를 갖는 두번째 세트의 마스크를 사용한 평가용 칩을 제조하는 단계로 구성되는 1칩 마이크로 컴퓨터 제조방법.
  2. 청구범위 제1항에 있어서, 인터페이스 장치가 외부 기억창치로부터 데이타 신호를 수신하기 위한 데이타 입력버퍼와 외부 기억장치에 어드레스 신호를 전송하기 위한 어드레스 출력버퍼를 가지고, 어드레스출력과 데이타 입력버퍼가 두번째 본딩패드에 연결되는 1칩 마이크로 컴퓨터의 제조방법.
  3. 청구범위 제1항에 있어서, 평가용 칩이 다 배선층을 포함하고, 두번째 본딩패드를 형성하고 최상층배선층으로서 거기에 접속된 배선과 하부 배선층으로서 잔유 배선에 대응하는 단계(cii)을 포함하는 제조방법.
  4. 청구범위 제1항에 있어서, 두번째 본딩패드와 거기에 접속된 대응배선이 첫번째 본딩패드를 형성하기 위한 첫번째 세트의 마스크에서 형성되는 제조방법.
  5. 청구범위 제2항에 있어서, 평가용 칩의 주위에서 각각의 그룹을 형성하기 위하여 어드레스 입력과 데이타 출력버퍼에 접속된 두번째 본딩패드 배열을 포함하는 단계의 제조방법.
  6. 청구범위 제1항에 있어서, 두번째 본딩패드를 형성하기 위한 양산용 칩과 동등한 영역 주위에 확장된 영역의 형성을 포함한 제조방법.
  7. 청구범위 제1항에 있어서, 단계(a)가 배선패턴을 경유하여 어드레스 출력버퍼에 접속된 프로그램 카운터와 배선패턴을 경유하여 데이타 입력버퍼에 접속된 프로그램 가능한 논리배열을 형성하기 위한 패턴을 포함하여 다른 회로를 형성하기 위한 패턴을 갖는 마스크 제조를 구성하는 제조방법.
  8. 칩이 1칩 마이크로 컴퓨터의 주위에 1칩 마이크로 컴퓨터 본딩패드, 프로그램 가능한 논리배열; 프로그램 카운터; ROM 회로 영역이 ROM에 대하여 벗어나고 외부 기억장치에 어드레스 신호를 전송하기 위하여 상기 프로그램 카운터에 기능적으로 접속된 어드레스 버퍼와 외부 기억장치로부터 데이타 신호를 수신하기 위하여 상기 프로그램 가능한 논리배열에 기능적으로 접속된 데이타 버퍼를 포함한 ROM 회로 영역을 구성한 1칩 마이크로 컴퓨터, 상기 1칩 마이크로 컴퓨터 본딩패드에 기능적으로 연결된 첫번째 본딩패드와 상기 어드레스 출력버퍼와 상기 데이타 입력버퍼에 기능적으로 접속된 두번째 본딩패드를 포함한 상기 주위 본딩패드 영역을 포함한 상기 주위 본딩패드 영역, 상기 1칩 마이크로 컴퓨터 본딩패드 주위에 있는 본딩패드 영역을 구성하고, 평가시 외부 기억장치를 사용한 1칩 마이크로 컴퓨터 평가용 칩.
  9. 청구범위 제8항에 있어서, 상기 칩이 다 배선층을 포함하고 상기 1칩 마이크로 컴퓨터의 배선이 첫번째 층에 있고 첫번째와 두번째 본딩패드에 접속된 배선이 상기 첫번째 층보다 높은 두번째 층에 있는 칩.
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