JP2867974B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、プログラ
マブルロジックデバイス（以下、ＰＬＤ：Programmable
Logic Device ）等に代表されるプログラム可能な半導
体集積回路に関する。
マブルロジックデバイス（以下、ＰＬＤ：Programmable
Logic Device ）等に代表されるプログラム可能な半導
体集積回路に関する。
【０００２】
【従来の技術】従来、ユーザによるプログラミングが可
能な半導体集積回路として、その代表的なデバイスにＰ
ＬＤがある。図４は、従来のＰＬＤにおける内部構成の
概略レイアウトを示すパターン配置図である。図４に示
すように、ＰＬＤ１０は、基板１１上に複数個の論理ブ
ロック１２〜１７を配置することにより構成され、各論
理ブロック１２〜１７は、ユーザのプログラミングによ
って所望の論理回路を形成する。
能な半導体集積回路として、その代表的なデバイスにＰ
ＬＤがある。図４は、従来のＰＬＤにおける内部構成の
概略レイアウトを示すパターン配置図である。図４に示
すように、ＰＬＤ１０は、基板１１上に複数個の論理ブ
ロック１２〜１７を配置することにより構成され、各論
理ブロック１２〜１７は、ユーザのプログラミングによ
って所望の論理回路を形成する。
【０００３】そして、所望の論理回路を形成してなる各
論理ブロック１２〜１７間をパターン配線によってそれ
ぞれ電気的に接続することによって、多機能なＩＣ（In
tegrated Circuit）またはＬＳＩ（Large Scale Integr
ated circuit）を得ることができる。同図に示す例で
は、論理ブロック１２〜１４からの各出力パターン配線
２１〜２３を論理ブロック１６に接続し、さらに、論理
ブロック１６からの出力パターン配線２４を論理ブロッ
ク１５に接続した例を示している。
論理ブロック１２〜１７間をパターン配線によってそれ
ぞれ電気的に接続することによって、多機能なＩＣ（In
tegrated Circuit）またはＬＳＩ（Large Scale Integr
ated circuit）を得ることができる。同図に示す例で
は、論理ブロック１２〜１４からの各出力パターン配線
２１〜２３を論理ブロック１６に接続し、さらに、論理
ブロック１６からの出力パターン配線２４を論理ブロッ
ク１５に接続した例を示している。
【０００４】なお、各論理ブロック１２〜１６は、図示
しないパターン配線によって基板１１の外周縁近傍位置
に配設されたパッド（図示せず）を介して基板１１の外
部に設けられた入出力端子（図示せず）と接続されるも
のとする。このように、ＰＬＤは、その内部にプログラ
ムミング可能な論理ブロックを複数集積することで、容
易に多機能化を図ることができるようになっている。
しないパターン配線によって基板１１の外周縁近傍位置
に配設されたパッド（図示せず）を介して基板１１の外
部に設けられた入出力端子（図示せず）と接続されるも
のとする。このように、ＰＬＤは、その内部にプログラ
ムミング可能な論理ブロックを複数集積することで、容
易に多機能化を図ることができるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＤにあっては、ＰＬＤ１０内の各論理ブ
ロック１２〜１７において所望の論理回路を形成するた
めには、通常、論理ブロック１２〜１７内に設けられた
所定のプログラミング機能によってプログラミングを行
う訳であるが、論理ブロック１２〜１７に割り当てられ
た領域は有限であることから以下に述べるような問題点
があった。
うな従来のＰＬＤにあっては、ＰＬＤ１０内の各論理ブ
ロック１２〜１７において所望の論理回路を形成するた
めには、通常、論理ブロック１２〜１７内に設けられた
所定のプログラミング機能によってプログラミングを行
う訳であるが、論理ブロック１２〜１７に割り当てられ
た領域は有限であることから以下に述べるような問題点
があった。
【０００６】すなわち、プログラミングによってＰＬＤ
内の各論理ブロック１２〜１７に対して論理機能を割り
当てる際に、１つの論理ブロックで実現しきれなかった
論理機能は、別の大きな論理ブロックの一部を用いるこ
とにより実現する。つまり、ユーザが要求する論理回路
の機能は、必ずしも１つの論理ブロックだけで構成でき
るものではなく、場合によっては複数の論理ブロックを
用いて１単位の論理回路を構成することもある。
内の各論理ブロック１２〜１７に対して論理機能を割り
当てる際に、１つの論理ブロックで実現しきれなかった
論理機能は、別の大きな論理ブロックの一部を用いるこ
とにより実現する。つまり、ユーザが要求する論理回路
の機能は、必ずしも１つの論理ブロックだけで構成でき
るものではなく、場合によっては複数の論理ブロックを
用いて１単位の論理回路を構成することもある。
【０００７】このように、論理回路を構成するために用
いられる論理ブロックの中には、ブロック内のわずかな
部分の領域しか用いられてない論理ブロックが存在する
ことがあり、論理ブロック内領域を有効利用できない。
したがって、基板１１内において比較的大きな領域を使
用する論理ブロック内回路の利用効率が悪いと集積度が
低下するという問題があった。
いられる論理ブロックの中には、ブロック内のわずかな
部分の領域しか用いられてない論理ブロックが存在する
ことがあり、論理ブロック内領域を有効利用できない。
したがって、基板１１内において比較的大きな領域を使
用する論理ブロック内回路の利用効率が悪いと集積度が
低下するという問題があった。
【０００８】本発明の目的は、上記問題点を解決するた
め、内部領域の利用効率を高めることにより集積度を向
上させた半導体集積回路を提供することにある。
め、内部領域の利用効率を高めることにより集積度を向
上させた半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、プログラミングによって所望の論理回路を形
成すべく設けられた第一論理ブロックと、第一論理ブロ
ックと同様にプログラミングによって所望の論理回路を
形成すべく第一論理ブロックの近傍位置に所定数配設さ
れた第一論理ブロックよりも小規模の第二論理ブロック
とを備えるように構成している。これによって、第一論
理ブロックほどの規模を必要としない論理回路の形成は
第二論理ブロックを用いて形成することができる。
積回路は、プログラミングによって所望の論理回路を形
成すべく設けられた第一論理ブロックと、第一論理ブロ
ックと同様にプログラミングによって所望の論理回路を
形成すべく第一論理ブロックの近傍位置に所定数配設さ
れた第一論理ブロックよりも小規模の第二論理ブロック
とを備えるように構成している。これによって、第一論
理ブロックほどの規模を必要としない論理回路の形成は
第二論理ブロックを用いて形成することができる。
【００１０】請求項２記載の半導体集積回路は、プログ
ラミングによって所望の論理回路を形成すべく基板上の
所定領域に複数配設された第一論理ブロックと、第一論
理ブロックと同様にプログラミングによって所望の論理
回路を形成すべく基板上の第一論理ブロックの配設位置
の各々近傍位置に所定数配設された前記第一論理ブロッ
クよりも小規模の第二論理ブロックとを備えるように構
成している。これによって、第一論理ブロックほどの規
模を必要としない論理回路が複数必要となった場合、第
二論理ブロックを用いて論理回路を形成することができ
る。
ラミングによって所望の論理回路を形成すべく基板上の
所定領域に複数配設された第一論理ブロックと、第一論
理ブロックと同様にプログラミングによって所望の論理
回路を形成すべく基板上の第一論理ブロックの配設位置
の各々近傍位置に所定数配設された前記第一論理ブロッ
クよりも小規模の第二論理ブロックとを備えるように構
成している。これによって、第一論理ブロックほどの規
模を必要としない論理回路が複数必要となった場合、第
二論理ブロックを用いて論理回路を形成することができ
る。
【００１１】そして、第一論理ブロックを基板上の所定
領域に矩形状に配設した場合、請求項３に記載するよう
に、第一論理ブロックを形成する矩形状領域の一辺を除
く他のすべての辺の近傍位置に第二論理ブロックをそれ
ぞれ配設することで、各論理ブロック間を接続する配線
スペースを確保しつつ、第一論理ブロックの近傍位置に
第二論理ブロックを配設することができる。また、請求
項４に記載するように、第一論理ブロックを形成する矩
形状領域のいずれか一辺の近傍位置に第二論理ブロック
をそれぞれ複数配設することで、各論理ブロック間を接
続する配線の自由度を高めつつ、第一論理ブロックの近
傍位置に第二論理ブロックを配設することができる。さ
らに、この場合、請求項５に記載するように、第二論理
ブロックは、プログラミングによって所望の論理回路を
複数回形成することの可能な半導体メモリによって構成
することで、細かな論理変更に対しても柔軟に対処する
ことができる。
領域に矩形状に配設した場合、請求項３に記載するよう
に、第一論理ブロックを形成する矩形状領域の一辺を除
く他のすべての辺の近傍位置に第二論理ブロックをそれ
ぞれ配設することで、各論理ブロック間を接続する配線
スペースを確保しつつ、第一論理ブロックの近傍位置に
第二論理ブロックを配設することができる。また、請求
項４に記載するように、第一論理ブロックを形成する矩
形状領域のいずれか一辺の近傍位置に第二論理ブロック
をそれぞれ複数配設することで、各論理ブロック間を接
続する配線の自由度を高めつつ、第一論理ブロックの近
傍位置に第二論理ブロックを配設することができる。さ
らに、この場合、請求項５に記載するように、第二論理
ブロックは、プログラミングによって所望の論理回路を
複数回形成することの可能な半導体メモリによって構成
することで、細かな論理変更に対しても柔軟に対処する
ことができる。
【００１２】
【発明の実施の形態】以下、図示した一実施例に基づい
て本発明を詳細に説明する。図１は、本実施例における
半導体集積回路における内部構成の概略レイアウトを示
すパターン配置図である。図１に示すように、本実施例
における半導体集積回路としてのＰＬＤ１は、基板２上
に複数（本例では６）の第一論理ブロック３〜８と、第
二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃとを配設し
たものである。
て本発明を詳細に説明する。図１は、本実施例における
半導体集積回路における内部構成の概略レイアウトを示
すパターン配置図である。図１に示すように、本実施例
における半導体集積回路としてのＰＬＤ１は、基板２上
に複数（本例では６）の第一論理ブロック３〜８と、第
二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃとを配設し
たものである。
【００１３】第一論理ブロック３〜８は、ユーザによる
プログラミングによって所望の論理回路を形成すべく設
けられた論理領域であり、基板２上において比較的大き
な矩形状の領域を占有しており、この領域サイズに応じ
て比較的大規模な論理回路を形成可能なように構成され
ている。第二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃ
は、各第一論理ブロック３〜８の近傍位置に３つずつ、
詳しくは、同図中、第一論理ブロック３〜８の右辺を除
く他の３辺の各近傍位置に設けられた論理領域であり、
基板２上において比較的小さな領域を占有しており、こ
の領域サイズに応じて比較的小規模な論理回路を形成可
能なように構成されている。
プログラミングによって所望の論理回路を形成すべく設
けられた論理領域であり、基板２上において比較的大き
な矩形状の領域を占有しており、この領域サイズに応じ
て比較的大規模な論理回路を形成可能なように構成され
ている。第二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃ
は、各第一論理ブロック３〜８の近傍位置に３つずつ、
詳しくは、同図中、第一論理ブロック３〜８の右辺を除
く他の３辺の各近傍位置に設けられた論理領域であり、
基板２上において比較的小さな領域を占有しており、こ
の領域サイズに応じて比較的小規模な論理回路を形成可
能なように構成されている。
【００１４】この第二論理ブロック３ａ〜３ｃ，…，８
ａ〜８ｃは、例えば、ＥＰＲＯＭ（Erasable Programma
ble Read Only Memory），ＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory ）およびフ
ラッシュメモリ等により構成され、複数回の書き込みに
よるプログラミングを可能としている。そして、主に論
理積回路（アンドゲート）や論理和回路（オアゲート）
等の基本論理回路を実現するための論理ブロックとして
用いる。
ａ〜８ｃは、例えば、ＥＰＲＯＭ（Erasable Programma
ble Read Only Memory），ＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory ）およびフ
ラッシュメモリ等により構成され、複数回の書き込みに
よるプログラミングを可能としている。そして、主に論
理積回路（アンドゲート）や論理和回路（オアゲート）
等の基本論理回路を実現するための論理ブロックとして
用いる。
【００１５】以上の構成において、ＰＬＤ１の使用方法
を図２に基づいて説明する。図２は、図１における半導
体集積回路の内部配線例を示す図である。まず、ユーザ
のプログラミングによって各第一論理ブロック３〜６に
おいて所望の論理回路を形成し、所望の論理回路を形成
してなる各第一論理ブロック３〜６間をパターン配線に
よってそれぞれ電気的に接続するものとする。しかし、
ここで、ある論理機能を実現するために１つの論理ブロ
ックで実現しきれず、例えば、第一論理ブロック６にお
いて３入力アンドゲートの形成領域が不足している場合
を考える。
を図２に基づいて説明する。図２は、図１における半導
体集積回路の内部配線例を示す図である。まず、ユーザ
のプログラミングによって各第一論理ブロック３〜６に
おいて所望の論理回路を形成し、所望の論理回路を形成
してなる各第一論理ブロック３〜６間をパターン配線に
よってそれぞれ電気的に接続するものとする。しかし、
ここで、ある論理機能を実現するために１つの論理ブロ
ックで実現しきれず、例えば、第一論理ブロック６にお
いて３入力アンドゲートの形成領域が不足している場合
を考える。
【００１６】上記のような状況となった場合、従来は未
使用の第一論理ブロック７の一部を用いて３入力アンド
ゲートを形成するしかなかったが、本実施例では、第一
論理ブロック６の近傍位置に設けられた第二論理ブロッ
ク６ｂをプログラミングすることによって３入力アンド
ゲートを形成し、各第一論理ブロック３〜５からの出力
パターン配線Ａ〜Ｃを第二論理ブロック６ｂの入力端に
接続している。そして、第二論理ブロック６ｂの出力パ
ターン配線Ｄを第一論理ブロック６に接続することで、
第二論理ブロック６ｂを第一論理ブロック６の一部とし
て利用することができる。なお、各論理ブロック３〜６
は、図示しないパターン配線によって基板２の外周縁近
傍位置に配設されたパッド（図示せず）を介して基板２
の外部に設けられた入出力端子（図示せず）と接続され
る。
使用の第一論理ブロック７の一部を用いて３入力アンド
ゲートを形成するしかなかったが、本実施例では、第一
論理ブロック６の近傍位置に設けられた第二論理ブロッ
ク６ｂをプログラミングすることによって３入力アンド
ゲートを形成し、各第一論理ブロック３〜５からの出力
パターン配線Ａ〜Ｃを第二論理ブロック６ｂの入力端に
接続している。そして、第二論理ブロック６ｂの出力パ
ターン配線Ｄを第一論理ブロック６に接続することで、
第二論理ブロック６ｂを第一論理ブロック６の一部とし
て利用することができる。なお、各論理ブロック３〜６
は、図示しないパターン配線によって基板２の外周縁近
傍位置に配設されたパッド（図示せず）を介して基板２
の外部に設けられた入出力端子（図示せず）と接続され
る。
【００１７】このように本実施例では、第一論理ブロッ
ク３〜８ほどの大規模な領域を必要としない論理回路の
形成は、第二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃ
を用いて形成することができるため、第一論理ブロック
３〜８における内部回路の使用効率を高めることがで
き、さらに、この場合、未使用の第一論理ブロック７，
８を利用して後から機能の追加を図ることもできる。
ク３〜８ほどの大規模な領域を必要としない論理回路の
形成は、第二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃ
を用いて形成することができるため、第一論理ブロック
３〜８における内部回路の使用効率を高めることがで
き、さらに、この場合、未使用の第一論理ブロック７，
８を利用して後から機能の追加を図ることもできる。
【００１８】また、本実施例では、第二論理ブロック３
ａ〜３ｃ，…，８ａ〜８ｃの配設位置を、第一論理ブロ
ック３〜８の右辺を除く他の３辺の各近傍位置とし、第
一論理ブロック３〜８の右辺側を空けておくことによ
り、各論理ブロック間をパターン配線によって接続する
際の配線スペースを充分に確保することができる。そし
て、第二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃを複
数回の書き込みによりプログラミングのできるＥＰＲＯ
Ｍ，ＥＥＰＲＯＭおよびフラッシュメモリ等により構成
することで、後からの論理変更に対しても柔軟に対処す
ることができる。これは、後から未使用の第一論理ブロ
ックを利用する際にも極めて有効となる。
ａ〜３ｃ，…，８ａ〜８ｃの配設位置を、第一論理ブロ
ック３〜８の右辺を除く他の３辺の各近傍位置とし、第
一論理ブロック３〜８の右辺側を空けておくことによ
り、各論理ブロック間をパターン配線によって接続する
際の配線スペースを充分に確保することができる。そし
て、第二論理ブロック３ａ〜３ｃ，…，８ａ〜８ｃを複
数回の書き込みによりプログラミングのできるＥＰＲＯ
Ｍ，ＥＥＰＲＯＭおよびフラッシュメモリ等により構成
することで、後からの論理変更に対しても柔軟に対処す
ることができる。これは、後から未使用の第一論理ブロ
ックを利用する際にも極めて有効となる。
【００１９】図２は、他の実施例における半導体集積回
路における内部構成の概略レイアウトを示すパターン配
置図である。なお、図２において、図１の実施例と同一
要素部分には同一の符号を付している。図２に示すよう
に、本実施例における半導体集積回路としてのＰＬＤ
１’は、基板２’上に複数（本例では６）の第一論理ブ
ロック３〜８と、第二論理ブロック３ｄ，３ｅ，…，８
ｄ，８ｅとを配設したものである。
路における内部構成の概略レイアウトを示すパターン配
置図である。なお、図２において、図１の実施例と同一
要素部分には同一の符号を付している。図２に示すよう
に、本実施例における半導体集積回路としてのＰＬＤ
１’は、基板２’上に複数（本例では６）の第一論理ブ
ロック３〜８と、第二論理ブロック３ｄ，３ｅ，…，８
ｄ，８ｅとを配設したものである。
【００２０】第二論理ブロック３ｄ，３ｅ，…，８ｄ，
８ｅは、各第一論理ブロック３〜８の近傍位置に２つず
つ、詳しくは、同図中、第一論理ブロック３〜８の左辺
の近傍位置に２つずつ設けられた論理領域であり、基板
２上において比較的小さな領域を占有しており、この領
域サイズに応じて比較的小規模な論理回路を形成可能な
ように構成されている。
８ｅは、各第一論理ブロック３〜８の近傍位置に２つず
つ、詳しくは、同図中、第一論理ブロック３〜８の左辺
の近傍位置に２つずつ設けられた論理領域であり、基板
２上において比較的小さな領域を占有しており、この領
域サイズに応じて比較的小規模な論理回路を形成可能な
ように構成されている。
【００２１】すなわち、本実施例では、第二論理ブロッ
ク３ｄ，３ｅ，…，８ｄ，８ｅを前述したように配設
し、第一論理ブロック３〜８の上辺，下辺および右辺側
を空けておくことにより、前述の実施例と比較して、各
論理ブロック間をパターン配線によって接続する際の配
線の自由度を高めることができる。
ク３ｄ，３ｅ，…，８ｄ，８ｅを前述したように配設
し、第一論理ブロック３〜８の上辺，下辺および右辺側
を空けておくことにより、前述の実施例と比較して、各
論理ブロック間をパターン配線によって接続する際の配
線の自由度を高めることができる。
【００２２】以上説明したように、本実施例では、論理
ブロックから論理ブロックに対して論理接続する場合、
比較的規模の小さい簡単な論理接続には、相応の小領域
ブロックを用い、このような用途に大領域ブロックが使
用されることを避けることで、回路の使用効率を上げ、
集積回路全体として高集積化を図ることができる。ま
た、小領域ブロックによって大領域ブロックの機能を置
換することができるため、回路の使用領域を小さくする
ことができる。
ブロックから論理ブロックに対して論理接続する場合、
比較的規模の小さい簡単な論理接続には、相応の小領域
ブロックを用い、このような用途に大領域ブロックが使
用されることを避けることで、回路の使用効率を上げ、
集積回路全体として高集積化を図ることができる。ま
た、小領域ブロックによって大領域ブロックの機能を置
換することができるため、回路の使用領域を小さくする
ことができる。
【００２３】なお、前述の実施例では、第一論理ブロッ
クの個数は６、第二論理ブロックの個数は１８または１
２とした場合を例に採り説明したが、これら論理ブロッ
クの個数は使用する目的に合わせて任意に設定可能であ
り、また、これら論理ブロックの領域サイズや形状等も
自由に設定可能であることは言うまでもない。
クの個数は６、第二論理ブロックの個数は１８または１
２とした場合を例に採り説明したが、これら論理ブロッ
クの個数は使用する目的に合わせて任意に設定可能であ
り、また、これら論理ブロックの領域サイズや形状等も
自由に設定可能であることは言うまでもない。
【００２４】
【発明の効果】以上の説明から明らかなように、請求項
１記載の発明によれば、第一論理ブロックほどの規模を
必要としない論理回路の形成には、第一論理ブロックよ
りも小規模の第二論理ブロックを用いて形成することに
より、論理ブロックの利用効率を高めることができる。
また、請求項２記載の発明によれば、第一論理ブロック
ほどの規模を必要としない論理回路が複数必要となった
場合でも、複数の第二論理ブロックを用いて所望の論理
回路を形成することができる。
１記載の発明によれば、第一論理ブロックほどの規模を
必要としない論理回路の形成には、第一論理ブロックよ
りも小規模の第二論理ブロックを用いて形成することに
より、論理ブロックの利用効率を高めることができる。
また、請求項２記載の発明によれば、第一論理ブロック
ほどの規模を必要としない論理回路が複数必要となった
場合でも、複数の第二論理ブロックを用いて所望の論理
回路を形成することができる。
【００２５】そして、請求項３および請求項４記載の発
明によれば、第二論理ブロックを配設位置を、第一論理
ブロック領域の一辺を除く他のすべての辺、あるいは、
いずれか一辺の近傍位置とすることにより、各論理ブロ
ック間を接続する配線スペースを充分に確保することが
できる。さらに、請求項５記載の発明によれば、第二論
理ブロックを所望の論理回路を複数回形成することが可
能となるように構成されるため、後からの細かな論理変
更に対しても柔軟に対処することができる。
明によれば、第二論理ブロックを配設位置を、第一論理
ブロック領域の一辺を除く他のすべての辺、あるいは、
いずれか一辺の近傍位置とすることにより、各論理ブロ
ック間を接続する配線スペースを充分に確保することが
できる。さらに、請求項５記載の発明によれば、第二論
理ブロックを所望の論理回路を複数回形成することが可
能となるように構成されるため、後からの細かな論理変
更に対しても柔軟に対処することができる。
【図１】本実施例における半導体集積回路における内部
構成の概略レイアウトを示すパターン配置図である。
構成の概略レイアウトを示すパターン配置図である。
【図２】図１における半導体集積回路の内部配線例を示
す図である。
す図である。
【図３】他の実施例における半導体集積回路における内
部構成の概略レイアウトを示すパターン配置図である。
部構成の概略レイアウトを示すパターン配置図である。
【図４】従来のＰＬＤにおける内部構成の概略レイアウ
トを示すパターン配置図である。
トを示すパターン配置図である。
１ ＰＬＤ（半導体集積回路） ２ 基板 ３ 第一論理ブロック ３ａ〜３ｅ 第二論理ブロック ４ 第一論理ブロック ４ａ〜４ｅ 第二論理ブロック ５ 第一論理ブロック ５ａ〜５ｅ 第二論理ブロック ６ 第一論理ブロック ６ａ〜６ｅ 第二論理ブロック ７ 第一論理ブロック ７ａ〜７ｅ 第二論理ブロック ８ 第一論理ブロック ８ａ〜８ｅ 第二論理ブロック
Claims (5)
- 【請求項１】 プログラミングによって所望の論理回路
を形成すべく設けられた第一論理ブロックと、 前記第一論理ブロックと同様にプログラミングによって
所望の論理回路を形成すべく前記第一論理ブロックの近
傍位置に所定数配設された前記第一論理ブロックよりも
小規模の第二論理ブロックとを具備することを特徴とす
る半導体集積回路。 - 【請求項２】 プログラミングによって所望の論理回路
を形成すべく基板上の所定領域に複数配設された第一論
理ブロックと、 前記第一論理ブロックと同様にプログラミングによって
所望の論理回路を形成すべく基板上の前記第一論理ブロ
ックの配設位置の各々近傍位置に所定数配設された前記
第一論理ブロックよりも小規模の第二論理ブロックとを
具備することを特徴とする半導体集積回路。 - 【請求項３】 前記第一論理ブロックは、基板上の所定
領域に矩形状に配設し、 前記第二論理ブロックは、前記第一論理ブロックを形成
する矩形状領域の一辺を除く他のすべての辺の近傍位置
にそれぞれ配設してなることを特徴とする請求項１また
は２記載の半導体集積回路。 - 【請求項４】 前記第一論理ブロックは、基板上の所定
領域に矩形状に配設し、 前記第二論理ブロックは、前記第一論理ブロックを形成
する矩形状領域のいずれか一辺の近傍位置にそれぞれ複
数配設してなることを特徴とする請求項１または２記載
の半導体集積回路。 - 【請求項５】 前記第二論理ブロックは、プログラミン
グによって所望の論理回路を複数回形成することの可能
な半導体メモリによって構成することを特徴とする請求
項１〜４記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262870A JP2867974B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262870A JP2867974B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107151A JPH10107151A (ja) | 1998-04-24 |
| JP2867974B2 true JP2867974B2 (ja) | 1999-03-10 |
Family
ID=17381783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262870A Expired - Lifetime JP2867974B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867974B2 (ja) |
-
1996
- 1996-10-03 JP JP8262870A patent/JP2867974B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10107151A (ja) | 1998-04-24 |
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