JPH09232437A - 半導体集積回路装置およびそれを用いたコンピュータシステム - Google Patents

半導体集積回路装置およびそれを用いたコンピュータシステム

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JPH09232437A
JPH09232437A JP8039175A JP3917596A JPH09232437A JP H09232437 A JPH09232437 A JP H09232437A JP 8039175 A JP8039175 A JP 8039175A JP 3917596 A JP3917596 A JP 3917596A JP H09232437 A JPH09232437 A JP H09232437A
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semiconductor integrated
cluster
chip
integrated circuit
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Michiaki Nakayama
道明 中山
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Hitachi Ltd
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract

(57)【要約】 【課題】 電源給電用金属配線のレイアウトを工夫する
ことによって、集積度を犠牲にすることなく、入出力回
路をチップ内部に散在して配置することができる半導体
集積回路装置を提供する。 【解決手段】 基板上にＬＳＩチップがＣ４ボンディン
グ技術を用いて実装されるＭＣＣパッケージによるマイ
クロプロセッサであって、ＬＳＩチップには論理ブロッ
ク、メモリブロックとともに、入力回路１１ａ〜１１ｄ
と出力回路１２ａ〜１２ｄによる入出力回路クラスタ１
０が、性能上、最も有利な任意の位置に散在して配置さ
れている。この入出力回路クラスタ１０には、各種電源
が各入出力回路クラスタ１０毎に独立の入出力回路専用
電源として、それぞれＣ４ボンディングパッド７ａ〜７
ｄから金属配線１３ａ〜１３ｄ、電源用接続ビア１４ａ
〜１４ｄを介して電源給電用の金属配線１５ａ〜１５ｄ
に供給されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術に関し、特にＣ４（Controlled Collapse ChipConnec
tion)ボンディング技術を用いてチップと基板を接続
し、入出力回路をチップ上の任意の位置に配置すること
によって高性能化を目指す半導体集積回路を対象とし、
そのレイアウト効率を著しく向上させ、高集積密度を達
成することができる半導体集積回路装置およびそれを用
いたコンピュータシステムに適用して有効な技術に関す
る。
【０００２】
【従来の技術】たとえば、発明者が検討したところによ
れば、一般に半導体集積回路装置においては、チップ外
部との信号の授受を行う入出力回路はチップ内部の回路
に比較してノイズの発生量が大きいため、内部回路用の
電源給電配線とは独立の入出力回路専用の電源給電配線
を設け、入出力回路から発生するノイズが内部回路に悪
影響を与えないような工夫がなされている。
【０００３】また、半導体集積回路装置のレイアウト設
計においては、入出力回路より外部接続のための端子が
引き出されることから、入出力回路はチップの周辺部に
のみ配置されているため、内部回路用電源配線と、入出
力回路用電源配線と分離して設けることは、比較的、簡
単に行うことができる。
【０００４】さらに、近年のレイアウト設計において
は、Ｃ４ボンディング技術を用いることによってチップ
と基板を接続し、チップ内部の任意の位置に入出力回路
を設けることが可能となり、これにより、入出力回路と
内部回路との間の遅延時間が短縮され、動作速度を向上
させることができる。
【０００５】なお、このような半導体集積回路装置のレ
イアウト設計に関する技術としては、昭和５９年１１月
３０日、株式会社オーム社発行、社団法人電子通信学会
編の「ＬＳＩハンドブック」Ｐ２０１〜Ｐ２１０などの
文献に記載されている。
【０００６】
【発明が解決しようとする課題】ところで、前記のよう
な半導体集積回路装置のレイアウト設計技術において
は、Ｃ４ボンディング技術を用いることによってチップ
内部の任意の位置に入出力回路を設けることができるも
のの、前記のような電源配線分離の手法をそのまま用い
ると、チップ全面に渡って多種の電源配線を設ける必要
が生じ、その結果、信号配線に使用できる配線トラック
数が減少し、集積度を低下させてしまうことが考えられ
る。
【０００７】そこで、本発明の目的は、電源給電用金属
配線のレイアウトを工夫することによって、集積度を犠
牲にすることなく、入出力回路をチップ内部に散在して
配置することができる半導体集積回路装置およびそれを
用いたコンピュータシステムを提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体集積回路装置
は、１個または複数の入力回路と、１個または複数の出
力回路とを物理的に隣接したクラスタに構成し、各クラ
スタ内にのみ入出力回路専用の電源配線を設けるもので
ある。これにより、入出力回路に給電するための電源配
線の工夫によって、電源配線が占有する配線トラック数
を最小化することができる。
【００１１】また、他の半導体集積回路装置は、クラス
タを、１個または複数の入出力回路と、この入出力回路
の両側に配置される論理回路とを物理的に隣接して構成
し、各クラスタ内にのみ入出力回路および論理回路専用
の電源配線を設けるものである。これにより、入出力回
路および論理回路に給電するための電源配線の工夫によ
って、電源配線が占有する配線トラック数を最小化する
ことができる。
【００１２】この場合に、各クラスタへの電源給電を、
Ｃ４ボンディングパッドより直接行うようにしたり、入
出力回路の数をＣ４ボンディングパッドのピッチに対応
させて決定するようにしたものである。これにより、よ
り一層、電源配線が占有する配線トラック数を最小化し
て集積度を向上させることができる。
【００１３】なお、このクラスタ（Cluster)とは、パタ
ーン空間に類似性の尺度を導入して、パターンを似たも
のどうし集めて分けることによって得られる類、すなわ
ちパッドピッチなどが要因となる高集積密度化を実現す
ることを前提として、類似する機能を持つ回路ブロッ
ク、具体的には入力回路と出力回路、または入出力回路
と論理回路などを１つの集合として構成するものであ
る。
【００１４】以上により、Ｃ４ボンディング技術を用い
てチップを基板に接続し、入出力回路をチップ上の任意
の位置に散在して配置できる半導体集積回路装置のレイ
アウト設計において、電源配線のレイアウトを工夫する
ことによって、集積度を犠牲にすることなく、入出力回
路をチップ内部に配置することができる。
【００１５】また、本発明のコンピュータシステムは、
前記半導体集積回路装置を中央処理装置として用い、こ
の中央処理装置の周辺回路などを有するものである。こ
れにより、半導体集積回路装置の集積度の向上に伴って
コンピュータシステムを小型化することができ、あるい
は小型のコンピュータシステムでありながら高機能化を
実現することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１７】（実施の形態１）図１は本発明の実施の形
態１である半導体集積回路装置の一例を示す断面図、図
２は本実施の形態１の半導体集積回路装置を構成するＬ
ＳＩチップを示す平面図、図３はＬＳＩチップのレイア
ウトを示す機能ブロック図、図４は入出力回路クラスタ
の一例を示す説明図である。
【００１８】まず、図１により本実施の形態１の半導体
集積回路装置の構成を説明する。
【００１９】本実施の形態１の半導体集積回路装置は、
たとえばＣ４ボンディング技術を用いたＭＣＣ（Micro
Carrier for LSI Chip）パッケージによるマイクロプロ
セッサなどの半導体集積回路装置とされ、ポリイミド薄
膜配線を形成したムライト・セラミックスなどの基板１
と、この基板１上にはんだボール２を介して実装される
半導体集積回路が形成されたＬＳＩチップ３と、このＬ
ＳＩチップ３を覆うように基板１に封止はんだ４により
固定されるＡｌＮ（窒化アルミニウム）などによるキャ
ップ５とから構成され、ＬＳＩチップ３の裏面とキャッ
プ５との間には放熱経路を形成するためのはんだ６が介
在されている。
【００２０】ＬＳＩチップ３には、たとえば図２に示す
ように、ＬＳＩチップ３の実装面上に、多数のＣ４ボン
ディングパッド７が配置されており、このＬＳＩチップ
３が基板１上にはんだボール２を介して実装されること
により、ＬＳＩチップ３のＣ４ボンディングパッド７か
らはんだボール２を通じて基板１の信号または電源の外
部接続端子に接続されるようになっている。
【００２１】また、ＬＳＩチップ３は、たとえば図３に
示すように、演算処理、命令制御およびバスインタフェ
ース制御などの機能を持つ複数の論理ブロック８と、命
令キャッシュおよびデータキャッシュなどによる複数の
メモリブロック９と、複数の入出力回路クラスタ１０と
から構成されるマイクロプロセッサであり、複数の入出
力回路クラスタ１０は性能上、最も有利な任意の位置に
散在して配置されている。
【００２２】この入出力回路クラスタ１０は、たとえば
図４に示すように、半導体集積回路装置としての外部と
の間の信号授受および電源が供給される複数の入力回路
１１ａ〜１１ｄと複数の出力回路１２ａ〜１２ｄより構
成され、これらの入力回路１１ａ〜１１ｄと出力回路１
２ａ〜１２ｄはそれぞれ交互に物理的に隣接して配置さ
れている。なお、本実施の形態１においては、入力回路
１１ａ〜１１ｄおよび出力回路１２ａ〜１２ｄはそれぞ
れ４つで構成しているが、これに限定されるものではな
い。
【００２３】また、入出力回路クラスタ１０には、たと
えば2.５ＶのＶＤＤ１電源、3.３ＶのＶＤＤ２電源、2.
５Ｖに対応する０ＶのＶＳＳ１電源、3.３Ｖに対応する
０ＶのＶＳＳ２電源などの複数種類の電源が供給され、
これらの各種電源は各入出力回路クラスタ１０毎に独立
の入出力回路専用電源としてこの入出力回路クラスタ１
０内で共有される。なお、本実施の形態１においては、
４種類の電源が供給されているが、これに限定されるも
のではない。
【００２４】この各入出力回路クラスタ１０内の各種電
源は、それぞれ１個のＣ４ボンディングパッドにクラス
タ内電源配線より上層の金属配線および電源用接続ビア
を介して接続されている。たとえば、ＶＤＤ１電源は、
Ｃ４ボンディングパッド７ａから金属配線１３ａおよび
電源用接続ビア１４ａを介して入出力回路クラスタ１０
内のＶＤＤ１電源給電用の金属配線１５ａに接続されて
いる。
【００２５】同様にして、ＶＤＤ２電源はＣ４ボンディ
ングパッド７ｂ、金属配線１３ｂ、電源用接続ビア１４
ｂを介してＶＤＤ２電源給電用の金属配線１５ｂ、ＶＳ
Ｓ１電源はＣ４ボンディングパッド７ｃ、金属配線１３
ｃ、電源用接続ビア１４ｃを介してＶＳＳ１電源給電用
の金属配線１５ｃ、ＶＳＳ２電源はＣ４ボンディングパ
ッド７ｄ、金属配線１３ｄ、電源用接続ビア１４ｄを介
してＶＳＳ２電源給電用の金属配線１５ｄにそれぞれ接
続されている。
【００２６】また、入出力回路クラスタ１０内の各入出
力回路と、Ｃ４ボンディングパッドの間の接続も同様に
して、クラスタ内電源配線より上層の金属配線および信
号用接続ビアを介して行われる。なお、１６ａ〜１６ｈ
は入力回路１１ａ〜１１ｄおよび出力回路１２ａ〜１２
ｄにおけるＬＳＩチップ３内での配線用の接続端子であ
る。
【００２７】たとえば、入力回路１１ａには、Ｃ４ボン
ディングパッド７ｅから金属配線１７ａおよび信号用接
続ビア１８ａを介して接続される。同様にして、入力回
路１１ｂには、Ｃ４ボンディングパッド７ｆから金属配
線１７ｂおよび信号用接続ビア１８ｂ、入力回路１１ｃ
にはＣ４ボンディングパッド７ｇから金属配線１７ｃお
よび信号用接続ビア１８ｃ、入力回路１１ｄにはＣ４ボ
ンディングパッド７ｈから金属配線１７ｄおよび信号用
接続ビア１８ｄを介してそれぞれ接続されている。
【００２８】また、出力回路１２ａ〜１２ｄについて
も、出力回路１２ａから信号用接続ビア１８ｅ、金属配
線１７ｅを介してＣ４ボンディングパッド７ｉ、出力回
路１２ｂから信号用接続ビア１８ｆ、金属配線１７ｆを
介してＣ４ボンディングパッド７ｊ、出力回路１２ｃか
ら信号用接続ビア１８ｇ、金属配線１７ｇを介してＣ４
ボンディングパッド７ｋ、出力回路１２ｄから信号用接
続ビア１８ｈ、金属配線１７ｈを介してＣ４ボンディン
グパッド７ｌへそれぞれ接続されている。
【００２９】なお、基板１には、たとえば図１に概略を
図示するように、外部との接続のための外部接続パッド
１９、この外部接続パッド１９に電気的に接続される電
源用または信号用の接続ビア２０、この接続ビア２０に
電気的に接続される金属配線２１、この金属配線２１に
電気的に接続されるはんだボール２のボンディングパッ
ド２２がそれぞれ設けられている。
【００３０】次に、本実施の形態１の作用について、Ｌ
ＳＩチップ３内の入出力回路クラスタ１０への各種電源
の供給方法を図１および図４を用いて説明する。
【００３１】この入出力回路クラスタ１０への、たとえ
ば2.５ＶのＶＤＤ１電源は、外部から基板１の外部接続
パッド１９に供給し、そして外部接続パッド１９に電気
的に接続される基板１の電源用の接続ビア２０および金
属配線２１、この金属配線２１に接続される基板１のボ
ンディングパッド２２からはんだボール２を介してＬＳ
Ｉチップ３のＣ４ボンディングパッド７ａに供給する。
【００３２】さらに、ＬＳＩチップ３のＣ４ボンディン
グパッド７ａから、これに接続される金属配線１３ａ、
この金属配線１３ａに接続される電源用接続ビア１４ａ
を介して入出力回路クラスタ１０内のＶＤＤ１電源給電
用の金属配線１５ａに供給する。これにより、ＭＣＣパ
ッケージの外部から供給されたＶＤＤ１電源をＬＳＩチ
ップ３内の１つの入出力回路クラスタ１０内に供給する
ことができる。
【００３３】同様に、3.３ＶのＶＤＤ２電源、０ＶのＶ
ＳＳ１電源、０ＶのＶＳＳ２電源も、それぞれ外部から
基板１の外部接続パッド１９、電源用の接続ビア２０、
金属配線２１およびボンディングパッド２２を介し、さ
らにはんだボール２からＬＳＩチップ３のＣ４ボンディ
ングパッド７ｂ〜７ｄ、金属配線１３ｂ〜１３ｄ、電源
用接続ビア１４ｂ〜１４ｄを介して、ＬＳＩチップ３内
の１つの入出力回路クラスタ１０内のＶＤＤ２、ＶＳＳ
１、ＶＳＳ２電源給電用の金属配線１５ｂ〜１５ｄに供
給することができる。
【００３４】また、他の入出力回路クラスタ１０内への
各種電源供給についても、各入出力回路クラスタ１０毎
に独立に設けられている基板１の外部接続パッド１９、
電源用の接続ビア２０、金属配線２１およびボンディン
グパッド２２を介し、さらにはんだボール２からＬＳＩ
チップ３のＣ４ボンディングパッド、金属配線、電源用
の接続ビアを介して、ＬＳＩチップ３内の各入出力回路
クラスタ１０内に供給することができる。
【００３５】従って、本実施の形態１の半導体集積回路
装置によれば、複数の入力回路１１ａ〜１１ｄと出力回
路１２ａ〜１２ｄとが交互に隣接して配置されている入
出力回路クラスタ１０に、各種電源を各入出力回路クラ
スタ１０毎に独立に供給することにより、Ｃ４ボンディ
ング技術を用いてＬＳＩチップ３と基板１を接続する半
導体集積回路装置のレイアウト設計において、入出力回
路クラスタ１０をＬＳＩチップ３の内部に散在して配置
することができるので、入出力回路クラスタ１０の専用
電源に使用される配線トラック数を減少して集積度を向
上させることができる。
【００３６】（実施の形態２）図５は本発明の実施の形
態２である半導体集積回路装置を構成する入出力回路ク
ラスタの一例を示す説明図、図６はＬＳＩチップのレイ
アウトを示す説明図である。
【００３７】本実施の形態２の半導体集積回路装置は、
前記実施の形態１と同様に、Ｃ４ボンディング技術を用
いたＭＣＣパッケージによるマイクロプロセッサなどの
半導体集積回路装置とされ、前記実施の形態１との相違
点はクラスタの構成形態が異なり、このクラスタを、複
数の入出力回路と、この入出力回路の両側に配置される
論理回路とを物理的に隣接して構成するようにした点で
ある。
【００３８】すなわち、本実施の形態２においては、た
とえば図５(a) に示すように、ＬＳＩチップの半導体集
積回路を構成する入出力回路クラスタ２３が、外部との
間の信号授受および電源が供給される複数（図中におい
ては８つ）の入出力回路２４と、この両側に分離領域２
５を介して配置され、演算処理、命令制御およびバスイ
ンタフェース制御などの機能を持つ論理回路２６とから
構成され、複数種類の各種電源が各入出力回路クラスタ
２３毎に独立の入出力回路専用電源としてこの入出力回
路クラスタ２３内で共有されるようになっている。
【００３９】これにより、ＬＳＩチップ内の入出力回路
クラスタ２３への各種電源の供給は、前記実施の形態１
と同様に、それぞれ外部から基板の外部接続パッド、電
源用の接続ビア、金属配線およびボンディングパッドを
介し、さらにはんだボールからＬＳＩチップのＣ４ボン
ディングパッド７、金属配線、電源用接続ビアを介し
て、ＬＳＩチップ内の各入出力回路クラスタ２３内の電
源配線に供給することができる。
【００４０】また、この入出力回路クラスタ２３の構成
形態としては、たとえば図５(b) のような入出力回路ク
ラスタ２３ａの変形例が考えられ、図５(a) に比べて少
ない入出力回路２４ａと、この両側に分離領域２５ａを
介して配置されるより寸法の小さな論理回路２６ａとか
ら構成することも可能である。この場合の入出力回路２
４の数、論理回路２６の寸法は、Ｃ４ボンディングパッ
ド７のピッチなどに対応して決定される。
【００４１】さらに、これらの入出力回路クラスタ２
３，２３ａは、たとえば図６に示すようにＬＳＩチップ
２７にレイアウトされ、Ｉ／Ｏマクロエリア（図中左
側）には図５(a) のような構成の入出力回路クラスタ２
３と、図５(b) のような構成の入出力回路クラスタ２３
ａとが任意に交互あるいは連続的に整列されて配置さ
れ、一方図中右側にはクラスタ構成以外の論理ブロッ
ク、メモリブロックなどの論理／メモリマクロエリアが
配置されている。
【００４２】従って、本実施の形態２の半導体集積回路
装置によれば、複数の入出力回路２４の両側に分離領域
２５を介して論理回路２６が配置されている入出力回路
クラスタ２３に、各種電源を各入出力回路クラスタ２３
毎に独立に供給することにより、前記実施の形態１と同
様に、Ｃ４ボンディング技術を用いてＬＳＩチップと基
板を接続する半導体集積回路装置のレイアウト設計にお
いて、入出力回路クラスタ２３の専用電源に使用される
配線トラック数を減少して集積度を向上させることがで
きる。
【００４３】以上、本発明者によってなされた発明を発
明の実施の形態１および２に基づき具体的に説明した
が、本発明は前記実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００４４】たとえば、前記実施の形態の半導体集積回
路装置については、ＭＣＣパッケージによるマイクロプ
ロセッサなどの半導体集積回路装置である場合について
説明したが、本発明は前記実施の形態に限定されるもの
ではなく、Ｃ４ボンディング技術を用いてＬＳＩチップ
と基板を接続する他の半導体集積回路装置についても広
く適用可能である。
【００４５】また、ＬＳＩチップ内の入出力回路クラス
タにおいて、この入出力回路クラスタを構成する入力回
路、出力回路、入出力回路の数、さらにこの入出力回路
クラスタのＬＳＩチップ内での数などについても種々の
変形が可能であることはいうまでもない。
【００４６】さらに、マイクロプロセッサなどの半導体
集積回路装置単位で使用される場合に限らず、たとえば
コンピュータシステム、デジタル・スチル・カメラシス
テム、自動車システムなどの各種システムの記憶装置と
して広く用いられ、一例として図７によりコンピュータ
システムについて説明する。
【００４７】図７(a) にはマイクロプロセッサを適用し
たパーソナルコンピュータシステムの外観の要部概略図
を示し、このシステムはフロッピーディスクドライブＦ
ＤＤおよび主記憶メモリとしてのＤＲＡＭによるファイ
ルメモリｆｉｌｅＭ、バッテリバックアップとしてのＳ
ＲＡＭ、本実施の形態のマイクロプロセッサなどが内蔵
されている。
【００４８】そして、入出力装置をキーボードＫＢおよ
びディスプレイＤＰとし、フロッピーディスクＦＤをフ
ロッピーディスクドライブＦＤＤに挿入することによっ
て、フロッピーディスクＦＤおよびハードウェアとして
のファイルメモリｆｉｌｅＭに情報を記憶できるデスク
トップタイプパソコンとなっている。
【００４９】なお、本実施の形態では、デスクトップタ
イプパソコンを例として説明したが、ノート型パソコン
などに適用することもでき、さらに補助機能としてフロ
ッピーディスクを例として記載したが、フロッピーディ
スクに特に限定されるものではない。
【００５０】図７(b) にはコンピュータシステムの機能
ブロック図を示し、このコンピュータシステムは、中央
処理装置ＣＰＵとしての機能を持つ本実施の形態のマイ
クロプロセッサ、システム内に構築したバスユニットと
してのＩ／Ｏバス、ＢＵＳＵｎｉｔ、主記憶メモリや拡
張メモリなどの高速メモリをアクセスするメモリ制御ユ
ニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔ、主記
憶メモリとしてのＤＲＡＭ、基本制御プログラムが格納
されたＲＯＭ、先端にキーボードが接続されたキーボー
ドコントローラＫＢＤＣなどによって構成される。
【００５１】さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、前記Ｄ
ｉｓｐｌａｙ Ａｄａｐｔｅｒの先端にはディスプレイ
Ｄｉｓｐｌａｙが接続されている。
【００５２】そして、前記Ｉ／Ｏバスにはパラレルポー
トインタフェースＰａｒａｌｌｅｌＰｏｒｔ Ｉ／Ｆ、
マウスなどのシリアルポートインタフェースＳｅｒｉａ
ｌＰｏｒｔ Ｉ／Ｆ、フロッピーディスクドライブＦＤ
Ｄ、Ｉ／ＯバスよりハードディスクドライブＨＤＤのイ
ンタフェースに変換するハードディスクバッファコント
ローラＨＤＤ Ｂｕｆｆｅｒが接続される。また、前記
メモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕ
ｎｉｔからのバスに拡張ＲＡＭおよび主記憶メモリとし
てのＤＲＡＭが接続されている。
【００５３】ここで、このコンピュータシステムの動作
について説明する。まず、電源が投入されて動作を開始
すると、マイクロプロセッサは、ＲＯＭをＩ／Ｏバスを
通してアクセスし、初期診断、初期設定を行う。そし
て、補助記憶装置からシステムプログラムを主記憶メモ
リとしてのＤＲＡＭにロードする。また、マイクロプロ
セッサは、Ｉ／Ｏバスを通してハードディスクバッファ
コントローラＨＤＤ Ｂｕｆｆｅｒにハードディスクド
ライブＨＤＤをアクセスするものとして動作する。
【００５４】そして、マイクロプロセッサは、システム
プログラムのロードが終了すると、ユーザの処理要求に
従い、処理を進めていく。なお、ユーザはＩ／Ｏバス上
のキーボードコントローラＫＢＤＣや表示アダプタＤｉ
ｓｐｌａｙ Ａｄａｐｔｅｒにより処理の入出力を行い
ながら作業を進める。そして、必要に応じてパラレルポ
ートインタフェースＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／
Ｆ、シリアルポートインタフェースＳｅｒｉａｌ Ｐｏ
ｒｔ Ｉ／Ｆに接続された入出力装置を活用する。
【００５５】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。なお、図にはハードディスクドライブ
ＨＤＤとして記載したが、フラッシュメモリを用いたフ
ラッシュファイルに置き換えることも可能である。
【００５６】以上のようにして、本実施の形態のマイク
ロプロセッサなどの半導体集積回路装置は、コンピュー
タシステムの中央処理装置ＣＰＵなどとして広く適用す
ることが可能である。
【００５７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】(1).入力回路と出力回路とが物理的に隣接
して構成される各クラスタ内に、入出力回路専用の電源
配線を設け、入出力回路に給電するための電源配線を工
夫することで、電源配線が占有する配線トラック数を最
小化することができるので、集積度を犠牲にすることな
く、入出力回路をチップ内部に散在して配置することが
可能となる。
【００５９】(2).入出力回路と論理回路とが物理的に隣
接して構成される各クラスタ内に、入出力回路および論
理回路専用の電源配線を設け、入出力回路および論理回
路に給電するための電源配線を工夫することで、電源配
線が占有する配線トラック数を最小化することができる
ので、集積度を犠牲にすることなく、入出力回路および
論理回路をチップ内部に散在して配置することが可能と
なる。
【００６０】(3).各クラスタへの電源給電をＣ４ボンデ
ィングパッドより直接行い、入出力回路の数をＣ４ボン
ディングパッドのピッチに対応させて決定することで、
より一層、入出力回路専用電源に使用される配線トラッ
ク数が著しく減少するため、集積度を大幅に向上させる
ことが可能となる。
【００６１】(4).前記(1) 〜(3) により、Ｃ４ボンディ
ング技術を用いてチップと基板を接続し、入出力回路を
チップ上の任意の位置に散在して配置する半導体集積回
路装置のレイアウト設計において、レイアウト効率を著
しく向上させ、高集積密度を達成することが可能とな
る。
【００６２】(5).半導体集積回路装置を中央処理装置と
して用い、この中央処理装置の周辺回路などを有するコ
ンピュータシステムにおいて、半導体集積回路装置の集
積度の向上に伴ってコンピュータシステムを小型化する
ことができ、あるいは小型のコンピュータシステムであ
りながら高機能化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の一例を示す断面図である。
【図２】本発明の実施の形態１の半導体集積回路装置を
構成するＬＳＩチップを示す平面図である。
【図３】本発明の実施の形態１において、ＬＳＩチップ
のレイアウトを示す機能ブロック図である。
【図４】本発明の実施の形態１において、入出力回路ク
ラスタの一例を示す説明図である。
【図５】本発明の実施の形態２である半導体集積回路装
置を構成する入出力回路クラスタの一例を示す説明図で
ある。
【図６】本発明の実施の形態２において、ＬＳＩチップ
のレイアウトを示す説明図である。
【図７】(a),(b) は本発明の実施の形態において、半導
体集積回路装置を用いたコンピュータシステムを示す外
観の要部概略図と機能ブロック図である。
【符号の説明】
１ 基板 ２ はんだボール ３ ＬＳＩチップ ４ 封止はんだ ５ キャップ ６ はんだ ７，７ａ〜７ｌ Ｃ４ボンディングパッド ８ 論理ブロック ９ メモリブロック １０ 入出力回路クラスタ １１ａ〜１１ｄ 入力回路 １２ａ〜１２ｄ 出力回路 １３ａ〜１３ｄ 金属配線 １４ａ〜１４ｄ 電源用接続ビア １５ａ〜１５ｄ 金属配線 １６ａ〜１６ｈ 接続端子 １７ａ〜１７ｈ 金属配線 １８ａ〜１８ｈ 信号用接続ビア １９ 外部接続パッド ２０ 接続ビア ２１ 金属配線 ２２ ボンディングパッド ２３，２３ａ 入出力回路クラスタ ２４，２４ａ 入出力回路 ２５，２５ａ 分離領域 ２６，２６ａ 論理回路 ２７ ＬＳＩチップ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 チップとこのチップが実装される基板と
    がＣ４ボンディング方式を用いて接続され、かつ前記チ
    ップの任意の箇所に入出力回路が散在可能に配置される
    半導体集積回路装置であって、前記入出力回路は、少な
    くとも１つ以上の入力回路と少なくとも１つ以上の出力
    回路とが物理的に隣接して配置されるクラスタ構成とさ
    れ、このクラスタ構成の各クラスタ毎に独立の電源給電
    用金属配線が各クラスタ内に設けられていることを特徴
    とする半導体集積回路装置。
  2. 【請求項２】 チップとこのチップが実装される基板と
    がＣ４ボンディング方式を用いて接続され、かつ前記チ
    ップの任意の箇所に、少なくとも入出力回路および論理
    回路が散在可能に配置される半導体集積回路装置であっ
    て、前記入出力回路および論理回路は、少なくとも１つ
    以上の入出力回路とこの入出力回路の両側に配置される
    論理回路とが物理的に隣接して配置されるクラスタ構成
    とされ、このクラスタ構成の各クラスタ毎に独立の電源
    給電用金属配線が各クラスタ内に設けられていることを
    特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置であって、前記各クラスタ毎に設けられる電源は少
    なくとも１種類以上の電源とされ、かつこの各クラスタ
    内の電源種毎にそれぞれ独立の少なくとも１つ以上のＣ
    ４ボンディングパッドが設けられ、この各クラスタ内の
    各電源と対応するＣ４ボンディングパッドが前記電源給
    電用金属配線を用いて接続されていることを特徴とする
    半導体集積回路装置。
  4. 【請求項４】 請求項３記載の半導体集積回路装置であ
    って、前記各クラスタ毎の前記入出力回路の数は、高集
    積密度化を前提として、前記Ｃ４ボンディングパッドの
    ピッチに対応して決定されていることを特徴とする半導
    体集積回路装置。
  5. 【請求項５】 請求項１、２、３または４記載の半導体
    集積回路装置を用いたコンピュータシステムであって、
    前記半導体集積回路装置を中央処理装置として用い、こ
    の中央処理装置の周辺回路などを有することを特徴とす
    るコンピュータシステム。
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