KR101883152B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 서로 이격된 제1 회로와 제2 회로를 포함하고, 내부에 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하는 내부 배선을 비포함하는 반도체 칩, 및 상기 반도체 칩이 안착되고, 상기 반도체 칩 내의 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하는 기판 배선이 배치된 기판을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치, 특히 화상 표시 장치에서 구동용 IC 등의 반도체 칩을 화상 표시 장치를 구성하는 절연상 기판 상에 실장하는 COG(Chip on glass) 기술이 많이 활용되고 있다. 그런데, 최근 전자 장치가 소형화됨에 따라 기판 상에 실장하는 반도체 칩의 사이즈가 점점 감소하고 있고, 이러한 칩 사이즈의 감소에 따라 칩 내부에 형성된 배선의 폭이 감소하고 배선을 라우팅(routing)할 수 있는 마진도 감소하고 있다. 배선의 폭 및 배선 라우팅 마진이 감소하므로 배선 저항이 증가하고 신호 간섭 현상 등이 나타날 수 있다.
따라서, 반도체 칩의 배선 저항을 줄이고 배선 라우팅 마진을 증가시킬 수 있는 기술이 요구된다. 배선 저항의 증가 문제를 해결하기 위해 추가 배선을 형성하거나 배선의 두께를 증가시키는 기술도 있으나, 제품의 원가 상승 및 수율이 저하되는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 반도체 칩의 사이즈를 증가시키지 않으면서도 배선 저항 및 신호 간섭 현상을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspeect)은, 서로 이격된 제1 회로와 제2 회로를 포함하고, 내부에 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하는 내부 배선을 비포함하는 반도체 칩, 및 상기 반도체 칩이 안착되고, 상기 제1 회로와 상기 제2 회로를 기적으로 연결하는 기판 배선이 배치된 기판을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 제1 전압 배선과, 상기 제1 전압 배선과 전기적으로 연결되고, 외부로 노출된 제1 연결 패드와 상기 제1 연결 패드와 이격되어 배치된 제1 입력 패드를 포함하는 반도체 칩, 및 상기 반도체 칩이 안착되고, 상기 제1 연결 패드 및 상기 제1 입력 패드를 전기적으로 연결하는 제1 기판 배선이 배치된 기판을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 화상이 표시되는 표시 영역 및 상기 표시 영역의 주위에 형성된 비표시 영역이 정의된 기판, 상기 기판의 비표시 영역 상에 안착되고, 서로 이격된 제1 회로와 제2 회로를 포함하며, 내부에 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하는 내부 배선을 비포함하는 반도체 칩, 및 상기 기판의 비표시 영역 상에 형성되고, 상기 반도체 칩 내의 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하는 기판 배선을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판 일부에 대한 레이아웃도이다.
도 3은 도 2의 A-A'선을 따라 절단한 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 칩이 실장된 반도체 장치를 개략적으로 나타낸 것이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치에 포함된 반도체 칩의 레이아웃도이다.
도 6은 도 4의 B-B' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판 일부의 레이아웃도이다.
도 8은 도 7의 I 영역을 확대한 확대도이다.
도 9는 도 7의 C-C' 선을 따라 절단한 단면도이다.
도 10은 도 7의 D-D'선을 따라 절단한 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판 일부에 대한 레이아웃도이다.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판 일부에 대한 레이아웃도이다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판 일부에 대한 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 4는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이며, 도 2는 본 발명의 제1 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판의 일부에 대한 레이아웃도이다. 도 3은 도 2의 A-A'선을 따라 절단한 단면도이다. 도 1 및 도 2는 반도체 칩 및 반도체 칩이 실장된 기판의 일부만을 도시하였다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 기판(100), 반도체 칩(200), 기판 배선(110), 외부 배선(120) 등을 포함한다.
기판(100)은 절연 기판일 수 있으며, 구체적으로, 투명한 절연 기판일 수 있다. 예를 들어, 기판(100)은 석영, 세라믹, 플라스틱 등으로 이루어질 수 있다. 더 나아가 기판(100)은 플렉시블 기판일 수 있다. 또는, 기판(100)은 반도체 기판일 수 있으며, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, InAs, 및 InP 등을 포함할 수 있다. 반도체 기판으로 P형 기판 또는 N형 기판이 사용될 수 있으며, 기판(100)은 p형 또는 n형 불순물이 도포되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
반도체 칩(200)은 기판(100) 상에 실장되며, 제1 회로(201), 제2 회로(202), 입력 패드(210) 및 출력 패드(220)를 포함한다. 반도체 칩(200)은 장축과 단축을 포함하고, 도 2를 참조하면, 장축 방향을 X방향, 단축 방향을 Y 방향으로 정의한다. 입력 패드(210)는 반도체 칩(200)의 장축 방향의 단부에 위치하고 외부로 노출되도록 형성된다. 입력 패드(210)를 통해 반도체 칩(200)으로 공급 전압(VDD), 접지 전압(VSS), 클럭 신호(CPV) 등을 입력할 수 있다. 제1 회로(201) 및 제2 회로(202)는 입력 패드(210)를 통해 입력된 신호에 반응하여 반도체 장치에 필요한 신호를 생성할 수 있으며, 반도체 칩(200)의 내부에 형성된 다양한 회로 또는 소자일 수 있다. 예를 들어, 트랜지스터, 다이오드, 또는 반도체 칩(200) 내부에 형성된 배선구조물일 수 있으나, 이에 한정하는 것은 아니다. 제1 회로(201) 및 제2 회로(202)는 서로 이격되어 형성되며, 반도체 칩(200) 내부에는 제1 회로(201) 및 제2 회로(202)를 전기적으로 연결하는 배선이 형성되어 있지 않다. 출력 패드(220)는 입력 패드(210)와 대향하여 반도체 칩(200)의 장변의 단부에 위치하며, 외부로 노출되도록 형성된다. 제1 회로(201) 및 제2 회로(202)에서 생성된 신호는 출력 패드(220)를 통해 외부로 출력된다. 입력 패드(210)와 출력 패드(220)는 다수개 형성될 수 있다.
기판 배선(110)은 기판(100) 상에 형성된다. 제1 회로(201) 및 제2 회로(202)는 기판(100)상에 형성된 기판 배선(110)을 통해 서로 전기적으로 연결된다. 즉, 반도체 칩(200)의 내부에는 제1 회로(201) 및 제2 회로(202)를 연결하는 내부 배선이 형성되어 있지 않고, 제1 회로(201) 및 제2 회로(202)는 기판(100)에 배치된 기판 배선(110)에 의해 서로 전기적으로 연결된다. 또한, 도 2에 도시된 바와 같이, 기판 배선(110)은 다수의 입력 패드(210) 중의 적어도 하나와 연결되어 입력 패드(210)로 입력된 신호를 제1 회로(201) 및 제2 회로(202)에 전달할 수 있다. 기판 배선(110)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)로 형성될 수 있으나, 이에 한정하는 것은 아니다.
도 2를 참조하면, 외부 배선(120)은 반도체 칩(200)의 일측의 기판(100) 상에 형성되고 입력 패드(210)와 전기적으로 연결된다. 외부 배선(120)은 입력 패드(210)로부터 연장되어 기판 배선(110)을 형성한다. 즉, 반도체 칩(110)의 일 측의 기판(100) 상에 형성된 외부 배선(120)이 입력 패드(110)와 연결되고 입력 패드(210)로 부터 연장되어 제1 회로(201)와 제2 회로(202)를 전기적으로 연결하는 기판 배선(110)을 형성할 수 있다. 도 2는 기판 배선(110)이 제1 회로(201)와 제2 회로(202)를 가로지르는 메인 배선(110a)과 메인 배선(110a)으로부터 돌출되어 외부 배선(120) 및 입력 패드(210)와 전기적으로 연결되는 서브 배선(110b)을 포함하는 경우를 예시하나, 이에 한정하는 것은 아니다. 기판 배선(110)은 제1 회로(201)와 제2 회로(202)를 전기적으로 연결할 수 있다면 그 형상에 제한되지 않는다. 도 2에 도시된 바와 같이 기판 배선(110)은 외부 배선(120)과 일체로 형성될 수도 있다.
기판 배선(110)은 제1 회로(201) 및 제2 회로(202)에 전원 전압(VDD) 또는 접지 전압(VSS)을 공급할 수 있다. 이 때, 기판 배선(110)과 연결된 입력 패드(210)는 전원 전압 또는 접지 전압을 공급하는 외부 배선(120)과 전기적으로 연결될 수 있다.
이하, 도 3을 참조하여, 제1 회로(201), 제2 회로(202) 및 기판 배선(110)과의 관계를 보다 구체적으로 살펴본다.
반도체 칩(200)은 제1 회로(201), 제2 회로(202) 및 연결 패드(251)를 포함하고, 제1 회로(201) 및 제2 회로(202)는 각각 제1 배선 구조물(201a) 및 제2 배선 구조물(202a)을 포함할 수 있다. 제1 배선 구조물(201a) 및 제2 배선 구조물(202a)은 각각 층간 절연막(206) 내에 다수의 배선층과 다수의 비아(via)가 교대로 적층되어 배선층이 비아를 통해 연결된 구조를 취할 수 있다. 연결 패드(251)는 반도체 칩(200)의 일면 상에 형성되고 외부로 노출되어 외부와 전기적 신호를 주고 받는 입출력 노드이다. 제1 배선 구조물(201a) 및 제2 배선 구조물(202a)은 각각 비아을 통해 연결 패드(251)와 전기적으로 연결된다. 반면에, 제1 배선 구조물(201a)과 제2 배선 구조물(202a)은 서로 절연되어 있으며, 반도체 칩(200) 내부에는 이들을 전기적으로 연결하는 배선이 형성되어 있지 않다.
한편, 기판(100)은 기판 배선(110), 패시베이션층(130), 컨택(131) 등을 포함한다. 패시베이션층(130)은 기판(100)의 전면을 덮도록 기판 배선(110) 상에 형성되고, 기판 배선(110)의 일부를 노출시키는 컨택(131)을 포함한다. 컨택(131)은 컨팩 패드(132)를 통해 연결 패드(251)와 전기적으로 연결된다. 따라서, 연결 패드(251) 및 컨택(131)에 의해 제1 배선 구조물(201a)과 제2 배선 구조물(202a)은 기판 배선(110)과 서로 전기적으로 연결되고, 제1 회로(201) 및 제2 회로(202)가 기판 배선(110)에 의해 서로 전기적으로 연결된다. 도 3은 연결 패드(251)와 컨택(131)과의 접촉을 원활하게 하기 위해 도전체(261)가 연결 패드(251)와 컨택(131) 사이에 개재되어 있는 경우를 예시하며, 구체적으로 솔더볼 등이 도전체(261)로 사용될 수 있으나, 이에 한정하는 것은 아니다. 연결 패드(251)와 컨택(131)과의 접촉을 원활하게 할 수 있는 것이라면 그 형상이나 재료에 구애받지 않으며, 생략하여도 무방하다.
반도체 칩(200)에 다양한 신호를 입력하기 위해서는 다수의 내부 배선이 필요하다. 그런데 최근 반도체 칩의 사이즈가 점점 감소하고 있어 반도체 칩 내부에 형성되는 배선의 선폭이 좁아지고 있으며, 이에 따라 배선 저항이 증가하고 신호 간섭 현상이 나타난다. 본 발명의 제1 실시예에 따른 반도체 장치는 회로와 회로를 연결하는 배선 또는 회로에 신호를 전달하는 배선을 반도체 칩의 내부에 형성하는 대신 기판 상에 형성함으로써 내부 배선 간의 선폭을 확보할 수 있다. 또한, 내부 배선 간의 마진이 확보되므로 배선 간의 신호 간섭 현상을 감소시킬 수 있다. 더욱이, 기판 배선(110)은 반도체 칩 내부 배선보다 배선의 폭을 넓게 할 수 있으므로 배선 저항이 감소된다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치가 적용된 예이다. 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 액정 표시 장치 또는 유기 발광 표시 장치와 같은 표시 장치일 수 있다. 기판(100)은 표시 영역(101) 및 표시 영역(101)의 주위에 형성된 비표시 영역(102)을 포함하며, 반도체 칩(200)은 기판(100)의 비표시 영역(102) 상에 실장된다. 도면에는 도시되어 있지 않으나, 기판(100)의 표시 영역(101)에는 게이트선, 데이터선, 박막 트랜지스터 및 화소 전극 등이 형성될 수 있으며, 반도체 칩(200)의 출력 패드(120)로부터 출력된 배선은 표시 영역(101)까지 연장되어 게이트선 및 데이터선이 될 수 있다. 또한, 본 실시예에 따른 반도체 장치는 기판(100)과 대향되며 기판(100)보다 작은 크기의 상부 표시판을 더 포함할 수 있다. 이 때, 반도체 칩(200)은 드라이버 IC로 표시 장치를 구동하는 구동 신호를 생성할 수 있다. 또한, 기판 배선(110)은 제1 회로(201) 및 재2 회로(202)에 전원 전압 또는 접지 전압을 공급하는 전압 배선일 수 있으나, 이에 한정하는 것은 아니다.
이하, 도 5 내지 도 10을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다. 도 5는 본 발명의 제2 실시예에 따른 반도체 장치에 포함된 반도체 칩의 레이아웃도이다. 도 6은 도 5의 B-B'선을 따라 절단한 단면도이다. 도 7은 본 발명의 제2 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판의 일부에 대한 레이아웃도이다. 도 8은 도 7의 I 영역의 확대도이다. 도 9는 도 7의 C-C'선을 따라 절단한 단면도이다. 도 10은 도 7의 D-D'선을 따라 절단한 단면도이다. 본 실시예에 따른 반도체 장치는 반도체 칩의 내부에 내부 배선이 형성되고 상기 내부 배선이 기판 상에 형성된 기판 배선과 전기적으로 연결된다는 점이 제1 실시예에 따른 반도체 장치와 상이하다. 이하에서는 이를 중심으로 설명하고 제1 실시예와 실질적으로 동일한 구성요소를 동일한 도면 부호를 사용하며 자세한 설명을 생략한다.
우선, 도 5, 도 6 및 도 8을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 반도체 칩(200)에 대해 설명한다. 반도체 칩(200)은 다수의 단위 셀(203), 다수의 입력 패드(210), 다수의 출력 패드(220), 내부 배선(230), 다수의 연결 패드(251, 252) 등을 포함한다. 본 실시예의 반도체 칩(200)은 장축과 단축을 가 질 수 있으며, 도 5를 참조하면, 장축 방향을 X방향, 단축 방향을 Y방향으로 정의한다.
다수의 단위 셀(203)은 회로를 포함하고 있으며, 입력 패드(110) 등을 통해 반도체 칩(200)에 인가되는 전원 신호 또는 구동 제어 신호 등에 반응하여 출력 신호를 생성할 수 있다.
내부 배선(230)은 다수의 단위 셀(203)에 신호를 공급하는 역할을 하며, 적어도 하나 이상 형성될 수 있다. 구체적으로, 내부 배선(230)은 반도체 칩(200)의 장축 방향을 따라 서로 나란히 연장되어 형성된 제1 내부 배선(231) 및 제2 내부 배선(232)을 포함한다. 도 6을 참조하면, 다수의 단위 셀(203)은 각각 게이트 구조물(204) 및 층간 절연막(206) 내에 다수의 배선층과 다수의 비아가 적층되어 형성된 배선 구조물(205)을 포함할 수 있으며, 배선 구조물(205)은 비아를 통해 제2 내부 배선(232)과 전기적으로 연결된다. 마찬가지로, 제1 내부 배선(231)도 비아를 통해 단위 셀(203)의 배선 구조물과 전기적으로 연결된다.
도 6 및 도 8을 참조하면, 반도체 칩(200)의 일면 상에 외부로 노출된 제1 연결 패드(251) 및 제2 연결 패드(252)가 형성될 수 있다. 제1 연결 패드(251) 및 제2 연결 패드(252)는 외부로 노출되어 외부와 전기적 신호를 주고 받을 수 있다. 제2 내부 배선(232)은 제2 비아(242)를 통해 제2 연결 패드(252)와 전기적으로 연결되고, 제1 내부 배선(231)은 제1 비아(241)를 통해 제1 연결 패드(251)와 전기적으로 연결된다.
다시, 도 5를 참조하면, 입력 패드(210) 및 출력 패드(220)는 반도체 칩(200)의 일면 상에 형성되어 외부로 노출되며, 적어도 하나 이상 형성될 수 있다. 입력 패드(210)는 내부 배선(230)과 이격되어 형성되며, 예를 들어, 반도체 칩(200)의 장축 방향의 일단부에 형성된다. 출력 패드(220)는 이와 대향하는 장축 방향의 타단부에 형성될 수 있다.
이어서, 도 7을 참조하면, 기판(100)은 기판 배선(311, 312, 321, 322) 및 외부 배선(120)을 포함한다. 기판 배선(311, 312, 321, 322)은 기판(100) 상에 형성되며, 제1 내부 배선(231)과 상, 하로 나란히 연장된 제1 기판 배선(311, 312) 및 제2 내부 배선(232)과 상, 하로 나란히 연장된 제2 기판 배선(321, 322)을 포함한다. 제1 기판 배선(311, 312)은 Y 방향으로 연장되어 제1 내부 배선(231)과 오버랩되는 제1 서브 라인(311) 및 제1 서브 라인(311)으로부터 돌출되어 적어도 하나 이상의 제1 입력 패드(211)과 연결되는 제2 서브 라인(312)을 포함한다. 도 7은 제2 서브 라인(312)이 제1 서브 라인(311)으로부터 Y방향으로 돌출되어 2개의 제1 입력 패드(211)와 전기적으로 연결된 경우를 예시하나 이에 한정하는 것은 아니다. 예를 들어, 제2 서브 라인(312)은 제1 서브 라인(311)으로부터 다양한 형태로 연장될 수 있으며, 1개 또는 3개 이상의 입력 패드(210)와 연결될 수 있다. 제2 기판 배선(321, 322)은 X방향으로 연장되어 제2 내부 배선(232)과 오버랩되는 제3 서브 라인(321) 및 제3 서브 라인(321)으로부터 Y방향으로 돌출되어 적어도 하나 이상의 제2 입력 패드(212)와 연결되는 제4 서브 라인(322)을 포함한다.
또한, 제1 기판 배선(311, 312)의 폭(W1)은 제1 내부 배선(231)의 폭(W2)보다 넓을 수 있으며, 마찬가지로 제2 기판 배선(321, 322)의 폭은 제2 내부 배선(232)의 폭보다 넓을 수 있다. 이미 상술한 바와 같이, 기판 배선의 선폭을 내부 배선보다 넓게 형성할 수 있으므로 저항이 감소된다.
외부 배선(120)은 반도체 칩(200)의 일측의 기판(100) 상에 형성되어 다수의 연결 패드(210) 중 적어도 하나와 연결된다. 외부 배선(200)으로부터 연장되어 제1 기판 배선(311, 312) 및 제2 기판 배선(321, 322)이 형성될 수 있다. 즉, 외부 배선(120)과 제1 기판 배선(311, 312)은 일체로 형성될 수 있으며, 마찬가지로 외부 배선(120)과 제2 기판 배선(321, 322)도 일체로 형성될 수 있다.
이하, 도 8 내지 도 10을 참조하여 반도체 칩(200)의 내부에 위치하는 제1 내부 배선(231)과 제2 내부 배선(232) 및 기판(100) 상에 위치하는 제1 기판 배선(311, 312)과 제2 기판 배선(321, 322)과의 관계를 구체적으로 살펴본다.
제1 내부 배선(231) 상에 제1 연결 패드(251)가 형성되고, 제1 내부 배선(251)과 제1 연결 패드(251)는 제1 비아(241)를 통해 전기적으로 연결된다. 기판(100) 상에 제1 서브 라인(311) 및 제2 서브 라인(312)을 덮는 패시베이션층(360)이 형성되고, 패시베이션층(360) 내에는 제1 서브 라인(311)을 노출시키는 제1 컨택(341)이 형성된다. 제1 컨택(341)은 컨택 패드(132)와 접촉되고 컨택 패드(132)는 도전체(262)를 매개로 제1 연결 패드(251)와 전기적으로 연결된다. 도 9 및 도 10은 컨택 패드(132)와 제1 연결 패드(251) 사이에 접촉을 원활하게 하기 위하여 도전체(261)가 매개되어 있으나, 이에 한정하는 것은 아니며, 생략하여도 무방하다. 이와 같은 방식으로, 제1 내부 배선(231)과 제1 서브 라인(311)은 서로 전기적으로 연결된다. 제1 서브 라인(311)으로부터 돌출된 제2 서브 라인(312)은 패시베이션층(360) 내에 형성된 제1 입력 컨택(331)을 통해 제1 입력 패드(211)와 연결되어 있다. 따라서, 제1 입력 패드(211), 제2 서브 라인(312), 제1 서브 라인(311), 및 제1 내부 배선(231)이 전기적으로 연결되게 된다. 이 때, 제1 기판 배선(311, 312)은 제1 내부 배선(231)에 접지 전압 또는 전원 전압을 공급해주는 전압 배선일 수 있다.
마찬가지로, 제2 내부 배선(232) 상에 제2 연결 패드(252)가 형성되고, 제2 내부 배선(232)과 제2 연결 패드(252)는 제2 비아(242)를 통해 전기적으로 연결된다. 기판(100) 상에 제3 서브 라인(321) 및 제4 서브 라인(322)을 덮는 패시베이션층(360)이 형성되고, 패시베이션층(360) 내에는 제3 서브 라인(321)을 노출시키는 제2 컨택(342)이 형성된다. 제2 컨택(342)은 컨택 패드(132)와 접촉되어 있으며, 컨택 패드(132)는 도전체(261)를 매개로 제2 연결 패드(252)와 전기적으로 연결된다. 이에 의해, 제2 내부 배선(252)은 제3 서브 라인(321)과 전기적으로 연결된다. 제3 서브 라인(321)으로부터 돌출된 제4 서브 라인(322)은 패시베이션층(360) 내에 형성된 제2 입력 컨택(332)을 통해 제2 입력 패드(212)와 전기적으로 연결된다. 따라서, 제2 내부 배선(232), 제3 서브 라인(321), 제4 서브 라인(322), 및 제2 입력 패드(212)는 전기적으로 연결되어 있다. 이 때, 제2 기판 배선(321, 322)은 제2 내부 배선(232)에 접지 전압 또는 전원 전압을 공급해주는 전압 배선일 수 있다. 예를 들어, 제1 기판 배선(311, 312)이 전원 전압 배선인 경우, 제2 기판 배선(321, 322)는 접지 전압 배선일 수 있다.
본 실시예에 따른 반도체 장치는 반도체 칩 내부에 형성된 내부 배선 외에 내부 배선과 연결되어 반도체 칩에 전압을 공급하는 배선을 기판 상에 형성함으로써 내부 배선, 예를 들어, 반도체 칩에 전압을 공급하는 내부 배선의 수를 감소시킬 수 있다. 이로 인해 내부 배선 간의 선폭이 확보되고, 배선 저항이 감소할 수 있다.
또한, 본 실시예에 따른 반도체 장치는 도 4에 도시된 바와 같이 표시 장치일 수 있다. 구체적으로, 기판(100)은 화상이 표시되는 표시 영역과 표시 영역의 주위에 형성된 비표시 영역으로 구분될 수 있으며, 반도체 칩(200)은 비표시 영역 상에 실장될 수 있다. 예를 들어, 반도체 장치가 액정 표시 장치인 경우, 기판(100)의 표시 영역에 게이트선, 데이터선, 박막 트랜지스터, 화소 전극 등이 형성되고, 기판(100)보다 작은 크기로 기판(100)과 대향하는 상부 표시판이 적층될 수 있다. 이 때, 기판(100)과 상부 표시판 사이에는 액정층이 개재된다.
이하, 도 11을 참조하여 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 본 실시예가 제2 실시예와 상이한 점은 제1 기판 배선과 제2 기판 배선이 서로 상이한 층에 위치한다는 점이며, 이하 이를 중심으로 설명한다. 본 발명의 제3 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판의 일부에 대한 레이아웃도는 도 7과 동일하며, 도 11은 도 7의 D-D' 선을 따라 절단한 단면도이다.
도 11을 참조하면, 기판(100) 상에 제3 서브 라인(321)이 형성되고, 제3 서브 라인(321)을 덮는 제1 패시베이션층(361)이 형성된다. 제1 패시베이션층(361) 상에 제1 서브 라인(311)이 형성된다. 즉, 제1 서브 라인(311)과 제3 서브 라인(321)이 서로 다른 층 상에 위치하게 되고, 제1 패시베이션층(361) 및 제2 패시베이션층(362)에 의해 제1 서브 라인(311)과 제2 서브 라인(321)은 서로 절연된다. 따라서, 제1 서브 라인(311)을 포함하는 제1 기판 배선과 제3 서브 라인(321)을 포함하는 제2 기판 배선도 서로 다른 층 상에 존재하게 된다. 제3 서브 라인(321)을 노출시키는 제2 컨택(342)은 제1 패시베이션층(361)과 제2 패시베이션층(362)을 관통하여 형성된다. 제1 서브 라인(311)과 제3 서브 라인(321)이 서로 다른 층 상에 존재하는 경우 도 7에 도시된 바와 달리 제1 서브 라인(311)과 제3 서브 라인(321)이 서로 오버랩되게 그려질 수 있다.
이하, 도 12를 참조하여 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. 도 12는 본 발명의 제4 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판의 일부에 대한 레이아웃도이다. 본 실시예에 따른 반도체 장치는 제1 서브 라인 및 제3 서브 라인이 각각 제1 내부 배선 및 제2 내부 배선과 중첩되지 않고 제1 내부 배선 및 제2 내부 배선의 일측의 기판 상에 형성된다는 점이 제2 실시예와 상이하다. 이하 이를 중심으로 설명한다.
도 12를 참조하면, 제1 기판 배선(311, 312, 313)은 기판(100) 상에 형성되며, 제1 서브 라인(311), 제2 서브 라인(312), 및 제1 연결 라인(313)을 포함한다. 제1 서브 라인(311)은 제1 내부 배선(231)의 일측의 기판(100) 상에 X 방향으로 연장되어 형성되므로 제1 내부 배선(231)과 오버랩되지 않는다. 제2 서브 라인(312)은 제1 서브 라인(311)으로부터 Y 방향으로 돌출되어 제1 연결 패드(211)와 전기적으로 연결된다. 제1 연결 라인(313)은 제1 서브 라인(311)으로부터 Y 방향으로 돌출되어 제1 내부 배선(231)과 전기적으로 연결된다. 제2 서브 라인(312)은 외부 배선(120)으로부터 연장되어 형성될 수 있다. 즉, 제1 기판 배선(311, 312, 313)은 외부 배선(120)으로부터 반도체 칩(200)과 오버랩되도록 연장된, 제1 서브 라인(311), 제2 서브 라인(312) 및 제1 연결 라인(313)을 포함하며, 외부 배선(120), 제1 서브 라인(311), 제2 서브 라인(312) 및 제1 연결 라인(313)은 일체로 형성될 수 있다.
마찬가지로, 제2 기판 배선(321, 322, 323)도 기판(100) 상에 형성되며, 제3 서브 라인(321), 제4 서브 라인(322), 및 제2 연결 라인(323)을 포함한다. 제3 서브 라인(321)은 제2 내부 배선(232)의 일측의 기판(100) 상에 X 방향으로 연장되어 형성되므로 제2 내부 배선(232)과 오버랩되지 않는다. 제4 서브 라인(322)은 제3 서브 라인(321)으로부터 Y 방향으로 돌출되어 제2 연결 패드(212)와 전기적으로 연결된다. 제2 연결 라인(323)은 제3 서브 라인(321)으로부터 Y 방향으로 돌출되어 제2 내부 배선(232)과 전기적으로 연결된다. 또한, 제4 서브 라인(322)은 외부 배선(120)으로부터 연장된 것일 수 있다.
이하, 도 13을 참조하여 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다. 도 13은 본 발명의 제5 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판의 일부에 대한 레이아웃도이다. 본 실시예에 따른 반도체 장치는 제1 내부 배선 및 제2 내부 배선이 서로 교대로 일렬로(in a line)로 배치된다는 점이 제2 실시예와 상이하다. 이하, 이를 중심으로 설명하며, 제2 실시예와 실질적으로 동일한 구성요소에 대해서는 자세한 설명을 생략한다.
도 13을 참조하면, 제1 내부 배선(231)은 다수의 제1 서브 패턴(231a) 및 다수의 제2 서브 패턴(231b)을 포함한다. 제1 서브 패턴(231a)과 제2 서브 패턴(231b) 서로 이격되어 일렬로 배치되어 있으며, 각각 제1 기판 배선(311, 312, 313)과 전기적으로 연결된다.
제2 내부 배선(232)은 서로 이격된 다수의 제3 서브 패턴(232a) 및 다수의 제4 서브 패턴(232b)을 포함한다. 제3 서브 패턴(232a) 및 제4 서브 패턴(232b)은 서로 이격되어 일렬로 배치되며, 각각 제2 기판 배선(321, 322, 323)과 연결된다.
제1 기판 배선(311, 312, 313)은 X방향으로 연장된 제1 서브 라인(311), 제1 서브 라인(311)으로부터 돌출되어 제1 입력 패드와 연결되는 제2 서브 라인(312) 및 제1 서브 라인(311)으로부터 돌출되어 제1 내부 배선(231)과 연결되는 제1 연결 라인(313)을 포함한다. 제2 기판 배선(321, 322, 323)은 X방향으로 연장된 제3 서브 라인(321), 제3 서브 라인(321)으로부터 돌출되어 제2 입력 패드와 연결되는 제4 서브 라인(322) 및 제3 서브 라인(321)으로부터 돌출되어 제2 내부 배선(232)과 연결되는 제2 연결 라인(323)을 포함한다. 도 13은 제1 서브 라인(311)이 제1 내부 배선(231) 및 제2 내부 배선(232)의 일측의 기판(100) 상에 배치되고, 제3 서브 라인(321)이 제1 내부 배선(231) 및 제2 내부 배선(232)의 타측이 기판(100) 상에 형성된 경우를 예시하나, 이에 한정하는 것은 아니다. 제1 서브 라인(311) 및 제3 서브 라인(321) 중 어느 하나는 제1 내부 배선(231) 및 제2 내부 배선(232)과 오버랩되어 형성되고 나머지는 제1 내부 배선(231) 및 제2 내부 배선(232)의 일측의 기판(100) 상에 형성될 수 있다. 또한, 1 기판 배선(311, 312, 313)과 제2 기판 배선(321, 322, 323)이 서로 상이한 층에 형성되는 경우 제1 서브 라인(311) 및 제3 서브 라인(321)이 모두 제1 내부 배선(231) 및 제2 내부 배선(232)과 오버랩되도록 형성될 수 있다.
이하, 도 14를 참조하여 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명한다. 도 14는 본 발명의 제6 실시예에 따른 반도체 장치에서 반도체 칩이 실장된 기판의 일부에 대한 레이아웃도이다. 본 실시예에 따른 반도체 장치는 제1 내부 배선과 제2 내부 배선이 지그재그로 배치된다는 점이 제2 실시예와 상이하다. 이하, 이를 중심으로 설명하고 제2 실시예와 실질적으로 동일한 구성요소에 대해서는 자세한 설명을 생략한다.
도 14를 참조하면, 반도체 칩(200)은 제1 내부 배선(231) 및 제2 내부 배선(232)을 포함한다. 제1 내부 배선(231)은 다수의 제1 서브 패턴(231a)을 포함하고, 다수의 제1 서브 패턴(231a)은 서로 이격되어 X방향으로 일렬로 배치된다. 제2 내부 배선(232)은 다수의 제3 서브 패턴(232a)을 포함하고, 다수의 제3 서브 패턴(232a)은 서로 이격되어 X방향으로 일렬로 배치된다. 제1 서브 패턴(231a)과 제3 서브 패턴(232a)은 X방향으로 나란히 연장되며, 서로 지그재그로 배치된다.
기판(100)은 기판(100) 상에 형성된 제1 기판 배선(311, 312) 및 제2 기판 배선(321, 322)을 포함한다. 제1 기판 배선(311, 312)은 제1 서브 패턴(231a)과 오버랩되고 X방향으로 연장된 제1 서브 라인(311)과 제1 서브 라인(311)으로부터 돌출되어 제1 입력 패드와 연결된 제2 서브 라인(312)을 포함한다. 제2 기판 배선(321, 322)은 제3 서브 패턴(232a)과 오버랩되고 X방향으로 연장된 제3 서브 라인(321)과 제3 서브 라인(321)으로부터 돌출되어 제2 입력 패드와 전기적으로 연결되는 제4 서브 라인(322)을 포함한다.
또한, 도면에는 도시되어 있지 않으나 제1 서브 라인(311)은 제1 내부 배선(231)의 일측에 형성되고, 제3 서브 라인(321)은 제2 내부 배선(232)의 일측에 형성할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 기판 배선
200: 반도체 칩 201: 제1 회로
202: 제2 회로 210: 입력 패드
220: 출력 패드 231: 제1 내부 배선
232: 제2 내부 배선 311: 제1 서브 라인
312: 제2 서브 라인 313: 제1 연결 라인
321: 제3 서브 라인 322: 제4 서브 라인
323: 제2 연결 라인

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제1 전압 배선과,
    상기 제1 전압 배선과 전기적으로 연결되고, 외부로 노출된 제1 연결 패드와
    상기 제1 연결 패드와 이격되어 배치된 제1 입력 패드를 포함하는 반도체 칩; 및
    상기 반도체 칩이 안착되고, 상기 제1 연결 패드 및 상기 제1 입력 패드를 전기적으로 연결하는 제1 기판 배선이 배치된 기판을 포함하되,
    상기 제1 기판 배선은,
    상기 제1 전압 배선을 따라 연장되어 형성된 제1 서브 라인과,
    상기 제1 서브 라인으로부터 연장되어 상기 제1 입력 패드와 전기적으로 연결되는 제2 서브 라인을 포함하는 반도체 장치.
  5. 제1 전압 배선과,
    상기 제1 전압 배선과 전기적으로 연결되고, 외부로 노출된 제1 연결 패드와
    상기 제1 연결 패드와 이격되어 배치된 제1 입력 패드를 포함하는 반도체 칩; 및
    상기 반도체 칩이 안착되고, 상기 제1 연결 패드 및 상기 제1 입력 패드를 전기적으로 연결하는 제1 기판 배선이 배치된 기판을 포함하되,
    상기 반도체 칩은, 상기 제1 전압 배선과 이격되고, 상기 제1 전압 배선과 나란히 연장되어 형성된 제2 전압 배선,
    상기 제2 전압 배선과 전기적으로 연결되고, 외부로 노출된 제2 연결 패드, 및
    상기 제2 연결 패드와 이격되어 형성된 제2 입력 패드를 더 포함하고,
    상기 기판은, 상기 제2 연결 패드와 상기 제2 입력 패드를 전기적으로 연결하는 제2 기판 배선을 더 포함하는 반도체 장치.
  6. 삭제
  7. 제4 항에 있어서,
    상기 제1 서브 라인은 상기 제1 전압 배선과 오버랩되도록 형성되는 반도체 장치.
  8. 제4 항에 있어서,
    상기 반도체 칩은, 상기 제1 전압 배선과 이격되고, 상기 제1 전압 배선과 나란히 연장되어 형성된 제2 전압 배선, 상기 제2 전압 배선과 전기적으로 연결되고, 외부로 노출된 제2 연결 패드, 및 상기 제2 연결 패드와 이격되어 형성된 제2 입력 패드를 더 포함하고,
    상기 기판은, 상기 제2 연결 패드와 상기 제2 입력 패드를 전기적으로 연결하는 제2 기판 배선을 더 포함하며,
    상기 제2 기판 배선은, 상기 제1 서브 라인과 나란히 연장된 제3 서브 라인과,
    상기 제3 서브 라인으로부터 연장되어 상기 제2 입력 패드와 전기적으로 연결되는 제4 서브 라인을 포함하는 반도체 장치.
  9. 제4 항에 있어서,
    상기 반도체 칩은, 제1 방향의 장축 및 상기 제1 방향과 교차하는 제2 방향의 단축을 포함하고,
    상기 제1 전압 배선이 상기 제1 방향을 따라 연장되어 형성된 반도체 장치.
  10. 제4 항에 있어서,
    상기 기판은 화상이 표시되는 표시 영역 및 상기 표시 영역 주위의 비표시 영역을 포함하고,
    상기 반도체 칩이 상기 비표시 영역 상에 안착되며,
    상기 반도체 칩이 구동 칩인 반도체 장치.
  11. 제5 항에 있어서,
    상기 제1 전압 배선은 서로 이격되어 제1 방향으로 일렬로(in a line)로 배치된 다수의 제1 서브 패턴을 포함하고,
    상기 제1 서브 패턴이 상기 제1 기판 배선과 전기적으로 연결된 반도체 장치.
  12. 제11 항에 있어서,
    상기 반도체 칩은, 서로 이격되어 제1 방향으로 일렬로 배치되며, 상기 제1 서브 패턴과 교대로 배치되는 다수의 제2 서브 패턴을 포함하는 제2 전압 배선과,
    상기 제2 전압 배선과 전기적으로 연결되고, 외부로 노출된 제2 연결 패드와,
    상기 제2 연결 패드와 이격되어 형성된 제2 입력 패드를 더 포함하고,
    상기 기판은, 상기 제2 연결 패드와 상기 제2 입력 패드를 전기적으로 연결하는 제2 기판 배선을 더 포함하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 반도체 칩은, 서로 이격되어 제1 방향으로 일렬로 배치되고, 상기 제1 서브 패턴과 지그재그로 배치되는 다수의 제2 서브 패턴을 포함하는 제2 전압 배선과,
    상기 제2 전압 배선과 전기적으로 연결되고, 외부로 노출된 제2 연결 패드와,
    상기 제2 연결 패드와 이격되어 형성된 제2 입력 패드를 더 포함하고,
    상기 기판은, 상기 제2 연결 패드와 상기 제2 입력 패드를 전기적으로 연결하는 제2 기판 배선을 더 포함하는 반도체 장치.
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