JPH05326843A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05326843A JPH05326843A JP15615692A JP15615692A JPH05326843A JP H05326843 A JPH05326843 A JP H05326843A JP 15615692 A JP15615692 A JP 15615692A JP 15615692 A JP15615692 A JP 15615692A JP H05326843 A JPH05326843 A JP H05326843A
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- Japan
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- semiconductor integrated
- integrated circuit
- circuit device
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Abstract
(57)【要約】
【目的】 短期間で設計または設計変更を可能にし、な
おかつ遅延値等の性能を向上可能にする。 【構成】 一定の論理および一定のパターンレイアウト
を持つセル１およびセル１間の接続情報から構成される
機能モジュール７をある一定領域内に配置配線し、さら
にその周囲に電源を供給するためのリング状金属配線３
を付加する。
おかつ遅延値等の性能を向上可能にする。 【構成】 一定の論理および一定のパターンレイアウト
を持つセル１およびセル１間の接続情報から構成される
機能モジュール７をある一定領域内に配置配線し、さら
にその周囲に電源を供給するためのリング状金属配線３
を付加する。
Description
【０００１】
【産業上の利用分野】この発明は、機能モジュールの周
囲に電源を供給するリング状金属配線を有する半導体集
積回路装置に関するものである。
囲に電源を供給するリング状金属配線を有する半導体集
積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路の設計において、設計し
ようとする回路は、一般に複数の機能モジュールに分割
できる。この場合、１つの機能モジュールを実現する方
法は大きく分類して２種類ある。
ようとする回路は、一般に複数の機能モジュールに分割
できる。この場合、１つの機能モジュールを実現する方
法は大きく分類して２種類ある。
【０００３】第１番目の方法は、その機能モジュール
を、ただ１つの固有のパターンレイアウトによって構成
されるセル（以下、ハードマクロセルという）として実
現する方法である。
を、ただ１つの固有のパターンレイアウトによって構成
されるセル（以下、ハードマクロセルという）として実
現する方法である。
【０００４】図７は上記第１番目の方法で構成した機能
モジュールを搭載した従来の半導体集積回路装置を示す
概念図であり、この図において、１４は半導体集積回路
装置、５は入出力パッド、１５はこの方法で実現した機
能モジュール、３は機能モジュール１５の周囲に配置し
た電源を供給するためのリング状金属配線である。
モジュールを搭載した従来の半導体集積回路装置を示す
概念図であり、この図において、１４は半導体集積回路
装置、５は入出力パッド、１５はこの方法で実現した機
能モジュール、３は機能モジュール１５の周囲に配置し
た電源を供給するためのリング状金属配線である。
【０００５】この方法では、機能モジュール１５のパタ
ーンレイアウトは、その機能モジュール１５専用に作成
するので、集積度が高くかつ速度性能の高い機能モジュ
ールが実現可能である。但し、その機能モジュール１５
を開発する期間は後述する第２番目の方法より長期間に
なる。
ーンレイアウトは、その機能モジュール１５専用に作成
するので、集積度が高くかつ速度性能の高い機能モジュ
ールが実現可能である。但し、その機能モジュール１５
を開発する期間は後述する第２番目の方法より長期間に
なる。
【０００６】また、設計になんらかの変更が生じた場
合、その偏向が機能モジュール１５全体のパターンレイ
アウトに影響を及ぼす場合もあり、後述する第２番目の
方法より修正は容易でない。従って、主にランダムアク
セスメモリなどの記憶素子の設計変更頻度が少なく汎用
性の高い機能モジュールにこの方法が用いられる。
合、その偏向が機能モジュール１５全体のパターンレイ
アウトに影響を及ぼす場合もあり、後述する第２番目の
方法より修正は容易でない。従って、主にランダムアク
セスメモリなどの記憶素子の設計変更頻度が少なく汎用
性の高い機能モジュールにこの方法が用いられる。
【０００７】次に、第２番目の方法は、その機能モジュ
ールを構成する論理ゲート，フリップフロップ等をセル
ライブラリとして用意しておき、それら用意されたセル
を組み合わせて接続することで機能モジュールを実現す
る方法である。
ールを構成する論理ゲート，フリップフロップ等をセル
ライブラリとして用意しておき、それら用意されたセル
を組み合わせて接続することで機能モジュールを実現す
る方法である。
【０００８】例えば、インバータ，ＮＡＮＤ等のセルを
組み合わせることで加算器が構成できる。この方法で
は、インバータ、ＮＡＮＤ等のセルのパターンレイアウ
トはあらかじめ用意しておく。
組み合わせることで加算器が構成できる。この方法で
は、インバータ、ＮＡＮＤ等のセルのパターンレイアウ
トはあらかじめ用意しておく。
【０００９】この加算器の構成要素は、インバータ，Ｎ
ＡＮＤ等のセルおよびセル間の接続情報（以下、セル間
の接続情報のことをネットリストという）になる。この
ような構成の機能モジュールを以下ではソフトマクロ機
能モジュールという。
ＡＮＤ等のセルおよびセル間の接続情報（以下、セル間
の接続情報のことをネットリストという）になる。この
ような構成の機能モジュールを以下ではソフトマクロ機
能モジュールという。
【００１０】従って、加算器のパターンレイアウトは、
加算器あるいは半導体集積回路全体を自動配置配線する
時に初めて確定する。この場合、遅延値等の性能は自動
配置配線するまでは決定しない。
加算器あるいは半導体集積回路全体を自動配置配線する
時に初めて確定する。この場合、遅延値等の性能は自動
配置配線するまでは決定しない。
【００１１】図８は上記第２番目の方法で構成した従来
の半導体集積回路装置を示す概念図であり、この半導体
集積回路装置１４全体で他の回路も一括して自動配置配
線する場合には、機能モジュールを構成するハードマク
ロセル１６が半導体集積回路装置上に点在することにな
り、遅延値は上記第１番目の方法より大きくなるという
短所がある。
の半導体集積回路装置を示す概念図であり、この半導体
集積回路装置１４全体で他の回路も一括して自動配置配
線する場合には、機能モジュールを構成するハードマク
ロセル１６が半導体集積回路装置上に点在することにな
り、遅延値は上記第１番目の方法より大きくなるという
短所がある。
【００１２】一方、機能モジュールに設計変更が生じた
場合、変更部分のネットリストの修正および自動配置配
線のみで設計変更が完了するので、変更作業が容易であ
るという利点がある。ある半導体集積回路装置に特有
で、汎用性の低い機能モジュールの設計にはこの方法が
用いられる。
場合、変更部分のネットリストの修正および自動配置配
線のみで設計変更が完了するので、変更作業が容易であ
るという利点がある。ある半導体集積回路装置に特有
で、汎用性の低い機能モジュールの設計にはこの方法が
用いられる。
【００１３】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、上記第１番目
り方法によりハードマクロセルとして機能モジュールを
構成する場合には、遅延値等の性能は向上可能である
が、設計期間が長く、かつ設計変更が容易でなく、ま
た、上記第２番目の方法によりソフトマクロとして機能
モジュールを構成する場合には、設計期間が短く、設計
変更も容易であるが、第１番目の方法に比べて遅延値等
の性能は悪いなどの問題点があった。すなわち、短期間
で設計，設計変更を行うことと遅延値等の性能を向上さ
せることとの両立が困難であるなどの問題点があった。
装置は以上のように構成されているので、上記第１番目
り方法によりハードマクロセルとして機能モジュールを
構成する場合には、遅延値等の性能は向上可能である
が、設計期間が長く、かつ設計変更が容易でなく、ま
た、上記第２番目の方法によりソフトマクロとして機能
モジュールを構成する場合には、設計期間が短く、設計
変更も容易であるが、第１番目の方法に比べて遅延値等
の性能は悪いなどの問題点があった。すなわち、短期間
で設計，設計変更を行うことと遅延値等の性能を向上さ
せることとの両立が困難であるなどの問題点があった。
【００１４】この発明は、上記のような問題点を解消す
るためになされたもので、ソフトマクロ機能モジュール
をある一定領域内に配置配線し、さらにその周囲に電源
を供給するためのリング状金属配線を付加することによ
り、ハードマクロセルによる機能モジュールを作成する
場合に匹敵する集積度，遅延値等の性能を保持しつつ、
ソフトマクロ機能モジュールを作成する場合に匹敵する
短期に設計，設計変更を実現できる半導体集積回路装置
を得ることを目的とする。
るためになされたもので、ソフトマクロ機能モジュール
をある一定領域内に配置配線し、さらにその周囲に電源
を供給するためのリング状金属配線を付加することによ
り、ハードマクロセルによる機能モジュールを作成する
場合に匹敵する集積度，遅延値等の性能を保持しつつ、
ソフトマクロ機能モジュールを作成する場合に匹敵する
短期に設計，設計変更を実現できる半導体集積回路装置
を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、一定領域内に配置配線された、一定の論
理，一定のパターンレイアウトを持つセルおよび該セル
間の接続情報から構成される機能モジュールを有し、該
機能モジュールの周囲に電源供給用のリング状金属配線
を配置したものである。
積回路装置は、一定領域内に配置配線された、一定の論
理，一定のパターンレイアウトを持つセルおよび該セル
間の接続情報から構成される機能モジュールを有し、該
機能モジュールの周囲に電源供給用のリング状金属配線
を配置したものである。
【００１６】
【作用】この発明における半導体集積回路装置は、例え
ばソフトマクロ機能モジュールをある一定領域内に配置
配線することで、機能モジュール内部の配線長を短縮し
て、動作の速度向上を可能にし、また、ソフトマクロ機
能モジュールであるので設計が容易で、設計変更があっ
た場合にも、短期間でその変更を可能にする。
ばソフトマクロ機能モジュールをある一定領域内に配置
配線することで、機能モジュール内部の配線長を短縮し
て、動作の速度向上を可能にし、また、ソフトマクロ機
能モジュールであるので設計が容易で、設計変更があっ
た場合にも、短期間でその変更を可能にする。
【００１７】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は機能モジュールを持った全面
敷き詰め型ゲートアレイ（以下、単にゲートアレイとい
う）用のランダムアクセスメモリ（以下、ＲＡＭとい
う）のハードマクロセル、２はＲＡＭのテスト回路で、
これが製造された製品が良品かどうかを判定する試験を
実施するための付加回路で、例えばスキャンパス回路な
どがある。
する。図１において、１は機能モジュールを持った全面
敷き詰め型ゲートアレイ（以下、単にゲートアレイとい
う）用のランダムアクセスメモリ（以下、ＲＡＭとい
う）のハードマクロセル、２はＲＡＭのテスト回路で、
これが製造された製品が良品かどうかを判定する試験を
実施するための付加回路で、例えばスキャンパス回路な
どがある。
【００１８】また、３は一定領域内に配置配線されたハ
ードマクロセル１およびテスト回路２の周囲に付加され
た電源供給用のリング状金属配線である。
ードマクロセル１およびテスト回路２の周囲に付加され
た電源供給用のリング状金属配線である。
【００１９】次に動作について説明する。いま、ゲート
アレイ用のＲＡＭにテスト回路２を付与する場合には、
通常動作時においても、信号がテスト回路２部分を通過
するため、一般にはテスト回路無しのＲＡＭに比べて遅
延が増加する。従って、テスト回路２部分をＲＡＭに隣
接配置させ、通常動作時の信号経路を短縮することで、
遅延の増加を最小限に抑えている。
アレイ用のＲＡＭにテスト回路２を付与する場合には、
通常動作時においても、信号がテスト回路２部分を通過
するため、一般にはテスト回路無しのＲＡＭに比べて遅
延が増加する。従って、テスト回路２部分をＲＡＭに隣
接配置させ、通常動作時の信号経路を短縮することで、
遅延の増加を最小限に抑えている。
【００２０】図２において、４は上記のゲートアレイで
このゲートアレイ４上に機能モジュール７が構成され、
この機能モジュール７のリング状金属配線３は、ゲート
アレイ４全体に電源を供給する電源幹線６と接続され
て、機能モジュール７および周囲のセルに電源を供給す
る役割を果たしている。そして、リング状金属配線３に
よって機能モジュール７の内部と外部が分離される。
このゲートアレイ４上に機能モジュール７が構成され、
この機能モジュール７のリング状金属配線３は、ゲート
アレイ４全体に電源を供給する電源幹線６と接続され
て、機能モジュール７および周囲のセルに電源を供給す
る役割を果たしている。そして、リング状金属配線３に
よって機能モジュール７の内部と外部が分離される。
【００２１】この場合において、図３に詳しく示すよう
に、機能モジュール７の外部では、ゲートアレイ４の全
体におよぶセル間の配線をするための配線数が多く、ト
ランジスタとして使用するトランジスタセル段８の１段
に対し配線領域として使用する配線セル段９を多く確保
する必要があるため、ゲートアレイ４に敷き詰めてある
トランジスタの使用効率が低い。
に、機能モジュール７の外部では、ゲートアレイ４の全
体におよぶセル間の配線をするための配線数が多く、ト
ランジスタとして使用するトランジスタセル段８の１段
に対し配線領域として使用する配線セル段９を多く確保
する必要があるため、ゲートアレイ４に敷き詰めてある
トランジスタの使用効率が低い。
【００２２】一方、機能モジュール７の内部では、関連
の高い内部セル間の配線のみをすればよく、配線数が少
ないので、配線領域として使用する段は最小限でよく、
使用するトランジスタ段の割合を高くできる。
の高い内部セル間の配線のみをすればよく、配線数が少
ないので、配線領域として使用する段は最小限でよく、
使用するトランジスタ段の割合を高くできる。
【００２３】従って、ＲＡＭとＲＡＭのテスト回路２と
いう関連の高いセルを１つのリング状金属配線３内に配
置することによって、集積度の高い機能モジュールが実
現できる。また、テスト回路２の変更等、設計変更が生
じた場合でも、該当部分の設計変更および配置配線のや
り直しのみ実施すればよく、設計変更が機能モジュール
７の他の部分のパターンレイアウト等に影響することは
ない。
いう関連の高いセルを１つのリング状金属配線３内に配
置することによって、集積度の高い機能モジュールが実
現できる。また、テスト回路２の変更等、設計変更が生
じた場合でも、該当部分の設計変更および配置配線のや
り直しのみ実施すればよく、設計変更が機能モジュール
７の他の部分のパターンレイアウト等に影響することは
ない。
【００２４】実施例２．図４はこの発明の他の実施例を
示す。これは乗算器モジュール１３の構成例であり、乗
算器を構成する要素として、ハードマクロセルであるセ
ルとしての全加算器１０等は最大限の性能が出るように
トランジスタサイズ等を決定し、あらかじめ作成してあ
る。次に、できるだけ関連の高いセルが隣接するように
全加算器１０やハードマクロセルであるセルとしての入
力部１１，出力部１２を配置し、それら相互間を配線
し、リング状金属配線３を付加することによって乗算器
モジュール１３が構成されている。
示す。これは乗算器モジュール１３の構成例であり、乗
算器を構成する要素として、ハードマクロセルであるセ
ルとしての全加算器１０等は最大限の性能が出るように
トランジスタサイズ等を決定し、あらかじめ作成してあ
る。次に、できるだけ関連の高いセルが隣接するように
全加算器１０やハードマクロセルであるセルとしての入
力部１１，出力部１２を配置し、それら相互間を配線
し、リング状金属配線３を付加することによって乗算器
モジュール１３が構成されている。
【００２５】この実施例では、作成した機能モジュール
である乗算器モジュール１３の外部と内部が分離される
ので、図５に示すように、この乗算器モジュール１３を
ゲートアレイ４に埋め込むことも容易になる。すなわ
ち、図６に示すように、機能モジュールとしての乗算器
モジュール１３の外部は図３の場合と同様に、高さが一
定の、トランジスタとして使用するトランジスタセル段
８および配線領域として使用する配線セル段９が構成さ
れるのに対し、リング状金属配線３によって分離された
乗算器モジュール１３の内部は、外部とは関係なく任意
の大きさのセルを配置することが可能である。
である乗算器モジュール１３の外部と内部が分離される
ので、図５に示すように、この乗算器モジュール１３を
ゲートアレイ４に埋め込むことも容易になる。すなわ
ち、図６に示すように、機能モジュールとしての乗算器
モジュール１３の外部は図３の場合と同様に、高さが一
定の、トランジスタとして使用するトランジスタセル段
８および配線領域として使用する配線セル段９が構成さ
れるのに対し、リング状金属配線３によって分離された
乗算器モジュール１３の内部は、外部とは関係なく任意
の大きさのセルを配置することが可能である。
【００２６】なお、この発明は上記実施例に限定される
ものではなく、例えば上記実施例では、ＲＡＭのハード
マクロセル１およびＲＡＭのテスト回路２をソフトマク
ロ機能モジュールとして組み合わせた例を示したが、Ｒ
ＡＭそのものを上記のように構成することも可能であ
り、どこまでをハードマクロセルとして構成し、どこま
でをソフトマクロ機能モジュールとして構成するか等の
利用方法は全く任意である。
ものではなく、例えば上記実施例では、ＲＡＭのハード
マクロセル１およびＲＡＭのテスト回路２をソフトマク
ロ機能モジュールとして組み合わせた例を示したが、Ｒ
ＡＭそのものを上記のように構成することも可能であ
り、どこまでをハードマクロセルとして構成し、どこま
でをソフトマクロ機能モジュールとして構成するか等の
利用方法は全く任意である。
【００２７】
【発明の効果】以上のように、この発明によれば、一定
領域内に配置配線された、一定の論理，一定のパターン
レイアウトを持つセルおよび該セル間の接続情報から構
成される機能モジュールを有し、該機能モジュールの周
囲に電源供給用のリング状金属配線を配置するように構
成したので、機能モジュール内部の配線長が短縮され、
速度向上が可能になるほか、ソフトマクロ機能モジュー
ルであるので設計が容易になり、設計変更があった場合
にも、短期間でその変更が可能になる。また、周囲に電
源を供給するためのリング状金属配線を付加するので、
内部と外部とがこのリング状金属配線によって分離し、
外部の構成に影響されず、集積度の高い内部構成を実現
できるものが得られる効果がある。
領域内に配置配線された、一定の論理，一定のパターン
レイアウトを持つセルおよび該セル間の接続情報から構
成される機能モジュールを有し、該機能モジュールの周
囲に電源供給用のリング状金属配線を配置するように構
成したので、機能モジュール内部の配線長が短縮され、
速度向上が可能になるほか、ソフトマクロ機能モジュー
ルであるので設計が容易になり、設計変更があった場合
にも、短期間でその変更が可能になる。また、周囲に電
源を供給するためのリング状金属配線を付加するので、
内部と外部とがこのリング状金属配線によって分離し、
外部の構成に影響されず、集積度の高い内部構成を実現
できるものが得られる効果がある。
【図１】この発明の一実施例による半導体集積回路装置
の機能モジュールを示す概念図である。
の機能モジュールを示す概念図である。
【図２】図１の機能モジュールをゲートアレイ上に搭載
した半導体集積回路装置を示す概念図である。
した半導体集積回路装置を示す概念図である。
【図３】図２における機能モジュールの内部と外部との
関係を示した概念図である。
関係を示した概念図である。
【図４】この発明の他の実施例による半導体集積回路装
置の機能モジュールを示す概念図である。
置の機能モジュールを示す概念図である。
【図５】図４の機能モジュールをゲートアレイの中に埋
め込んだ半導体集積回路装置を示す概念図である。
め込んだ半導体集積回路装置を示す概念図である。
【図６】図５における機能モジュールの内部と外部との
関係を示した概念図である。
関係を示した概念図である。
【図７】従来の半導体集積回路装置を示す概念図であ
る。
る。
【図８】従来の他の半導体集積回路装置を示す概念図で
ある。
ある。
１ ハードマクロセル（セル） ３ リング状金属配線 ７，１３ 機能モジュール １０ 全加算器（セル） １１ 入力部（セル） １２ 出力部（セル）
Claims (1)
- 【請求項１】 一定領域内に配置配線された、一定の論
理，一定のパターンレイアウトを持つセルおよび該セル
間の接続情報から構成される機能モジュールと、該機能
モジュールの周囲に配置された電源供給用のリング状金
属配線とを備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15615692A JPH05326843A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15615692A JPH05326843A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326843A true JPH05326843A (ja) | 1993-12-10 |
Family
ID=15621576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15615692A Pending JPH05326843A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0848426A1 (en) * | 1996-12-16 | 1998-06-17 | Fujitsu Limited | Integrated circuit device and method of manufacturing same |
-
1992
- 1992-05-25 JP JP15615692A patent/JPH05326843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0848426A1 (en) * | 1996-12-16 | 1998-06-17 | Fujitsu Limited | Integrated circuit device and method of manufacturing same |
| US5972740A (en) * | 1996-12-16 | 1999-10-26 | Fujitsu Limited | Layout algorithm for generating power supply interconnections for an LSI circuit |
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