KR930011055B1 - 반도체 집적회로의 레이아우트패턴(layout pattern)의 작성방법 및 작성장치 - Google Patents

반도체 집적회로의 레이아우트패턴(layout pattern)의 작성방법 및 작성장치 Download PDF

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Abstract

내용 없음.

Description

반도체 집적회로의 레이아우트패턴(LAYOUT PATTERN)의 작성방법 및 작성장치
제1도는 종래기술에 의한 셀 발생기(cell generator)의 처리(process)를 나타내는 개략도.
제2도는 셀 발생기로의 논리정보 입력용 논리회로의 일예도.
제3도는 셀 발생기로의 논리정보 입력용 논리기술언어(logical description language)의 일예도.
제4도는 논리회로의 논리정보 또는 논리 기술언어의 논리정보에 기초하여 작성한 레이아우트 패턴의 일예도.
제5도는 종래기술에 의한 셀 발생기의 프로그램처리를 나타내는 순서도.
제6a~6d도는 기본 셀의 반쪽의 각종 트랜지스터의 구성을 나타내는 도면.
제6e도는 제6a~6d도에 나타난 트랜지스터 구성의 회로도.
제6f도는 제6a~6d도에 나타난 것과 상이한 기본 셀의 반쪽 트랜지스터 구성을 나타내는 도면.
제6g도는 제6f도에 나타난 트랜지스터 구성의 회로도.
제7도는 제4도에 나타난 레이아우트 패턴의 변형예를 나타내는 도면.
제8a도는 본 발명에 의한 셀 발생기의 프로그램 처리를 나타내는 순서도.
제8b도는 제8a도에 나타난 추출처리(extracting process)를 나타내는 순서도.
제8c도는 제8a도에 나타난 자동배선처리(automatic routing process)를 나타내는 순서도.
제9a도는 기본셀의 일예의 트랜지스터 구성을 나타내는 도면.
제9b도는 제9a도에 나타난 기본 셀 내의 트랜지스터 접속을 나타내는 도표.
제10a도는 논리회로의 일예를 나타내는 회로도.
제10b도는 제10a도에 나타난 논리회로의 트랜지스터 구성을 나타내는 회로도.
제10c도는 제10a도에 나타난 논리회로의 단자 접속을 나타내는 도표.
본 발명은 반도체 집적회로의 레이아우트 패턴(layout pattern) 작성 방법 및 작성 장치에 관한 것이며, 보다 구체적으로는, 고밀도 집적회로(LSI)의 레이아우트 패턴을 자동작성하는 셀 발생기를 사용한 것으로서, 기존 레이아우트 패턴의 레이아우트 정보를 이용하여 셀 발생기의 처리의 간략화 및 고속화를 시도한, 반도체 집적회로의 레이아우트 패턴 작성방법 및 작성장치에 관한 것이다.
최근, 표준 셀(standard cell) LSI의 셀 라이브러리(cell library)내에, 게이트어레이(gate array)의 하아드 마스크(hard mask) 또는 마스크 패턴을 자동작성하기 위하여, 셀 발생기와 같은 CAD(computer aided design) 장치가 연구개발되고 있다.
또한, 상기 셀 발생기를 사용하여 반도체 집적회로의 레이아우트 패턴의 작성 방법이 활발히 연구되고 있다. 레이아우트 패턴의 자동 작성 방법에 있어서, 셀 또는 기능블록(functional block)내부의 자동 배치 기술 및 자동 배선기술이 개발되어 실용되고 있다.
통상, 표준 셀 LSI의 한 셀 라이브러리내의 셀과 같은 기능블록은 논리정보를 이용하는 셀 발생기에 의해 형성한다. 여기서 논리정보는 접속정보 및 배치정보를 포함하는 것으로서, 논리기술언어 등과 같은 프로그램어(programming language) 또는 논리회로도에 의해 표시할 수 있다. 예를 들어, 논리회로도의 정보는 CAD 장치내에서 처리됨을 주목하여야 한다. 즉, 논리회로도를 CAD장치내에 입력하여, 그 논리회로도의 데이타를 논리기술 언어로 번역된다. 예를 들어 상기 기능블록의 레이아우트 패턴은, 예를 들어, 논리기술언어의 논리정보입력용 셀 발생기에 의해 형성될 수 있다. 이 논리 기술언어의 논리정보는 작업자에 의해 직접 작성되거나 또는 입력될 수 있음을 주목하여야 한다.
상기에 설명한 바와 같이 레이아우트 패턴은 트랜지스터 구성 레벨의 배치처리 및 배선 처리를 행하므로써 자동 작성된다. 상기 셀 발생기에 의해 얻어진 레이아우트 패턴은 여러가지 유형이 있으며, 이러한 다수의 레이아우트 패턴으로부터 최적의 레이아우트 패턴을 얻기가 어려움을 주목해야 한다. 또한, 상기 셀 발생기에 의해 형성된 거의 모든 레이아우트 패턴들은 수동으로 작성한 레이아우트 패턴보다 크기가 더 클수밖에 없다.
따라서, 실제에 있어서, 소블록(samll blocks)의 배치처리를 수동식으로 선행한다음, 배선처리만을 CAD 시스템, 즉, 셀 발생기로 행하고 있다.
본 발명의 한 목적은, 셀 발생기내의 처리의 간략화 및 셀 발생기의 동작속도의 고속화가 가능한 반도체 장치의 제조방법 및 그 제조장치를 제공하는데 있으며, 구체적으로는, 최적배치를 모르는 경우, 논리 회로도의 입력처리 및 논리기술언어 작성없이, 기존 레이아우트 패턴의 접속정보만을 사용하여, 필요한 레이아우트 패턴의 자동작성이 가능한, 반도체장치의 제조방법 및 그 제조장치를 제공하는데 있다.
본 발명에 의하면, 논리정보를 트랜지스터 구성 레벨까지 전개하여, 그 논리정보를 셀 발생기에 입력하는 단계와, 상기 셀 발생기에 의한 트랜지스터 구성 레벨의 배치처리 및 배선처리를 행하므로써, 레이아우트 패턴을 자동 작성하는 단계를 포함하는 반도체 집적회로의 레이아우트 패턴의 작성 방법이되, 필요한 논리 정보가 기존 논리정보와 동일하고, 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 동일한 경우에, 기존 레이아우트 패턴의 접속정보 및 배치정보를 셀 발생기에 입력하므로써, 단지 배선처리만 행하여 레이아우트 패턴을 자동적으로 교정작성하는 단계를 더 포함하는 레이아우트 패턴 작성 방법이 제공된다.
상기 논리정보는 논리회로도 또는 논리 기술 언어에 의해 표시될 수 있다. 필요한 레이아우트 패턴 및 기존 레이아우트 패턴은, 다수의 트랜지스터를 포함하는 다수의 기본 셀들로 구성할 수 있다.
상기 필요한 레이아우트 패턴의 기본 셀내의 트랜지스터의 유형은 상기 기존 레이아우트 패턴의 것과 다를 수도 있고, 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 게이트 길이(gate length)는 기존 레이아우트 패턴의 것과 다를 수 있고, 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 폭은 기존 레이아우트 패턴의 것과 다를 수도 있다.
상기 교정 레이아우트 패턴은 몇개의 논리게이트를 갖는 셀을 구성하는데 사용할 수 있으며, 상기 방법을 CAD 시스템을 이용하는 셀 발생기에 적용할 수 있다. 또한, 본 발명에 의하면, 논리정보를 트랜지스터 구성 레벨까지 전개하여, 그 정보를 셀 발생기에 입력하는 단계와, 셀 발생기에 의해 트랜지스터 구성 레벨의 배치처리 및 배선처리를 행하므로써 레이아우트 패턴을 자동작성하는 단계를 포함하는 반도체 집적회로의 레이아우트 패턴 제조방법으로써, 필요한 논리정보는 기존 논리정보와 동일하나 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 다를 경우 기존 레이아우트 패턴이 접속정보를 셀 발생기에 입력하므로써, 논리정보를 트랜지스터 구성레벨까지 전개하지 않고도 레이아우트 패턴을 자동적으로 교정작성하는 단계를 포함하는 레이아우트 패턴 작성방법이 제공된다.
상기 논리정보는 논리회로도 또는 논리 기술언어에 의해 표시될 수 있다. 필요한 레이아우트 패턴 및 기존 레이아우트 패턴은 다수의 트랜지스터를 갖는 다수의 기본 셀들로 구성할 수 있다.
필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 패턴은 기존 레이아우트 패턴의 것과 다를 수 있으며, 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 구성은 상기 기존 레이아우트 패턴의 것과 다르다.
상기 교정 레이아우트 패턴은 몇개의 논리 게이트를 갖는 셀을 구성하는 사용할 수 있으며, 상기 방법은 컴퓨터 시스템을 이용하는 셀 발생기에 적용할 수 있다.
또한, 본 발명에 의하면, 논리회로도 또는 논리기술언어에 의해 표시되는 논리정보를 트랜지스터 구성 레벨까지 전개하여, 그 정보를 셀 발생기에 입력하는 수단과, 셀 발생기에 의해 트랜지스터 구성 레벨의 배치처리 및 배선처리를 행하므로써 레이아우트 패턴을 자동 작성하는 수단과, 필요한 논리정보가 기존 논리 정보와 동일하고 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 역시 동일한 경우에, 기존 레이아우트 패턴의 접속 정보 및 배치정보를 셀 발생기에 입력하므로써, 배선처리만에 의해 레이아우트 패턴을 자동으로 교정 작성하는 제1교정 작성 수단과, 필요한 논리정보를 기존 논리정보와 동일하나 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 다를 경우에, 기존 레이아우트 패턴의 접속정보를 셀 발생기에 입력하므로써, 논리정보를 트랜지스터 구성 레벨까지 전개하지 않고도 레이아우트 패턴을 자동으로 교정 작성하는 제2교정 작성 수단을 포함하는 반도체 집적회로의 레이아우트 패턴 작성 장치가 제공된다.
상기 논리정보는 논리회로도 또는 논리기술언어에 의해 표시될 수 있다.
상기 필요한 레이아우트 패턴 및 기존 레이아우트 패턴은 다수의 트랜지스터를 갖는 다수의 기본 셀들로 구성할 수 있다.
상기 제1교정작성 수단은, 상기 필요한 레이아우트 패턴의 기본셀의 트랜지스터 패턴이 상기 기존 레이아우트 패턴의 것과 다른 경우에도, 배선처리만에 의해 레이아우트 패턴을 자동으로 교정작성할 수 있다. 상기 제1교정 작성 수단은 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 게이트 길이가 상기 기존 레이아우트 패턴의 것과 다른 경우에도, 배선 처리만에 의해 레이아우트 패턴을 자동으로 교정 작성할 수 있으며, 상기 필요한 레이아우트 패턴의 기본셀의 트랜지스터의 게이트 폭이 상기 기존 레이아우트 패턴의 것과 다른 경우에도, 배선 처리만에 의해 레이아우트 패턴을 자동으로 교정 작성하는 것이 가능하다.
상기 제2교정 작성 수단은, 상기 필요한 레이아우트 패턴의 기본 셀이 트랜지스터 구성이 기존 레이아우트 패턴의 것과 다른 경우에, 논리정보를 트랜지스터 구성 레벨까지 전개하지 않고도, 레이아우트 패턴을 자동으로 교정 작성하는 것이 바람직하다.
상기 교정 작성된 레이아우트 패턴은 몇개의 논리게이트를 갖는 셀 구성에 사용할 수 있다.
상기 장치는 컴퓨터를 이용한 설계 시스템(CAD : computer aided design system)을 도입한 셀 발생기로서 사용할 수 있다.
본 발명을 첨부도면과 양호한 실시예들을 참조하여 하기에 상세히 설명한다.
본 발명의 양호한 실시예들에 대한 이해를 돕기 위해, 우선 관련기술이 문제점을 설명 한다.
일반적으로, 셀 발생기등의 CAD장치가 연구되어 제공된 바 있다.
제1도는 종래 기술에 의한 셀 발생기의 처리를 나타내는 개략도이다. 통상, 셀 발생기에 있어서, 셀 발생기의 입력 데이타는 논리회로도 또는 논리기술언어에 의해 표시되는 논리정보이다.
즉, 제1도에 나타난 바와 같이, 종래기술의 셀 발생기는 사용한 반도체 집적회로의 레이아우트 패턴 작성 방법에 있어서는, 논리정보를 트랜지스터 구성 레벨까지 전개하여, 그 논리정보를 셀 발생기에 입력하여, 셀 발생기에 의한 배치처리 및 배선처리에 의해 레이아우트 데이타(레이아우트 패턴)를 자동 작성한다. 이 논리정보는 NET LIST라고도 하며, 접속정보 및 배치정보를 포함함을 주목해야 한다.
제2도는 셀 발생기로의 논리정보 입력용 논리회로의 일예도이고, 제3도는 셀 발생기로의 논리정보 입력용 논리기술언어의 일예도이며, 제4도는 논리회로 또는 논리기술 언어의 논리정보에 의해 작성된 레이아우트 패턴의 일예도이다.
상기 설명한 바와 같이, 기능블록, 즉 표준 셀 LSI의 셀 라이브러리 내의 셀은, 예를 들어, 제2도와 같은 논리회로도 또는 제3도와 같은 논리기술 언어등으로 표시된 논리정보를 이용하는 셀 발생기에 의해 작성된다.
예를 들면 제2도에 보인 논리회로도는 CAD장치에 입력하여 제3도에 보인 논리기술언어로 번역한 다음 예를 들어 논리기술 언어의 논리정보를 셀 발생기에 입력한 후 셀 발생기에 의해 셀의 레이아우트 패턴을 형성한다.
논리기술언어의 논리정보는 CAD 장치에 의한 논리회로도의 데이타의 번역에 의해서 뿐만 아니라, 작업자에 의해서도 직접, 작성 또는 입력 될 수 있다.
상기에 설명한 바와 같이, 제4도의 레이아우트 패턴은 트랜지스터 구성 레벨의 배치처리 및 배선처리를 행하므로써 자동 작성된다. 얻어진 셀의 레이아우트 패턴은 셀 발생기의 출력 데이타로서, 여러 유형이 있다. 왜냐하면 상기 셀 발생기는 여러유형의 레이아우트 패턴을 작성할 수 있기 때문이다.
이러한 여러 레이아우트 패턴들은 그들이 차지하는 공간이 서로 다르므로, 이들 다수의 레이아우트 패턴들로부터 최적의 레이아우트 패턴을 얻기가 어렵다.
또한, 상기 셀 발생기에 의해 작성된 거의 모든 레이아우트 패턴의 크기는 수동으로 작성한 레이아우트 패턴보다 크다. 결과적으로 실제에 있어서, 소블록들의 배치처리를 수동으로 선행한후, 배선처리만 CAD시스템 즉, 셀 발생기에 의해 행한다. 제5도는 종래기술의 셀 발생기의 프로그램처리를 나타내는 순서도이며, 참조기호 P1, P2및 P3는 처리흐름 단계들을 나타낸다.
우선, P1단계에서는 적정위치에 트랜지스터를 배치하기 위한 배치처리가 행해진다.
P2단계에서는, 상기 배치처리후에, 트랜지스터들의 단자들간의 배선처리 또는 접속처리가 행해진다. 종래의 반도체 집적회로의 레이아우트 패턴 작성 기술에서는 실제에 있어서, 레이아우트 패턴을 셀 발생기에 의한 트랜지스터 구성 레벨의 배치처리에 의해 작성하지 않고, 제2도와 같은 기능블록을 정한후, 이 정해진 기능블록들 사이에 배선처리를 행하여 작성한다.
또한, 상기 배선처리는 여러가지로 할 수 있는데, 예를 들면, 배선처리의 순서를 변경하여 배선구조를 변경할 수 있다. 따라서, 배선순서등 여러가지 인자들을 고려하여 배선처리를 행해야 한다.
이후, P3단계에서는, 셀 발생기내에 작성된 셀의 레이아우트 패턴이 평가된다.
P3단계에서, 셀의 레이아우트 패턴이 양호(OK)한 것으로 판정되면, 처리가 종료된다. 이와는 반대로, P3단계에서, 셀 발생기에 의해 작성된 레이아우트 패턴의 배선 부분이 불량(NG)한 것으로 판정되면, 배선 부분의 더욱 정확한 배선을 위해 P1단계로 복귀 처리된다. 따라서, 최적의 셀 배치를 얻기 위해서는, 상기 처리를 반복적으로 행하여, 교정을 위한 정보의 피드백(feed-back)을 행한다(예를 들어, 수만~수십만회). 그러나, 실제적으로는, 상기 처리들이 CAD시스템에서 많은 횟수로 반복적으로 행해지기는 하지만, 오히려 수동 작성된 셀의 레이아우트 패턴이, CAD시스템에 의해 작성된 셀의 것보다 훨씬 양호하다.
상기에 설명된 바와 같이, 종래의 반도체 집적회로의 레이아우트 패턴 작성 기술에서는, CAD시스템 또는 셀 발생기내에서 상기 처리들을 반복적으로 행하더라도, 항상 만족할만한 레이아우트 패턴 또는 최적 셀 레이아우트 패턴을 작성할 수 있는 것이 아니며, 처리 시간이 아주길므로 사실상, CAD시스템 또는 셀 발생기는를 사용하여 작성한 셀의 레이아우트 패턴을 사용하지 못하는 경우가 있다.
또한 셀 발생기를 사용하여 셀 레이아우트 패턴의 작성할시에, 셀 발생기의 사용목적(target)을 하기 두경우로 대별할 수 있다.
(Ⅰ) 새로운 셀을 셀 라이브러리에 추가하거나 또는 새로운 커스텀(custom)LSI등을 제공하기 위하여, 필요한 논리회로도를 분석하여 레이아우트 패턴을 새로 작성하는 경우, (Ⅱ) 고밀도화, 고집적화에 의해 레이아우트 패턴을 교정 작성하는 경우, 예를 들어, 소정의 트랜지스터 크기를 더 소형화 하는 경우, 예를 들어, 반도체장치 제조기술의 향상에 따라 기본 셀내의 기본 트랜지스터 크기를, 더욱 소형화 하는 경우, 기능 블록 또는 셀의 레이아우트 패턴을 교정 작성할 수 있다. 특히, 트랜지스터의 형태를 변경하는 경우, 이전에 사용된 셀의 레이아우트 패턴(기존 레이아우트 패턴)을 전체적으로 교정 작성해야 한다. 그러나, 단지 트랜지스터의 크기만을 축소하는 경우, 기존 레이아우트 패턴을 단순히 축소만하므로써 기존 레이아우트 패턴을 사용할 수 있느 경우도 있다.
셀 라이브러리를 완전히 변경하는 경우에는 통상 100~200종류의 레이아우트 패턴을 최초부터 작성해야 한다.
종래의, 셀 발생기는, 상기 두 경우를 구별하지 않고 제5도의 처리 흐름에 따라 두 경우 모두에 동일하게 사용하였으므로 따라서, 셀 발생기의 처리시간이 너무 길었었다.
상기 경우(Ⅱ)에서는, 셀 발생기가 모든 처리를 행할 필요가 없으나, 경우(Ⅰ)에서는, 셀 발생기가 처리 흐름을 최초부터 전부 행해야 한다.
즉, 경우(Ⅱ)에서, 예를 들어, 배선 크기를 축소하여 기존 레이아우트 패턴의 면적을 축소하는 경우 또는, 기존 레이아우트 패턴을 기본 셀내의 트랜지스터 형태에 준하여 교정하는 경우에는, 셀 발생기가 제5도의 처리들중 몇가지만을 행해도 된다. 그러나, 실제에 있어서는, 셀 발생기가 상기 두 경우(Ⅰ) 및 (Ⅱ)에 동등하게 사용되며, 셀 발생기내의 처리(process)가 많아져서, 셀 발생기의 동작속도가 너무 느려지므로, 실제에 있어서는, 셀의 레이아우트 패턴을 주로 수동 작성한다.
본 발명에 의한 반도체 집적회로의 레이아우트 패턴 작성방법 및 그 작성장치의 원리 및 실시예들을 하기에 설명한다.
본 발명은, 논리정보를 트랜지스터 구성 레벨까지 전개하여 그 정보를 셀 발생기에 입력하는 단계와, 셀 발생기에 의한 트랜지스터 구성 레벨의 배치처리 및 배선처리에 의해 레이아우트 패턴을 자동 작성하는 단계(이들 단계들은 종래의 방법과 동일함)를 포함하는 반도체 집적회로의 레이아우트 패턴 작성방법을 제공한다.
또한, 본 발명의 방법은, 필요한 논리정보가 기존 논리정보와 동일하고, 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 다를 경우, 기존 레이아우트 패턴의 접속정보 및 배치정보를 셀 발생기에 입력하므로써, 단지 배선처리만 행하여 레이아우트 패턴을 자동으로 교정 작성하는 단계, 또는 필요한 논리정보는 기존 논리정보와 동일하나, 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 상이한 경우에, 기존 레이아우트 패턴의 접속정보를 셀 발생기에 입력하므로써, 논리정보를 트랜지스터 구성 레벨까지 전개하지 않고도, 레이아우트 패턴을 자동으로 교정 작성하는 단계를 더 포함한다.
본 발명의 경우, 상기 필요한 놀리벙보는 기존 논리정보와 동일해야 하고, 따라서, 이전에 작성, 사용된 기존 레이아우트 패턴이 교정 작성용으로 활용될 수 있어야 함을 주목해야 한다.
본 발명에서는, 접송정보 및 배치정보를 포함하는 기존 논리정보인, 기존 레이아우트 패턴으로부터 추출된 논리정보가 셀 발생기에 입력된다 즉, 상기 필요한 레이아우트 패턴의 구조가 기존 레이아우트 패턴과 동일한 경우, 기존 레이아우트 패턴의 접속정보 및 배치정보를 셀 발생기에 입력하여, 단지 배선처리만 센 발생기에 의해 행하는 경우, 상기 배치처리를 셀 발생기에서 생략할 수 있다.
또한, 필요한 레이아우트 패턴의 트랜지스터 구성이 기존 레이아우트 패턴의 겻과 상이한 경우에는, 기존 레이아우트 패턴의 논리정보를 셀 발생기에 입력하고, 논리정보의 입력처리는 생략할 수 있다. 그러나, 상기 배치처리 및 배선처리는 셀 발생기에 의해 행하여야 한다.
결과적으로, 셀 발생기내의 처리가 간단해지고, 처리시간이 단축된다.
본 발명의 첨부도면을 참조하여 하기에 구체적으로 설명한다. 제6a-6d도는 기본 셀의 반쪽내의 각종 트랜지스터 구성을 나타내며, 제6e도는 제6a∼6d도에 나타난 트랜지스터 구성의 회로도이고, 제6f도는 제56a∼6d도에 나타난 것과 상이한, 기본 셀의 반쪽 트랜지스터 구성을 나타내며, 제6g도는 제6f도에 나타난 트랜지스터 구성의 회로도이고, 제7도는 제4도에 나타난 레이아우트 패턴의 변형예를 나타낸다.
상기의 설명에서, 필요한 레이아우트 패턴의 트랜지스터 구성이 기존 레이아우트 패턴과 상당히 다른 경우, 본 발명은 적용할 수 없다.
이러한 경우에는, 제1∼4도를 참조하여 설명된 상기 처리들을 반복해서 행한다.
그러나, 필요한 논리정보가 기존 논리정보와 동일하고, 또한 필요한 레이아우트 패턴이 기존 레이아우트 패턴과 트랜지스터 구성 레벨에서 동일한 경우에는, 기존 레이아우트 패턴의 접속정보 및 베치정보를 셀 발생기에 입력하므로써, 본 발명에 의한 셀 발생기가 단지 배선처리만을 행하여 필요한 레이아우트 패턴을 자동으로 교정 작성한다. 즉, 논리정보를 트랜지스터 구성 레벨까지 전개하는 전개처리와 배치처리가 생략될 수 있다.
필요한 논리정보가 기존 논리정보와 동일하고, 필요한 레이아우트 패턴 또한 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 동일한 경우는, 예를 들어, 제6a도의 기본 셀 형태를 제6b~제6d도의 기본 셀의 형태로 변경하는 경우이다. 즉, 제6b∼제6도에 나타난 각 기본 셀들의 트랜지스터(Q,1,Q,2,Q,3,Q,4)의 유형은 제6a도에 나타난 기본 셀의 트랜지스터의 유형과 다르다.
구체적으로 말해서, 예를 들면, 제6b도에 나타난 기본 셀의 각 트랜지스터(Q,1,Q,2,Q,3,Q,4)의 게이트 길이는 제6a도에 나타난 기본 셀의 것보다 길다. 제6c도를 참조하면, 제6c도에 나타난 기본 셀의 각 트랜지스터(Q,1,Q,2,Q,3,Q,4)의 게이트 폭은 제6a도에 나타난 기본 셀의 것과 다르면, 제6d도를 참조하면, 제6d도에 나타난 기본 셀의 각 트랜지스터(Q,1,Q,2,Q,3,Q,4)의 게이트 전극의 형태는 제6a도에 나타난 기본 셀의 것과 다르다. 제6a∼제6d도에 나타난 기본 셀들이 제6e도에 나타난 트랜지스터 구성과 동일한 회로도에 의해 표시된 것임을 주목해야 한다. 또한, 필요한 논리정보가 기존 논리정보와 동일하고, 필요한 레이아우트 패턴 또한, 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 동일한 경우는, 예를 들어, 제4도에 나타난 레이아우트 패턴의 그리드간격(grid distance)(인접 배선들간의 최소거리)의 형태를 제7도에 나타난 것으로 변경하는 경우이다.
또한, 필요한 논리정보가 기존 논리정보와 동일하나, 필요한 레이아우트 패턴의 트랜지스터 레벨에서 기존 레이아우트 패턴과 다른 경우는, 본 발명에 의한 셀 발생기가, 논리정보를 트랜지스터 구성 레벨까지 전개하지 않고도 필요한 레이아우트 패턴을 자동으로 교정 작성한다. 즉, 논리정보를 트랜지스터 구성 레벨까지 전개하는 전개처리를 생략할 수 있다.
필요한 논리정보가 기존 논리정보와 동일하나, 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과, 다른 경우는, 예를 들어, 제6a도에 나타난 기본 셀의 형태를 제6f도에 나타난 기본 셀의 형태로 변경하는 경우이다.
제6f도에 나타난 기본셀의 트랜지스터 구성은 제6a도에 나타나 기본 셀의 것과 다르다. 트랜지스터(Q,11,Q12)와 트랜지스터(Q,13,Q14)의 소오스(source) 또는 드레인(drain) 단자는 동일한 전극(213a,213b,217a,217b)을 분리하여 형성되나, 트랜지스터(Q,1,Q1)와 트랜지스터(Q,3,Q4)의 소오스 또는 드레인 단자는 동일 전극(203,207)에 의해 형성된다. 제6f도에 나타난 기본 셀은 제6e도에 나타난 회로도에 의해 표시되지 않고, 제6g도에 나타난 회로도에 의해 표시됨을 주목해야 한다.
상기 설명된 바와 같이, 예를 들어, 반도체 집적회로에 레이아우트 패턴을 구성하는 제6a도에 나타난 기본 셀을, 제6b∼제6b도에 나타난 각 기본 셀들로 변경하는 경우에는, 기존 레이아우트 패턴의 접속정보 및 배치정보를 셀 발생기에 입력하여, 배선처리에 의해 필요한 레이아우트 패턴을 자동으로 교정 작성한다. 또한, 예를 들어, 반도체 집적회로의 레이아우트 패턴을 구성하는, 제6a도에 나타난 기본 셀을 제6f도에 나타난 기본 셀로 변경하는 경우에는, 기존 레이아우트 패턴의 접속정보를 셀 발생기에 입력하므로써, 논리정보를 트랜지스터 구성 레벨까지 전개하지 않고도, 필요한 레이아우트 패턴을 동으로 교정 작성한다. 즉, 필요한 레이아우트 패턴과 기존 레이아우트 패턴의 크기 또는 형태가 서로 다르고, 필요한 레이아우트 패턴을 기존 레이아우트 패턴간의, 트랜지스터 채널영역(chennel region)들의 위치 관계만 동일한 경우에도, 기존 레이아우트 패턴을 이용하여 필요한 레이아우트 패턴을 쉽게 작성한다.
대표적으로, 기존 레이아우트 패턴을 기본 셀에 의해 구성한다. 그러나, 실제로는, 기존 레이아우트 패턴을 거의 모두 수동으로 작성하며, 이 작성된 레이아우트 패턴은 거의 최적의 레이아우트 패턴이며, 트랜지스터 크기 및 형태를 변경하지 않고 고정배선을 변경할때, 이 작성된 패턴을 사용할 수 있다.
상기 설명된 방법에서, 제5도의 순서도의 처리들중에서 배치처리(P1)를 생략할 수 있고, 따라서, 피드백 처리의 생략에 의해 처리시간이 대폭 감소될 수 있으며, 실제 사용했던 기존 레이아우트 패턴을 사용하여 비접속부의 수를 최소로 유지할 수 있다.
또한, 필요한 레이아우트 패턴의 트랜지스터 구성이, 논리정보가 셀 발생기의 입력 데이타로서 사용된 기존 레이아우트 패턴의 트랜지스터와 다른 경우에는, 상기 배치정보를 사용할 수 없으나, 접속정보를 사용할 수 있다. 이 경우, 셀 발생기에, 제5도의 처리들이 필요하지만, 제2도 및 제3도에 나탄 바와 같은 논리회로도의 입력처리 및 논리기술 언어 작성처리가 불필요하므로, 따라서 보 발명은 적용한 CAD시스템이 더욱 효율적으로 될 수 있다. 부가적으로, 최적의 배치를 알 수 있는 경우(예를 들어, 설계자등의 경험에 의해 최적 배치를 알 수 있다). 제5도의 순서도에서 피드밸 처리를 생략할 수 있다.
제8a도는 본 발명에 의항 셀 발생기의 프로그램처리를 나타내는 순서도이고, 제8b도는 제8a도에 나타난 추출처리(P11)의 처리들을 나타내는 순서도이며, 제8c도는 제8a도에 나타난 자동 배선처리의 처리들을 나타내는 순서도이다.
제8a도에서, 참조기호(P11) 및 (P12)는 상기 순서도의 각 단계를 나타내며, 처음에, 기존 레이아우트 패턴의 마스크 패턴 데이타에 대응하는 기존 배치 데이타가 셀 발생기내에서 처리된 후, 처리흐름이 단계(P11)로 진행된다.
제8b도를 참조하여 단계(P11)에서의 처리를 하기에 설명한다. 우선, 단계(P111)에서는, 그래픽 데이타(graphic data)처리용 마스크 패턴 데이타가 변경되고, 이후, 단계(P112)에서, 이 변경된 데이타를 이용하여 층간의 그래픽 중첩의 점검에 의해 트랜지스터 추출을 행한다. 이후, 단계(P113)에서는, 한 배선을 추적하여 트랜지스터간의 접속을 인지한 후, 모든 데이타가 고려되어 처리 완됐는지를 결정하기 위하여 단계(P114)로 이동된다. 단계(P114)에서, 모든 데이타를 고려한 처리가 완료된 것으로 결정되면, 셀 발생기용 데이타 변경을 위해, 단계(P115)로 처리흐름이 진행되어, 접속 및 배치정보가 얻어진다. 상기 단계(P114)에서, 모든 데이타처리가 완료되지 않은 것으로 결정되면, 처리흐름이 단계(P112)로 되돌아 간다. 트랜지스터 구성 레벨까지 전개된 기존 레이아우트 패턴의 논리정보에 해당되는, 접속정보 및 배치정보는 파일(file)내에 기억된다. 또한, 기존 레이아우트 패턴(추출된 회로)의 접속정보 및 배치정보가, 종래의 회로추출 방법에 적용된 검증방법(verifying method)의해 추출된다.
즉, 제6a∼제6e도에 나타난 바와 같이, 트랜지스터-구성레벨의 접속정보를 트랜지스터 유형 및 배선 패턴에 의해 추출할 수 있으며, 트랜지스터 구성 레벨의 접속정보만으로 트랜지스터 단자들간의 접속을 표시한다.
다음은, 마스크 패턴 데이타에 해당되는 필요한 레이아우트 패턴을 셀 발생기에서 처리한후, 처리흐름이 단계(P12)로 진행된다. 제8c도를 참조하여 단계(P12)에서의 처리를 하기에 설명한다.
우선 단계(P121)에서는, 상기 단계(P11)에 의해 얻어진 접속정보에 의한 배선 개시점과 종료점이 되는 두점을 선택하고, 단계(P122)에서는, 이 두점의 좌표(coordinates)를 실제 패턴상의 좌표값으로 변화시킨다.
다음, 단계(P123)에서는, 상기 두점간의 배선을 자동으로 행하고, 다음, 단계(P124)에서는, 모든 접속정보가 고려된 처리가 완료됐는지를 결정한다. 단계(P124)에서, 모든 접속정보를 고려한 처리가 완료된 것으로 결정되면, 배선 데이타를 실제의 마스크패턴 데이타 즉, 필요한 패턴 데이타로 변경하기 위하여, 처리흐름이 단계(P125)로 진행된다. 한편 단계(P124)에서, 모든 접속 정보를 고려한 처리가 완료되지 않는 것으로 결정되면, 처리흐름이 단계(P121)로 되돌아 간다.
상기 단계(P12)에서 얻어진 마스크 패턴 데이타는 필요한 레이아우트 패턴의 레이아우트 데이타에 해당된다.
제9a도는 기본 셀의 일예의 트랜지스터 구성을 나타내며, 제9b도는 제9a도에 나탄 기본 셀내의 트랜지스터 접속을 나타내는 도표이며, 제10a도는 논리회로의 일예를 나타내며, 제10b도는 제10a도에 나타난 논리회로내의 트랜지스터 구성을 나타내는 참조숫자는 해당 트랜지스터의 단자수를 나타낸다.
제9b도는 제9a도의 트랜지스터의 구성에 의해 추출된 트랜지스터의 목록이다. 이 추출목록에서, 참조기호(G,S/D)는, 각 트랜지스터내의 게이트 단자 및 소오스/드레인 단자를 나타내며, 동일 접속부분은 동일 참조 번호로 표시되어 있다.
예를 들어, 제9a도에 나타난 바와 같이, 단자번호(3)는 트랜지스터(Tr1, (Tr2)의 소오스/드레인 단자들에 공통 접속되며, 따라서, 제9b도에 나타난 목록에서, 숫자“3”은, 한 소오스/드레인 단자(S/D)와 트랜지스터(Tr2)와 다른 한 소오스/드레인 단자(S/D)와 트랜지스터(Tr1)사이의 교차부분을 나타낸다.
결과적으로, 제9a도를 참조하지 않고도, 제9b도의 목록으로부터, 트랜지스터(Tr1,Tr2)의 소오스/드레인 단자(S/D)들이 공통 접속됨을 이해할 수 있다.
또한, 예를 들어 제9a도에서, 트랜지스터(Tr1)의 게이트가 트랜지스터(Tr3)의 게이트에 공통 접속되며, 따라서 제9b도의 목록에서, 숫자“1”은 게이트단자(G)와 트랜지스터(Tr1), 게이트 단자(G)와 트랜지스터(Tr3)의 각각의 교차부분을 나타낸다.
결과적으로, 제9a도에 나타난 바와 같이, 다수의 기본 셀들의 트랜지스터에 의해 구성되는 논리회로도는 제9b도에 나타난 트랜지스터 좁속 목록을 참조하여 이해할 수 있다. 기존 레이아우트 패턴의 논리정보는, 예를 들면, 제9b도의 목록에 표시된 데이타와 일치하고, 이 논리정보가 셀 발생기에 입력됨을 주목해야 한다.
또한, 기본 셀내의 트랜지스터, 크기, 또는 형태 및 메모리 셀내의 트랜지스터 구성이 구조가 변경되지 않는 경우에는, 상기 논리 회로도와 트랜지스터 접속목록을 사용할 수 있으며, 기존 레이아우트 패턴의 접속정보를 셀 발생기에 입력하면 된다.
또한, 수동작성한 패턴 검증을 위하여 통상 상기 단계(P11)에서 추출처리를 행하므로 통상적인 경우(현재대부분의 경우), 회로 추출프로그램을 사용하여, 작성된 패턴을 처리하며, 제9도 또는 제10b도에 나타난 회로가 추출된다.
결과적으로 기존 배치 데이타로부터 접속정보 및 배치정보를 추출할때 별도의 특수 장치를 필요로 하지 않는다.
레이아우트 패턴의 실제적 설계공정에 있어서, 배선처리로 알려진 트랜지스터 각 단자를 접속하기 위한 접속처리는, 기본 배치의 트랜지스터 구성이 변경되지 않는 경우에 행해질 뿐이다.
제10a도는 두개의 NAND 게이트(12,13)와 OR 게이트(14)를 포함하는 논리회로도이다. 제10b도는, 두 기본 셀(101,102)상에, NAND게이트(12)를 포함하는 블록(LC2)과, NAND 게이트(13)를 포함하는 블록(LC1)으로 구성된 트랜지스터 접속회로도이다. 제10b도에서, 기본 셀(101)은, P채널형 트랜지스터(111,112,117,118)와, N채널형 트랜지스터(113,114,115,116)에 의해 구성되며, 기본 셀(202)은 P채널형 트랜지스터(121,122,127,128)와, N채널형 트랜지스터(123,124,125,126)에 의해 구성된다.
제10b도는, 참조표시(○,●)는 상기 기본셀(101,102)의 트랜시스터의 단자들을 나타내며, 이들 표시에 부기된 각 참조번호들(1∼32)은 해당 트랜지스터의 단자수를 나타냄을 주목해야 한다.
이들 단자들중에서, 전원(VDD,VSS)에 접속된 단자들은 표시(●)로 나타나 있으며, 실제 배선(line)은 굵은 실선으로 도시돼 있다. 상기 실시예에서, 기본셀(102)의 트랜지스터들(125∼128)은 제10a도에 나타난 논리회로용으로 사용되자 않음을 주목해야 한다. 또한 제10c도에 나타난 목록은 제10b도의 트랜지스터 구성을 갖는 논리회로 내의 논리정보의 접속정보를 나타냄을 주목해야 한다. 이 접속정보는 트랜지스터들의 단자들간의 접속데이타를 나타낸다.
상기 설명에서, 레이아우트 패턴에서만 회로를 추출하므로써 얻어진 정보는 트랜지스터내의 특정 수의 단자들간의 접속정보를 나타낸다. 구체적으로는, 제10c도의 목록은, 단자들, (2,14,16,19,21)이 전원(VDD)에 접속되고, 단자들(5,7,18)이 공통 접속됨을 나타낸다.
상기에 설명한 바와 같이, 추출된 정보는 제10c도에 나타난 트랜지스터 단자의 접속 정보일 뿐이나, 상기 단자들의 접속정보가 얻어진 경우에는, 접속처리만 행한다.
결과적으로 단자들의 접속정보가 셀 발생기에 입력되며, 트랜지스터 배치가 불필요하고, 셀 발생기의 배선처리만에 의해, 셀의 레이아우트 패턴이 자동으로 작성될 수 있다.
상기에 설명한 바와 같이, 예를 들어, 필요한 레이아우트 패턴의 구조가 기존 레이아우트 패턴과 동일한 경우에는, 기존 레이아우트 패턴의 접속정보 및 배치정보를 셀 발생기에 입력하고, 배선처리만 셀 발생기에 의해 행하므로, 배치처리를 셀 발생기에서 생략할 수 있다.
또한, 예를 들어, 필요한 레이아우트 패턴의 트랜지스터 구성이 기존 레이아우트 패턴의 것과 다른 경우는, 기존 레이아우트 패턴의 논리정보를 셀 발생기에 입력하고, 논리정보의 입력처리를 생략할 수 있다.
그러나, 배치처리와 배선처리는 셀 발생기에 의해 행하여야 한다. 결과적으로, 셀 발생기내의 처리가 간단해지며, 처리시간이 단축될 수 있다.
구체적으로 말해서, 한 셀의 레이아우트 패턴을 종래기술의 셀 발생기등의 CAD 시스템을 사용하여 작성하는 경우, 약 10분정도 소요되나, 본 발명에 의한 경우, 수초만에 셀의 레이아우트 패턴이 작성된다.
실제의 경우, 본 발명을 적용한 CAD 시스템에 의해 수 시간내에 개량 작성될 수있는 셀 라이브러리(예를 들어, 약 100개의 셀 레이아트 패턴을 포함)을 종래기술을 이용한 수작업의 경우 수개월이 소요된다.
본 발명의 범위를 벗어나지 않는 범위내에서 여러다른 변형 실시예가 가능하다.
따라서, 발명은 본 명세서 설명된 특정 실시예들에 한정되지 않으며 청구범위에 의해서만 한정된다.

Claims (26)

  1. 논리정보를 트랜지스터 구성레벨까지 전개하여, 그 논리정보를 셀 발생기에 입력하는 단계와, 상기 셀 발생기에 의해 트랜지스터 구성 레벨의 배치처리 및 배선처리를 행하여, 레이아우트 패턴을 자동 작성하는 단계와, 필요한 논리정보가 기존 논리정보와 동일하고, 또한 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 동일한 경우에, 기존 레이아우트 패턴의 접속정보 및 배치정보를 상기 셀 발생기에 입력하므로써, 단지 배선처리만 행하여 줌으로써 레이아우트 패턴을 자동적으로 교정 작성하는 단계를 포함하는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법
  2. 제1항에서, 상기 논리정보가 논리회로에 의해 표시되는 것이 특징인 반도체 집적 회로의 레이아우트 패턴 작성 방법.
  3. 제1항에서, 상기 논리정보가 논리기술 언어에 의해 표시되는 것이 특징인 반도체 집적 회로의 레이아우트 패턴 작성방법.
  4. 제1항에서, 상기 필요한 레이아우트 패턴과 상기 기존 레이아우트 패턴이 다수의 트랜지스터를 갖는 다수의 기본 셀에 의해 구성되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성 방법.
  5. 제4항에서, 상기 레이아우트 패턴의 기본 셀내의 트랜지스터 패턴이 기존 레이아우트 패턴과 상이한 것이 특징인 반도체 집적 회로의 레이아우트 패턴 작성방법.
  6. 제5항에서, 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 게이트 길이가 상기 기존 레이아우트 패턴의 것과 상이한 것이 특징인 반도체 집적히로의 레이아우트 패턴 작성방법.
  7. 제5항에서, 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 게이트 폭이 상기 기존 레이아우트 패턴의 것과 상이한 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  8. 제1항에서, 상기 교정 작성된 레이아우트 패턴이 수개의 논리게이트를 갖는 셀 구성용으로 사용되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  9. 제1항에서, 셀 발생기는 컴퓨터를 이용한 설계시스템(computer aided design ystem : CAD system)을 도입한 것을 특징인 반도체 집적회로의 레이아우트 패턴 작성 방법.
  10. 논리정보를 트랜지스터 구성레벨까지 전개하여, 그 정보를 셀 발생기에 입력하는 단계와, 셀 발생기에 의해 트랜지스터 구성레벨까지의 배치처리 및 배선처리를 행하므로써 레이아우트 패턴을 자동 작성하는 단계와, 필요한 논리정보는 기존 논리정보와 동일하나, 필요한 레이아우트 패턴이 트랜지스터 구성레벨에서 기존 레이아우트 패턴과 다를 경우, 기존 레이아우트 패턴의 접속정보를 셀 발생기에 입력하므로써, 논리정보를 트랜지스터 구성레벨까지 전개하지 않고도 레이아우트 패턴을 자동적으로 교정 작성하는 단계를 포함하는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  11. 제10항에서, 상기 논리정보가 논리회로도에 의해 표시되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  12. 제10항에서, 상기 논리정보가 논리기술언어에 의해 표시되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  13. 제10항에서, 상기 필요한 레이아우트 패턴과 상기 기존 레이아우트 패턴이 다수의 , 트랜지스터를 갖는 다수의 기본 셀들에 의해 구성되는 것이 특징 반도체 집적회로의 레이아우트 패턴 작성방법.
  14. 제13항에서, 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터 구성이 상기 기존 레이아우트 패턴의 것과 상이한 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성 방법.
  15. 제10항에서, 상기 교정 작성된 레이아우트 패턴이 수개의 논리게이트를 갖는 셀 구성용으로 사용되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  16. 제10항에서, 셀 발생기는 컴퓨터를 이용한 설계시스템을 도입한 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성방법.
  17. 논리회로도 또는 논리 기술언어에 의해 표시되는 논리정보를 트랜지스터 구성레벨까지 전개하여, 그 정보를 셀 발생기에 입력하는 수단과, 셀 발생기에 의해 트랜지스터 구성레벨까지의 배치처리 및 배선처리를 행하므로써 레이아우트 패턴을 자동 작성하는 수단과, 필요한 논리 정보가 기존 논리정보와 동일하고, 또한 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 역시 동일한 경우에, 피존 레이아우트 패턴의 접속정보 및 배치정보를 셀 발생기에 입력하므로써, 배선처만에 의해서 레이아우트 패턴을 자동으로 교정 작성하는 제1교정 작성 수단과, 필요한 논리정보는 기존 논리정보와 동일하나, 필요한 레이아우트 패턴이 트랜지스터 구성 레벨에서 기존 레이아우트 패턴과 다를 경우에, 기존 레이아우트 패턴의 집속정보를 셀 발생기에 입력하므로써, 존리정보를 트랜지스터 구성레벨까지 전개하지 않고도 레이아우트 패턴을 자동으로 교정 작성하는 제2교정 작성 수단을 포함하는 것이 특징인 반도에 집적회로의 레이아우트 패턴 작성장치.
  18. 제17항에서, 상기 논리 정보가 논리회로도에 의해 표시되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성장치.
  19. 제17항에서, 상기 논리정보가 논리기술언어에 의해 표시되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성 장치.
  20. 제17항에서, 상기 필요한 레이아우트 패턴과 상기 기존 레이아우트 패턴의 다수의 트랜지스터를 갖는 다수의 기본 셀들에 의해 구성된 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성장치.
  21. 제20항에서, 싱기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터 패턴이 상기 기존 레이아우트 패턴과 상이한 경우에도 상기 제1교정 작성 수단이 배선처리를 행하기만 하므로써, 레이아우트 패턴을 자동으로 교정 작성하는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성장치.
  22. 제21항에서, 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 게이트길이가 상기 기존 레이아우트 패턴의 것과 다른 경우에도, 배선처리를 행하기만 하므로써 레이아우트 패턴을 자동으로 교정 작성하는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성장치.
  23. 제21항에서, 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터의 게이트 폭이 상기 기존 레이아우트 패턴의 것과 다른 경우에도, 상기 제1교정 작성수단이, 배선처리를 행하기만 하므로써, 레이아우트 패턴을 자동으로 교정 작성하는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성장치.
  24. 제20항에서, 상기 필요한 레이아우트 패턴의 기본 셀의 트랜지스터 구성이 상기 기존 레이아우트 패턴의 것과 다른 경우에, 상기 제2교정 작성수단이, 논리정보를 트랜지스터 구성레벨까지 전개하지 않고도 레이아우트 패턴을 자동으로 교정 작성하는 것이 특징인 반도체 집접회로 레이아우트 패턴 작성장치.
  25. 제17항에서, 상기 교정 작성된 레이아우트 패턴이 수개의 논리게이트를 갖는 셀 구성용으로 사용되는 것이 특징인 반도체 집적회로의 레이아우트 패턴 작성 장치.
  26. 제17항에서, 셀 발생기는 컴퓨터를 이용한 설계시스템을 도입한 것이 특징인 바도체 집적회로의 레이아우트 패턴 작성장치.
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