JPH02128446A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02128446A
JPH02128446A JP63281592A JP28159288A JPH02128446A JP H02128446 A JPH02128446 A JP H02128446A JP 63281592 A JP63281592 A JP 63281592A JP 28159288 A JP28159288 A JP 28159288A JP H02128446 A JPH02128446 A JP H02128446A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の詳細説明 （第５〜９図） （第１、２図） （第３、４図） 発明の効果 〔概要〕 半導体装置の製造方法に関し、 セルジェネレータ処理の簡略化および処理時間の短縮を
図ることができ、また、最適な配置が分からない場合で
あっても接続情報のみを用いて論理回路図のエントリー
や論理記述言語作成を不要にすることができる半導体装
置の製造方法を提供することを目的とし、 論理回路図および論理記述言語等に基づく論理接続情報
をトランジスタレベルにまで展開してセルジェネレータ
に入力し、該セルジェネレータによりトランジスタの配
置処理および配線処理を行ってレイアウトパターンを自
動的に作成する半導体装置の製造方法において、既存の
レイアウトパターンと作成しようとするレイアウトパタ
ーンのトランジスタ構成が同じであれば該既存のレイア
ウトパターンの接続情報および配置情報をそのまま前記
セルジェネレータに入力して配線処理のみによりレイア
ウトパターンを自動的に作成し、既存のレイアウトパタ
ーンと作成しようとするレイアラＩ・パターンのトラン
ジスタ構成が同しでなければ該既存のレイアウトパター
ンの接続情報をそのまま前記セルジェネレータに入力し
て前記論理回路図エントリーおよび論理記述言語作成を
不要にしつつ、レイアウトパターンを自動的に作成する
ように構成する。
〔産業上の利用分野］ 本発明は、半導体装置の製造方法に係り、詳しくは、Ｌ
ＳＩのセルパターンを自動的に作成するセルジェネレー
タにおいて、既存のレイアウトパターンからの回路抽出
結果を用いてセルジェネレータ処理の簡略化および高速
化を図った半導体装置の製造方法に関する。
近時、ＬＳＩの開発におけるレイアウトパターンの自動
作成の研究が盛んに行われている。そのうち、セルやブ
ロックレベルの自動配置・配線は開発が進めすでに実用
レベルとなっているものもあり、最近はセル内やプロン
ク内（すなわち、トランジスタレベル）のレイアウト自
動作成についての研究が盛んである。
〔従来の技術〕
従来この種のセルジェネレータとしては、例えば第５〜
８図に示すようなものがある。第５図はセルパターンを
自動的に作成するセルジェネレータ処理の概略を示す図
、第６図は論理回路図の一例を示す図、第７図は論理記
述言語の一例を示す図、第８図は論理回路図や論理記述
言語等に基づいて作成されたレイアウトパターンの一例
を示す図である。一般に、このようなセルジェネレータ
では入力として第６図に示す論理回路図やこの論理回路
図を第７図に示す論理記述言語で説明した論理接続情報
が用いられ、これらはさらにトランジスタレベルにまで
展開されてトランジスタの配置処理および配線処理によ
り第８図に示すようなレイアウトパターンが自動的に作
成される。実際には、解答（すなわち、理想とするレイ
アウトパターン）は一つではなく色々な種類があり、自
動的に作成すると人間が作ったものよりは意外と面積が
大きくなったり配線がきちんと結べない箇所が出てくる
。現在行われているのは小さなブロックのようなところ
を予め作成しておき、配線だけは計算機で行うものが中
心となっている。
第９図はセルジェネレータのプログラムを示す処理フロ
ーチャートであり、Ｐ、〜Ｐ３はフローの各ステップを
示している。まず、Ｐｌでトランジスタをどこに配置す
るかを決める配置処理をし、Ｐ２でその配置後に１〜ラ
ンジスタ間の配線処理をする。この場合、従来ではトラ
ンジスタレベルで配置を行うのではなく、第６図に示す
ようなブロックとして定義してそれらの配線のみを行う
ことが多い。また、この配線も実際には色々あり、配置
の順序によっても変わってくるから、順序等の情報をも
加味してトライアルしてみる。次いで、Ｐ３で作成され
たセルの評価を行い、良ければ処理を終え、どうしても
配線できないときは配線を改善しなければならないと判
断してＰ、に戻る。
したがって、より最適なセルを得るためにはこのように
フィードバックをかけて何回（何万回又は何十万回）と
なく改善を繰り返さなければならない。また、何回処理
を行っても人間が作成する方が良いものができる場合が
多い。
〔発明が解決しようとする課題〕
しかしながら、このような従来の半導体装置の製造方法
にあってはは上記方法を採ったとしても満足できるセル
を作成できるとは限らず、処理時間も膨大なものとなり
、実際には未だ実用化には至っていない。
すなわち、このようなセルジェネレータのタゲットとな
るセルの作成が行われるのは大きく分けて次の２通りの
理由がある。
（Ｉ）セルライブラリへの追加やフルカスタムＬＳＩの
セルの作成など回路から新たに作成する場合。
（ＩＩ）高密度化、高集積化などのため既存レイアウト
パターンを作り変える場合。例えば、トランジスタのサ
イズとがが決まっているときに、１〜ランシスタのサイ
ズを小さくする場合があり、それらトランジスタのサイ
ズを小さくしたためにこのセルパターンを全て作り変え
なければならないことがある。そのまま縮小して使える
場合もあるが、トランジスタの形状とか変わってしまう
と、どうしても、作り変えなければならない。セルライ
ブラリを全部作り変えるということになると、通常１０
０〜２００種類のものを最初から作り変えなげればなら
ないことになる。
現在進められているジェネレータでは上記（１）（ｎ）
の区別が行われているものはなく、全て第９図に示すフ
ローに沿って行われているため実用化が遅れる原因とな
っている。このうち（１）については確かにこうした方
法を用いなければならないが、（ｎ）では配線を細くし
て面積を小さくしたり変更されたトランジスタパターン
に沿って作り変えたりするだけであるため比較的セルジ
ェネレータに載せやすいと思われる。しかし、現在のと
ころはこのようなセルでもまだセルジェネレータで作成
することはできないため、人手で作成しているのが現状
である。
そこで本発明は、セルジェネレータ処理の簡略化および
処理時間の短縮を図ることができ、また、最適な配置が
分からない場合であっても接続情報のみを用いて論理回
路図のエントリーや論理記述言語作成を不要にすること
ができる半導体装置の製造方法を提供することを目的と
している。
〔課題を解決するだめの手段〕
本発明による半導体装置の製造方法は上記目的達成のた
め、論理回路図および論理記述言語等に基づく論理接続
情報をトランジスタ構成ルにまで展開してセルジェネレ
ータに人力し、該セルジェネレータによりトランジスタ
の配置処理および配線処理を行ってレイアウトパターン
を自動的に作成する半導体装置の製造方法において、既
存のレイアウトパターンと作成しようとするレイアウト
パターンのトランジスタ構成が同しであれば該既存のレ
イアウトパターンの接続情報および配置情報をそのまま
前記セルジェネレータに入力して配線処理のみによりレ
イアウトパターンを自動的に作成し、既存のレイアウト
パターンと作成しようとするレイアウトパターンのトラ
ンジスタ構成が同じでなげれば該既存のレイアウトパタ
ーンの接続情報をそのまま前記セルジェネレータに入力
して前記論理回路図エントリーおよび論理記述言語作成
を不要にしつつ、レイアウトパターンを自動的に作成す
るように構成する。
〔作用〕
本発明では、既存のレイアウトパターンからの回路抽出
結果がセルジェネレータに人力される。
すなわち、既存のレイアウトパターンと作成しようとす
るレイアウトパターンのトランジスタ構成が同じであれ
ば該既存のレイアウトパターンの接続情報および配置情
報がそのままセルジェネレータに入力され、トランジス
タ構成が同じでなければ該既存のレイアウトパターンの
接続情報をそのまま前記セルジェネレータに人力される
。
したがって、前者の場合は、セルジェネレータでの処理
が配線問題のみに置き換えられて処理の簡略化や処理時
間の短縮が図られ、また、後者の場合は接続情報のみ用
いることにより、論理回路図エン）　ＩＪ−や、論理記
述言語作成などが不要になる。さらに、後者の場合、最
適な配置がわかればそれを与えてやることにより同様に
行うことができ、配置がわからない場合でも接続情報の
め用いて従来通りのセルジェネレータ処理を行うことが
できる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
旅理脱凱 本発明は既存レイアウトパターンからトランジスタ構成
が同じ別のレイアウトパターンを作成する方法について
提案するものである。すなわち、トランジスタのチャネ
ル領域の位置関係が同じであればトランジスタのサイズ
や形状、さらには固定配線領域が変わってもある裁未と
なるレイアラ１・のパターンがあれば自動的に作成可能
とするものである。
基本的には、既に作成されているレイアウトパターンの
配置をそのまま使うということである。
経験的に既存のレイアウトというのは人手で作成されて
おり、比較的最適な配置に近いものが多く、それらはト
ランジスタのサイズや形状には全く関係なく固定配線が
変わったとしてもよほど特殊な配線でもしない限り、そ
のまま用いて差し支えない。こうした方法を採用するこ
とにより、前述した第９図に示す処理フローから配置処
理を除くことができ、これによりフィードバックがかか
ることがなくなったため、処理時間は大幅に短縮でき、
また、実績のある配置を用いているため、未結線の数も
最小限に抑えることが可能となる。
以下、第１．２図を用いて本発明の原理を具体的に説明
する。第１図は各種のトランジスタパタンを示す図、第
２図はセルジェネレータのプログラムを示す処理フロー
チャートである。ある既存のパターンが今から作成しよ
うとするトランジスタの構成と全く違う場合には当然使
えないが（この場合は、第９図のプログラムに示すよう
に何回も操り返す処理が必要となる）　第１図（ａ）（
ｂ）（ｃ）に示すように、トランジスタのサイズや形状
は各々違っても（例えば、同図（Ｃ）に示すトランジス
タは同図（ａ）に示すトランジスタのゲートの端子のと
ころが長く引き廻されているトランジスタを示す）トラ
ンジスタの構成としては同図（ｄ）のように示される。
すなわち、トランジスタのパターンが若干異なっていて
もトランジスタパターンの構成が同じであれば抽出した
ものをそのまま取り扱うことができ、換言すれば、サイ
ズとかゲート部分のパターンが変わったとしても、接続
情報というのは同図（ｄ）に示すような回路にすると同
しように表わされる。
例えば、同図（ａ）に示すパターンで作られているトラ
ンジスタがあり、この場合、何か特性を変えたいという
要望があって片方のトランジスタのパターンを同図（ｂ
）に示すようなものに変えたいという場合にも使える。
また、一般に、グー１〜アレイは第１図のような形式と
なっているものが多く、いままでのゲートアレイシリー
ズを高速にするためにトランジスタパタンを変えた場合
などは本願の方法で適切に対処することができる。すな
わぢ、第１図（ａ）（ｂ）（ｃ）から同図（ｄ）に置き
換えて、ジェネレートするときに同図（ｄ）から置き換
える。
実際の処理フローを第２図に示す。第２回はセルジェネ
レータのプログラムを示す処理フローチャートであり、
ｐＨ，ＰＩ□はフローの各ステップを示している。まず
、Ｐ、で所定のファイルに記憶されている既存レイアウ
トデータから回路抽出処理を行い、抽出したトランジス
タレベルの回路の接続情報および配置情報を所定のファ
イルに保存する。既存レイアウトデータからの接続情報
および配置情報の抽出には、従来レイアウトの検証に用
いている回路抽出を基本とした方法により行う。すなわ
ち、第１図に示したようにトランジスタパターンおよび
配線パターンからトランジスタレベルの回路の接続情報
を抽出する。これは各トランジスタの各端子同士がどの
ようにつながれているかということを表わしているだけ
であり、これはトランジスタパターンが変わってもその
位置関係が変わらなければそのまま用いることができる
。このようにして接続情報および配置情報が作成される
と、Ｐ１□でセルジェネレータ（ただし、自動配線処理
のめ）により新たなレイアラ１〜デタを作成し、このレ
イアウトデータを所定のファイルに出力して今回の処理
を終える。
また、人力として用いた既存レイアウトデータと作成し
たいレイアウトのトランジスタの構成が違う場合には、
上記のように配置情報までは用いることはできないが、
接続情報は用いることができる。この場合には、セルジ
ェネレータとして第９図に示したフローのような処理が
必要にはなるが、第６．７図に示す入力データとなる論
理回路図のエントリーや論理記述言語の作成は不要とな
るため、それだけでも十分な効果はある。また、最適と
思われる配置が何らかの形（設計者の経験など）でわか
る場合には、その配置情報を人力ずることにより、第２
図に示すフィードバックを行わないフローとすることも
可能である。
ところで、−ｒ的に上記ステップＰ　１１で行う回路抽
出というのは人間が手作業で作ったパターンを検証する
だめのものであり、従来は（現在でも殆どの場合は）手
作業により作っており、作ったパターンを回路抽出プロ
グラムにかけて後述する第３図（ａ）、第４図（ｂ）に
示すような回路を抽出する。したがって、既存レイアウ
トデータからの接続情報および配置情報の抽出に際し、
何ら特別の装置を新たに用意する必要はない。
二亥尤■ 次に、上記原理に基づいて接続抽出例を実施例として説
明する。第３．４図は本発明の一実施例を示す図であり
、第３図（ａ）はベーンツクセルのＩ・ランジスタ構成
図、第３図（ｂ）はその抽出されるトランジスタのリス
ト、第４図（ａ）は論理回路図、第４図（ｂ）はその実
際のレイアウトパターンの模式図、第４図（Ｃ）はその
接続端子情報を示すリストである。第３図（ａ）におい
て、１１はベーンツクセルであり、ベーンツクセル１１
は８つのトランジスタ、ずわなちＰチャネルトランジス
タＴｒｌ、Ｔｒ２、Ｔｒ７、Ｔｒ８と、Ｎチャネルトラ
ンジスタＴｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６と、により形
成され、■ベーンツクセルが基本単位となっている。ベ
ーンツクセルとは第３図（ａ）に示すように下にまずト
ランジスタのパターンだけを作ってあって、後に第４図
（ｂ）に示すように配線をし、第４図（ａ）に示すよう
な論理回路を形成する方法である。トランジスタのパタ
ーンは第３図（ａ）のように示され、同図中の○印はト
ランジスタの端子を表わし、各○印の近傍の数字は各端
子の番号を表わす。第３図（ｂ）は同図（ａ）のトラン
ジスタ構成から抽出されるトランジスタのリストであり
、該リスト中Ｇ、Ｓ／Ｄはそれぞれゲート、ソース−ド
レインの略を示し、トランジスタの端子の接続が同じと
ころには同じ番号が与えられている。例えば、第３図（
ａ）に示すようにＴｒｉとＴｒ２のソース−ドレインで
は３番端子が共通になっているが、それを第３図（ｂ）
に示すリストで見ると、リストの見方としては“３パと
いう数字が共通にＴｒｉとＴｒ２のソース−ドレインの
欄に記載され、ＴｒｌとＴｒ２がつながっているのが分
かる。いま一つの例として、例えば第３図（ａ）に示す
ようにＴｒｉとＴｒ３のゲートが共通になっているから
、リストも共通にゲートの欄に１”が記載される。
したがって、第３図（ｂ）に示すトランジスタリストが
あれば第３図（ａ）に示すトランジスタ構成が書けるこ
とになる。すなわち、トランジスタのサイズとかゲート
の形状が変わってもトランジスタの構成が同しであれば
パターンの形状に関係なく同じものが得られる。
実際のパターン設計は、上記のように予め並べられた各
トランジスタの各端子をいかに結ぶかという問題に帰結
させることができる。第４図は小規模セルの実際の接続
例を示す図である。同図（ａ）はＮＡＮＤゲート１２．
１３およびＯＲゲート１４からなる論理回路図であり、
同図（ｂ）はＮＡＮＤゲート１２およびＯＲゲート１４
をＵＨＢＧ２３とじてベーシックセル上には、ＮＡＮＤ
ゲート１３をＵＨＢＮ２Ｎとしてベーシックセル上にそ
れぞれ結線したトランジスタ接続図を示す。同図（ｂ）
において、１０１．１０２はベーシックセルであり、ベ
ーシックセル１０１はＰチャネルトランジスタ１１１．
１１２．１１７．１１８とＮチャネルトランジスタ１１
３．１１４．１１５．１１６とにより形成され、ベーシ
ックセル１０２はＰチャネルトランジスタ１２１．１２
２．１２７．１２８とＮチャネルトランジスタ１２３．
１２４．１２５．１２６とにより形成されている。同図
（ｂ）中の○・印は各トランジスタの端子を表し、各○
・印近傍の数字１〜３２はその端子の番号を表わす。ま
た、端子のうち電源ＶＤＤ又はＶＳＳに接続されるもの
は・印で表わされ、配線が行われる箇所は大実線で表わ
されている。したがって、ヘーシノクセル１０２上のト
ランジスタ１２５〜１２８は今回使用されていない。ざ
らに、同図（Ｃ）は同図（ｂ）から得られた接続端子情
報を示す。この接続端子情報にはどの端子同士が結ばれ
ているかということが表わされている。上述したように
パターンから回路を抽出したとき得られる情報は何番と
何番の端子が結ばれているかということだけであり、例
えばこの場合同図（Ｃ）に示すようにトランジスタの各
端子２．１４．１６．１９．２１が■９．につながれて
いることを表わし、５．７．１８の各端子同士がつなが
れていることを表す。このように抽出される情報として
は同図（Ｃ）に示すもののみであるが、これさえ決まっ
ていればあとは接続関係だけの問題となる。したがって
、こうして既存のレイアウトパターンから抽出された接
続端子情報はそのままセルジェネレータの入力として用
いられ、この情報を見れば何番と何番の端子を結べば良
いかということがわかるため、トランジスタの配置は全
く考える必要がなく、配線処理を行うだけでセルを自動
的に作成することが可能になる。
このように、セルジェネレータの入力として既存のレイ
アウトパターンを用いることにより、これまでの人力に
欠かすことのできなかった論理回路図のエントリーや論
理記述言語の作成を不要にすることができ、また、作成
したいレイアウトのトランジスタの構成が既存レイアウ
トと同じであれば、その配置情報もそのまま用いること
により最適な配置を得ることができ、セルジェネレータ
への負担を軽くすることができる。従来、ＣＰＵで数１
０分かかっていたようなセルでも本願に係る半導体装置
の製造方法を用いれば数秒程度で作成可能となっている
。実際に適用した結果、人手で数人刃かかっていたセル
ライブラリの作成（１００ケ程度）をトータルでＣＰＵ
２〜３時間程度で終了させることが可能となった。
〔発明の効果〕
本発明によれば、セルジェネレータ処理の簡略化および
処理時間の短縮を図ることができ、最適な配置が分から
ない場合であっても接続情報のみを用いて論理回路用の
エントリーや論理記述言語作成を不要にすることができ
る。
【図面の簡単な説明】
第１．２図は本発明に係る半導体装置の製造力法の原理
説明を示す図であり、 第１図はその各種のトランジスタパターンを示す図、 第２図はそのセルジェネレータのプログラムを示す処理
フローチャート、 第３．４図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第３図（ａ）はそのベーシックセルのトランジスタ構成
図、 第３図（ｂ）はその抽出されるトランジスタのリスト、 第４図（ａ）はその論理回路図、 第４図（ｂ）はその実際のレイアウトパターンのトラン
ジスタ接続図、 第４図（Ｃ）はその接続端子情報を示すリスト、第５〜
９図は従来の半導体装置の製造方法を説明するための図
であり、 第５図はそのセルパターンを自動的に作成するセルジェ
ネレータ処理の概略を示す図、第６図はその論理回路図
の一例を示す図、第７図はその論理記述言語の一例を示
す図、第８図はその論理回路図や論理記述言語等に基づ
いて作成されたレイアウトパターンの一例を示す図、 第９図はそのセルジェネレータのプログラムを示す処理
フローチャートである。 １１．１０１．１０２・・・・・・ヘーシックセル、１
〜１６． １７〜３２・・・・・・端子。 原理説明の各種のトランジスタパターンを示す同第 図 Ｌ　　　　　　　　　　Ｊ

Claims (1)

  1. 【特許請求の範囲】 論理回路図および論理記述言語等に基づく論理接続情報
    をトランジスタレベルにまで展開してセルジェネレータ
    に入力し、 該セルジェネレータによりトランジスタの配置処理およ
    び配線処理を行ってレイアウトパターンを自動的に作成
    する半導体装置の製造方法において、 既存のレイアウトパターンと作成しようとするレイアウ
    トパターンのトランジスタ構成が同じであれば該既存の
    レイアウトパターンの接続情報および配置情報をそのま
    ま前記セルジェネレータに入力して配線処理のみにより
    レイアウトパターンを自動的に作成し、 既存のレイアウトパターンと作成しようとするレイアウ
    トパターンのトランジスタ構成が同じでなければ該既存
    のレイアウトパターンの接続情報をそのまま前記セルジ
    ェネレータに入力して前記論理回路図エントリーおよび
    論理記述言語作成を不要にしつつ、レイアウトパターン
    を自動的に作成するようにしたことを特徴とする半導体
    装置の製造方法。
JP63281592A 1988-11-08 1988-11-08 半導体装置の製造方法 Expired - Fee Related JP2954223B2 (ja)

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