KR20050041913A - 반도체장치 및 표시장치 - Google Patents

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Abstract

본 발명은, 기능회로 설계에 있어서의 논리합성 및 배치 배선의 반복에 요하는 시간을 단축함으로써 저가격 및 고성능 기능회로를 제공한다. 논리합성 및 배치 배선에 사용하는 스탠다드 셀을, 출력측 논리회로와 입력측 논리회로로 구성하고, 출력측 논리회로의 구동능력을 크게 하고, 입력측 논리회로의 게이트 입력 용량을 작게 한다. 이러한 구성의 스탠다드 셀로 함으로써, 기능회로에서의 지연시간 중, 게이트 지연이 차지하는 비율을 상대적으로 높일 수 있다. 따라서, 각 스탠다드 셀의 게이트 지연을 정밀도 높게 추정하면, 배치 배선 후의 배선 용량을 사전에 정확하게 추정하지 않아도, 논리합성의 시점에서 동작 주파수를 정밀도 높게 구할 수 있다. 즉, 논리합성 결과의 신뢰성이 향상하고, 논리합성과 자동 배치 배선을 반복할 필요가 없어져, 설계 기간을 단축할 수 있다.

Description

반도체장치 및 표시장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE}
본 발명은, 기능회로를 갖는 반도체장치에 관한 것이다. 특히, 본 발명은, 경량, 박형, 고기능 및 저가격의 반도체장치에 관한 것이다. 또한, 본 발명은 동일 기판 위에 기능회로를 갖는 표시장치에 관한 것으로, 특히 경량, 박형, 고기능 및 저가격의 표시장치에 관한 것이다.
최근, 다결정 실리콘 박막을 활성층으로서 사용하는 박막 트랜지스터(이하, TFT라고 한다)에 관한 기술개발이 급속하게 진행되고 있다. 예를 들면, 화소부의 스위칭소자를 TFT로 형성한 표시장치와, 화소를 구동하는 회로를 TFT로 형성한 액티브 매트릭스형 표시장치의 연구개발이 한창 행하여져 있다. 이러한 표시장치의 중요한 이점은, 저가격, 박형설계, 경량, 고정세도, 저소비전력 등이다.
또한, TFT의 고기능화에 따라, 기능회로를 TFT로 구성하고, 표시장치와 같은 기판 위에 탑재하려고 하는 연구개발이 진행되고 있다. 기능회로로서, 예를 들면 중앙처리장치(CPU)나 화상처리회로, 메모리 등을 들 수 있지만, 상기와 같은 TFT를 사용한 표시장치의 이점을 손상하지 않고, 이것들의 기능회로를 형성할 필요가 있다.
본 발명의 이들 내용과 다른 목적, 특징 및 이점은, 첨부도면에 따라 이하의 상세한 설명을 판독시에 더욱 명백해질 것이다.
기능회로의 설계에서는, 예를 들면 도 1에 나타낸 것처럼, 기능 설계, 논리합성, 자동 배치 배선(이하, 배치 배선)등의 공정을 실행한다.
기능 설계에서는, 기능회로의 동작을 하드웨어 기술언어 (이하, HDL)에 의해 기술한다. 기대하는 기능회로의 기능이 얻어졌는지를 적당한 시뮬레이션을 행해서 확인한다.
논리합성에서는, 상기한 HDL에서 기술된 동작을, 논리합성 도구를 이용하여 실제의 전자회로에 바꿔 놓는다. 이 전자회로는, 일반적으로 네트 리스트라고 불리는 형식으로 얻어진다. 네트 리스트는, 전기회로에 포함되는 스탠다드 셀의 입력 단자 또는 출력 단자의 접속 데이터이다. 게다가, 스탠다드 셀이란, 논리합성시 및 배치 배선시에 있어서 사용할 수 있는 전자회로소자이며, 미리 결정할 수 있었던 기본적인 전자회로의 기능을 가진다.
배치 배선에서는, 상기 네트 리스트를 바탕으로 포토마스크를 형성한다. 우선, 상기 네트 리스트에 포함되는 스탠다드 셀을 가배치하고, 각 스탠다드 셀의 입력 단자 및 출력 단자를 네트 리스트에 따라 순차적으로 접속해 간다. 모든 단자를 접속함으로써, 포토마스크가 완성된다. 이 일련의 작업은, 일반적으로 자동 배치 배선 도구를 이용하여 행한다.
논리합성시에는, 우선 각 배선에 있어서의 임시로 전자 용량을 결정하고, 논리합성 도구가 전자 용량에 대응한 구동능력의 스탠다드 셀을 선택하고, 동작 속도, 소비 전력 등의 소정의 사양을 만족하도록 네트 리스트를 최적화한다.
배치 배선 후, 각 배선에서의 전자 용량을 추출하여, 다시 동작 속도를 추정한다. 이 동작 검증시에, 소정의 사양이 만족되지 않는 경우에는, 배치 배선, 혹은 논리합성의 단계로 돌아가게 된다. 논리합성으로 돌아갈 경우, 각 배선에 있어서의 가상의 전자 용량의 값으로 바꾸고, 배치 배선 후의 전자 용량을 사용한다. 계속해서 소정의 사양을 얻을 수 없는 경우에는, 이것들의 공정을 반복하게 된다. 이 반복 회수가 많으면, 설계 기간이 증대하고, 저가격으로 기능회로를 제공할 수 없게 된다.
최초의 논리합성시에, 가상의 전자 용량을 크게 추정해 둠으로써, 배치 배선 후의 전자 용량에 대해서 마진을 제공할 수 있다. 그러나, 원래 필요치 않는 버퍼를 추가하는 등으로 회로규모가 증대한다. 또한, 스탠다드 셀을 똑같이 확대하여, 구동능력을 증강하는 것도 가능하다. 그러나, 회로규모가 증대함과 동시에, 입력 용량이 증대해버려서, 소비전력이 증대한다.
본 발명은, 이상과 같은 문제점을 감안한 것으로, 기능회로 설계시에 논리합성 및 배치 배선의 반복에 요하는 시간을 단축함으로써 저가격 및 고성능 기능회로를 제공한다. 이러한 기능회로를 사용함으로써, 저가격 및 고성능 반도체장치를 제공한다. 또한, 이러한 기능회로를 동일 기판 위에 탑재함으로써, 저가격, 박형, 경량, 고선명 및 저소비전력의 표시장치를 제공한다.
스탠다드 셀에는, 예를 들면 입력 신호에 대해서, 부정(이하, NOT), 논리합(OR), 논리곱(AND), 부정논리합(NOR), 부정논리곱(NAND), 배타적 논리합(XOR), 배타적 부정 논리합(XNOR)과 같이, 입력 신호가 결정되면 출력 신호가 결정되는 기능을 갖는 스탠다드 셀이 있다. 본 명세서에서는, 이것들의 스탠다드 셀을 게이트 셀이라고 부르고, 각각 NOT셀, OR셀, AND셀, NOR셀, NAND셀, XOR셀, XNOR셀 등이라고 한다.
또한, 플립플롭(FF) 및 래치(LAT)와 같이, 입력 신호의 이력에 따른 출력을 얻는 기능을 갖는 스탠다드 셀도 있다. 본 명세서에서는, 이것들의 스탠다드 셀을 순서 셀이라고 부르고, FF 셀, LAT셀 등이라고 한다.
일반적으로, 스탠다드 셀은, 더욱 작은 기본적인 전류회로의 기능을 갖는 회로소자로 구성되어 있다. 본 명세서에서는, 이것들의 회로소자 중, NOT, OR, AND, NOR, NAND, XOR, XNOR과 같이, 입력 신호가 결정되면 출력 신호가 결정되는 기능을 갖는 회로소자를 게이트회로라고 하고, 각각 NOT 게이트회로, OR 게이트회로, AND 게이트회로, NOR 게이트회로, NAND 게이트회로, XOR 게이트회로, XNOR 게이트회로 등이라고 한다. 마찬가지로, FF, LAT와 같이, 동작의 이력에 따라 다른 신호를 출력하는 기능을 가진 회로소자를 순서회로라고 부르고, 각각 FF회로, LAT회로라고 한다. 게이트회로와 순서회로를 총괄적으로 논리회로라고 한다.
또, 게이트 셀은, 적어도 1개의 게이트회로로 구성되고, 순서회로를 포함하는지 않는 스탠다드 셀이라고 한다. 또한, 순서 셀은, 적어도 1개의 순서회로로 구성되고, 게이트회로를 포함하지 않거나 혹은 적어도 1개의 게이트회로를 포함하고 있는 스탠다드 셀이다.
각 스탠다드 셀의 기능, 회로구성, 동작 타이밍, 출력의 구동능력, 면적, 레이아웃 등의 정보는 셀 라이브러리라고 불리는 데이터 베이스에 등록되어 있다. 이 중, 논리합성에서는, 기능, 동작 타이밍 등의 데이터를 이용하고, 주어진 제약, 예를 들면 동작 속도, 면적, 소비전력 등을 만족하도록, 셀 라이브러리로부터 최적의 스탠다드 셀을 선택하여서 네트 리스트를 생성한다. 또한, 배치 배선에서는, 레이아웃 등의 데이터를 이용한다.
기능회로의 동작 속도는, FF셀간의 최대지연시간의 역수에 비례한다. 여기에서 지연시간은, FF셀간의 논리회로에 포함되는 스탠다드 셀마다의 게이트 지연, 배선 지연을 합계한 값이라고 생각할 수 있다. 이때, 게이트 지연과 배선 지연을 완전하게 분리하는 것은 곤란하지만, 본 명세서에서는 편의상, 게이트 지연이란, 각 스탠다드 셀의 출력 단자에 접속된 전자 용량이 제로일 경우를 상정하고, 이 경우에 있어서의 입력 신호 변화로부터 출력신호의 변화까지의 응답시간이라고 한다. 또한 배선 지연은, 각 스탠다드 셀의 출력 단자에 적절한 전류 커패시터를 접속했을 경우를 상정하고, 이 경우에 있어서의 입력 신호 변화로부터 출력 신호의 변화까지의 응답시간으로부터, 상기의 게이트 지연을 감산한 시간이다.
스탠다드 셀의 게이트 지연은, 시뮬레이션으로 상세하게 추정될 수 있다. 한편, 배선 지연은, 스탠다드 셀의 출력의 구동능력과 출력 단자에 접속된 배선의 전자 용량에 의해 결정된다. 따라서, 배선의 전자 용량이 결정되지 않으면, 배선 지연도 결정되지 않는다. 이때, 셀 라이브러리에는, 일반적으로 동작 타이밍 정보로서, 스탠다드 셀의 출력 단자에 적당한 전자 용량이 접속되었을 경우에, 입력 신호 변화에 대한 출력 신호의 변화의 지연시간, 즉 게이트 지연시간과 배선 지연의 합계가 등록되어 있다.
본 발명에서는, 논리합성 및 배치 배선에 사용하는 스탠다드 셀을, 입력측 논리회로와 출력측 논리회로로 구성하고, 출력측 논리회로의 출력 구동능력을 크게 하고, 입력측 논리회로의 게이트 입력 용량을 작게 한다.
스탠다드 셀을 이러한 구성으로 형성함으로써, 기능회로의 지연시간 중, 스탠다드 셀 내에 게이트 지연이 차지하는 비율을 상대적으로 향상시킬 수 있다. 따라서, 각 스탠다드 셀내에 있어서의 게이트 지연을 정밀도 높게 추정해보면, 배치 배선 후의 배선 용량을 사전에 정확하게 추정하지 않아도, 논리합성의 시점에서 동작 주파수를 정밀도 좋게 구할 수 있다. 즉, 논리합성 결과의 신뢰성이 향상하고, 논리합성과 자동배치 배선을 반복할 필요가 없어지게 되어, 설계 기간을 단축할 수 있다.
이상으로, 저가격 및 고성능 기능회로를 제공할 수 있다. 또한, 이러한 기능회로를 동일 기판 위에 탑재함으로써, 저가격, 박형, 경량, 고정세도, 저소비 전력 표시장치를 제공할 수 있다.
본 발명은, 박막 트랜지스터로 구성된 기능회로를 갖는 반도체장치를 제공한다. 상기 기능회로는 적어도 1개의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되어, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 적어도 1개의 게이트회로 또는 순서회로로 구성된다.
또한, 본 발명은, 박막 트랜지스터로 구성된 기능회로를 갖는 반도체장치를 제공한다. 상기 기능회로는 적어도 1개의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되어, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 복수의 게이트회로 또는 순서회로로 구성된다.
또한, 본 발명은, 박막 트랜지스터로 구성되는 기능회로를 갖는 반도체장치를 제공한다. 상기 기능회로는 복수의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되어, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 적어도 1개의 게이트회로 또는 순서회로로 구성된다.
또한 본 발명은, 박막 트랜지스터로 구성되는 기능회로를 갖는 반도체장치를 제공한다. 상기 기능회로는 복수의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되며, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 복수의 게이트회로 또는 순서회로로 구성된다.
상기 구성에 있어서, 상기 게이트는, NOT게이트회로, OR게이트회로, AND게이트회로, NOR게이트회로, NAND게이트회로, XOR게이트회로, XNOR게이트회로 중 어느 것이어도 된다.
또한 상기 구성에 있어서, 상기 순서회로는, FF회로 또는 LAT회로이어도 된다.
또한, 상기 구성에 있어서, 상기 입력측 논리회로는, 채널 폭이 10㎛이하의 적어도 1개의 박막 트랜지스터로 구성되어도 된다.
또한, 상기 구성에 있어서, 상기 출력측 논리회로는, 채널 폭이 5㎛이상의 적어도 1개의 박막 트랜지스터로 구성되어도 된다.
또한, 상기 구성에 있어서, 상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리, 불휘발성 메모리 중 적어도 하나로 구성되어도 된다.
또한, 상기 구성에 있어서, 상기 박막 트랜지스터는, 절연표면을 갖는 기판 위에 형성된 반도체 박막을 활성층으로서 사용해도 된다.
또한, 상기 구성에 있어서, 상기 절연표면을 갖는 기판은, 유리 기판, 석영기판, 플라스틱 기판, SOI기판 중 어느 것이어도 된다.
또한, 본 발명은, 박막 트랜지스터로 구성되는 기능회로를 동일 기판 위에 갖는 표시장치를 제공한다. 상기 기능회로는 적어도 1개의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되며, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 적어도 하나의 게이트회로 또는 순서회로의 적어도 1개로 구성된다.
또한, 본 발명은, 박막 트랜지스터로 구성되는 기능회로를 동일 기판 위에 갖는 표시장치를 제공한다. 상기 기능회로는 적어도 1개의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되며, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 복수의 게이트회로 또는 순서회로 중 적어도 1개로 구성된다.
또한, 본 발명은, 박막 트랜지스터로 구성되는 기능회로를 동일 기판 위에 갖는 표시장치를 제공한다. 상기 기능회로는 복수의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되고, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 적어도 하나의 게이트회로 또는 순서회로 중 적어도 1개로 구성된다.
또한, 본 발명은, 박막 트랜지스터로 구성되는 기능회로를 동일 기판 위에 갖는 표시장치를 제공한다. 상기 기능회로는 복수의 스탠다드 셀로 구성되고, 상기 스탠다드 셀은 입력측 논리회로와 출력측 논리회로로 구성되고, 상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 복수의 게이트회로 또는 순서회로의 적어도 1개로 구성된다.
상기 구성에 있어서, 상기 게이트회로는, NOT게이트회로, OR게이트회로, AND게이트회로, NOR게이트회로, NAND게이트회로, XOR게이트회로, XNOR게이트회로 중 어느 것이어도 된다.
또한, 상기 구성에 있어서, 상기 순서회로는 FF회로 또는 LAT회로이어도 된다.
또한, 상기 구성에 있어서, 상기 입력측 논리회로는, 채널 폭이 10㎛이하의 적어도 1개의 박막 트랜지스터로 구성되어도 된다.
또한, 상기 구성에 있어서, 상기 출력측 논리회로는, 채널 폭이 5㎛이상의 적어도 1개의 박막 트랜지스터로 구성되어도 된다.
또한, 상기 구성에 있어서, 상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리, 불휘발성 메모리 중 적어도 1개로 구성되어도 된다.
또한, 상기 구성에 있어서, 상기 박막 트랜지스터는, 절연표면을 갖는 기판 위에 형성된 반도체박막을 활성층으로서 사용해도 된다.
또한 상기 구성에 있어서, 상기 절연표면을 갖는 기판은, 유리 기판, 석영기판, 플라스틱 기판, SOI기판 중 어느 것이어도 된다.
또한, 상기 구성에 있어서, 상기 표시장치는, 액정 표시장치이어도 된다.
또한, 상기 구성에 있어서, 상기 표시장치는, 자발광 소자를 사용한 표시장치이어도 된다.
또한, 상기 구성으로 이루어진 반도체장치 혹은 상기 구성으로 이루어진 표시장치를 전자기기에 내장하는 것이 효과적이다.
본 발명에 의해, 논리합성의 시점에서 자동 배치 배선 후의 배선 용량을 정확하게 추정하지 않아도, 동작 주파수를 정밀도 높게 추정할 수 있다. 즉, 논리합성 결과의 신뢰성이 향상하고, 논리합성과 자동배치 배선을 반복할 필요가 없어지게 되어, 설계 기간을 단축할 수 있다.
이상으로, 저가격 및 고성능의 기능회로를 갖는 반도체장치를 제공할 수 있다. 또한, 이러한 기능회로를 동일 기판 위에 탑재함으로써, 저가격, 박형, 경량, 고정세도 및 저소비전력의 표시장치를 제공할 수 있다.
[실시형태]
본 실시형태에서는, 본 발명에서 제공한 반도체장치 및 표시장치에 있어서, 기능회로를 형성하는 스탠다드 셀에 대해서, 도 2a 내지 도 2d 및 도 3a 내지 도 3d를 참조하여 설명한다. 여기에서는, 스탠다드 셀로서, NOR셀 및 NAND셀을 채택한다.
우선, 본 발명을 사용하지 않는 회로구성에 관하여 설명한다. 도 2a 및 2b에, NOR셀 및 NAND셀을, 각각 1개씩의 NOR게이트회로 및 NAND게이트회로로 구성한 예를 나타낸다. 여기에서, NOR셀의 입력 단자(211 및 212), 출력 단자(213), NOR게이트회로(214)이다. 또한 NAND셀의 입력 단자(221 및 222), 출력 단자(223), NAND게이트회로(224)이다.
또한 도 3a 및 3b에, 도 2a 및 2b에 각각 해당하는 CMOS회로를 TFT로 구성한 회로를 나타낸다. 이때, 도 2a 및 2b와, 도 3a 및 3b에서 일치하는 부분에는 동일한 부호로 나타내어진다. 여기에서, N채널형 TFT(311, 312, 321, 322)와 P채널형 TFT(313, 314, 323, 324)가 도시되어 있다.
한편, 본 실시형태에서는, NOR셀 및 NAND셀로서, 각각 도 2c 및 2d와 같은 회로구성으로 한다. 여기에서, NOR셀의 입력 단자(231 및 232), 출력 단자(233), NOT게이트회로(234 및 235), NAND게이트회로(236), NOT게이트회로(237)이다. 또한 NAND셀의 입력 단자(241 및 242), 출력 단자(243), NOT게이트회로(244 및 245), NAND게이트회로(246), NOT게이트회로(247)이다.
또한, 도 3c 및 3d에는, 도 2c 및 2d에 각각 해당하는 CMOS회로를 TFT레벨에서 나타낸다. 이때, 도 2c 및 2d와, 도 3c 및 3d로 나타낸 동일한 부분에는 동일한 부호로 나타낸다. 여기에서, N채널형 TFT(330, 332, 334, 335, 338, 340, 342, 344, 345, 348), P채널형 TFT(331, 333, 336, 337, 339, 341, 343, 346, 347, 349)가 도시되어 있다.
도 2c 및 도 3c에 있어서, NOR셀 입력측 논리회로(238)는, NOT게이트회로(234 및 235)와 NAND게이트회로(236)로 이루어진다. 또한 출력측 논리회로(239)는, NOT게이트회로(237)로 이루어진다. 마찬가지로, 도 2d 및 도 3d에 있어서, NAND셀의 입력측 논리회로(248)는, NOT게이트회로(244 및 245)와 NOR게이트회로(246)로 이루어진다. 또한 출력측 논리회로(249)는, NOT게이트회로(247)로 이루어진다.
도 2c 및 도 3c에 있어서, 출력측 논리회로(239)의 NOT게이트회로(237)는 구동능력을 크게 한다. 구체적으로는 도 3c에 있어서 N채널형 TFT(338)과 P채널형 TFT(339)의 채널 폭을 크게 한다. 마찬가지로, 도 2d 및 도 3d에 있어서, 출력측 논리회로(249)의 NOT게이트회로(247)는 구동능력을 크게 한다. 구체적으로는, 도 3d에 있어서 N채널형 TFT(348)와 P채널형 TFT(349)의 채널 폭을 크게 한다. 여기에서, 배선 용량 모델에 대한 자동배치 배선 후의 배선 용량의 마진을 예상해서 충분한 크기로 하는 것이 바람직하다.
또한, 도 2c 및 도 3c에 있어서, 입력측 논리회로(238)의 NOT게이트회로 234와 235는 입력 용량을 작게 한다. 구체적으로는, 도 3c의 N채널형 TFT(330, 332) 및 P채널형 TFT(331, 333)의 채널 폭을 작게 한다. 마찬가지로, 도 2d 및 도 3d에 있어서, 입력측 논리회로(248)의 NOT게이트회로(244와 245)는 입력 용량을 갖는다. 구체적으로는 도 3d의 N채널형 TFT(340, 342)및 P채널형 TFT(341, 343)의 채널 폭을 작게 한다. 이때, 스탠다드 셀 내의 게이트 지연이 가능한 한 작게 또한 레이아웃 면적이 작게 되도록, 적당하게 TFT의 채널 폭과 레이아웃 사이즈를 최적화한다.
스탠다드 셀을 이러한 구성으로 함으로써, 기능회로에 있어서 지연시간 중, 스탠다드 셀 내에 있어서 게이트 지연이 차지하는 비율을 상대적으로 높일 수 있다. 스탠다드 셀 내에 있어서 게이트 지연은, 시뮬레이션에 의해 정밀도 높게 추정할 수 있고, 배치 배선 결과의 영향을 받지 않는다. 한편, 배선 지연은, 배치 배선 결과의 영향을 받지만, 애당초 배선 지연의 기여가 상대적으로 낮다. 그 때문에, 배치 배선 후의 배선 용량이 최초의 추정보다 커졌다고 해도, 배치 배선 후의 동작 속도와 논리 합성시의 추정과의 차이는 적을 것으로 기대된다.
그런데, 단순히 스탠다드 셀의 구동능력을 크게 하는 것이라면, TFT구성을 도 3a 및 3b에 도시된 것처럼, TFT의 채널 폭을 크게 해도 된다. 이 경우, 도 3c 및 3d의 TFT구성과 비교해서, 모든 TFT 수는 훨씬 적다. 또한 스탠다드 셀내에 있어서 게이트 지연도 축소할 수 있다. 또한 기능회로의 지연시간에 있어서, 상대적으로 게이트 지연의 비율을 높이는 것에도 해당하므로, 상술한 것처럼, 배치 배선 후의 동작 속도와 논리합성시의 추정과의 차이는 적을 것으로 기대된다.
그러나, 레이아웃 면적 및 저소비전력의 점에서, 본 발명과 같은 회로구성으로 하는 편이 유리하게 될 가능성이 높다. 예를 들면, 도 3a의 TFT구성에서, N채널형 TFT(311, 312), P채널형 TFT(313, 314)의 채널 폭을 각각 10㎛, 10㎛, 40㎛, 40㎛으로 한다. 한편, 같은 출력의 구동능력을 도 3c의 TFT구성에서 실현할 경우, N채널형 TFT 338, P채널형 TFT 339의 채널 폭은 10㎛, 20㎛이어도 된다. 또한, 다른 TFT에 대해서, 예를 들면 N채널형 TFT(330, 332, 334, 335), P채널형 TFT(331, 333, 336, 337)의 채널 폭을 각각 2㎛, 2㎛, 5㎛, 5㎛, 4㎛, 4㎛, 5㎛ 및 5㎛으로 한다.
이 경우, 각 TFT 사이즈의 총 합계는, 도 3a의 경우 100㎛에 대하여, 도 3c의 경우 62㎛이다. 따라서, 레이아웃 면적을 도 3c의 경우에서 작게 할 수 있는 가능성이 높다. 또한 회로 동작시, 각 TFT의 게이트 용량의 충방전에 요하는 소비 전류는, 도 3c에서 보다 작아진다. 따라서, 전체 소비 전류도 적게 할 수 있는 가능성이 있다. 또한, 스탠다드 셀의 입력 용량을, 도 3c의 경우에서는, 대폭 축소할 수 있다.
여기에서, 스탠다드 셀의 출력 구동능력을 높이기 위해서, 출력측 논리회로(239)를, 예를 들면 복수의 NOT게이트회로로 구성하는 것도 효과적이다. 이 경우, 입력측 논리회로를 채널 폭이 보다 작은 TFT로 구성하는 것이 가능하고, 스탠다드 셀의 입력 용량을 더욱 축소할 수 있다. 또한 게이트 지연의 단축이나, 레이아웃 면적축소의 가능성이 있다.
그러나, 실제로 레이아웃 면적이 작아지게 될지, 혹은 소비 전류가 작아지게 될지는, 구체적인 회로구성, 마스크의 디자인 룰, TFT 특성 등에 크게 의존한다. 따라서, 설계상의 제약조건에 의해, 본 실시형태와 같은 회로구성의 스탠다드 셀을, 다른 회로구성의 스탠다드 셀과 적당히 조합해서 기능회로를 구성하는 것도 효과적이다.
이때, 본 발명의 취지는, 스탠다드 셀의 입력 용량을 작게하고, 구동능력을 크게 함으로, 입력측 논리회로 및 출력측 논리회로의 구분은 반드시 중요하지 않다. 예를 들면, 도 2c에 있어서, NOR셀의 입력측 논리회로(238)는, NOT게이트회로(234 및 235)로 이루어지고, 출력측 논리회로(239)는, NAND게이트회로(236)와 NOT게이트회로(237)로 이루어지는 구성으로 해도 된다. 마찬가지로, 도 2d에 있어서, NAND 셀의 입력측 논리회로(248)는, NOT게이트회로(244 및 245)로 이루어지고, 출력측 논리회로(249)는, NOR게이트회로(246)와 NOT게이트회로(247)로 이루어지는 구성으로 하여도 된다.
이때, 본 실시형태에서는, 스탠다드 셀의 예로서, 게이트 셀인 NOR셀 및 NAND셀에 대해서, 입력측 논리회로 및 출력측 논리회로를 각각 게이트회로로 구성할 경우에 대해서 설명했지만, 그 밖의 게이트 셀, 예를 들면 NOT셀, OR셀, AND셀, XOR셀, XNOR셀에 대해서도 같은 구성으로 하는 것이 가능하다. 즉, 입력측 논리회로 및 출력측 논리회로를 각각 게이트회로로 구성하는 것이 가능하다.
또한, FF셀, LAT셀 등의 순서 셀에 관해서도, 입력측 논리회로 또는 출력측 논리회로의 적어도 한 쪽에, 순서회로를 포함시킴으로써 동일한 구성으로 하는 것이 가능하다.
이상과 같이, 스탠다드 셀을, 입력측 논리회로와 출력측 논리회로로 나눈 구성으로 함으로써, 배선 용량 모델에 의한 추정 정밀도가 나빠도, 논리합성의 시점에서, 기능회로의 동작 속도를 정밀도 높게 추정할 수 있다. 즉, 논리합성 결과의 신뢰성이 향상하고, 논리합성과 자동배치 배선을 반복할 필요가 없어지게 되고, 기능회로의 설계 기간을 단축할 수 있다. 따라서, 저가격 및 고성능의 기능회로를 갖는 반도체장치를 제공할 수 있다. 또한, 이러한 기능회로를 동일 기판 위에 탑재함으로써, 저가격, 박형, 경량, 고정세도 및 저소비 전력의 표시장치를 제공할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 표시장치의 일례로서, CPU나 SRAM 등으로 구성된 기능회로를 동일 기판 위에 갖는 표시장치를 설명한다.
도 4에, 본 실시예의 표시장치의 평면도를 나타낸다. 도 4에 있어서, 표시장치는, 절연표면을 갖는 기판(500) 위에 형성된 TFT를 이용하여 구성되고, 표시부 (551)와 기능회로(552)를 가진다. 표시부(551)는, 화소부(501), 주사선 구동회로 (502) 및 신호선 구동회로(503)을 가진다. 또한 기능회로(552)는, CPU(507), SRAM(기억 회로)(504)를 가진다. 표시부(551)에 있어서, 화소부(501)는 화상의 표시를 행한다. 또한 주사선 구동회로(502) 및 신호선 구동회로(503)에 의해, 화소부(501)의 각 화소로의 영상신호의 입력이 제어된다. SRAM(504)은, 복수의 매트릭스 모양으로 배치된 기억 셀(미도시됨)로 구성된다. 각 기억 셀은, CPU(507)에 있어서 입출력되는 신호를 기억하는 등의 기능을 가진다. 또한, CPU(507)는, 주사선 구동회로(502) 및 신호선 구동회로(503)로의 제어신호를 출력하는 등의 기능을 가진다.
기능회로(552)는, GPU(Graphic Processing Unit: 그래픽 처리부)(567)를 가지고 있어도 된다. 이 구성을 도 5에 나타낸다. 이때, 도 5와 같은 부분은 동일한 부호를 이용해서 그 설명은 생략한다. GPU(567)에 의해, 기판(500) 외부로부터 입력된 신호는 표시부(551)에 입력하기 위한 신호로 변환된다.
도 4 및 도 5에 있어서, 표시부(551)로서는, 액정표시장치 또는 자발광 소자를 사용한 표시장치 등을 사용할 수 있다.
기능회로(552)의 설계에 있어서는, 가능한 한 단기간에 소면적, 저소비전력, 고동작 속도를 실현하지 않으면 안된다. 따라서, 실시형태에 나타낸 방법이 효과적이다. 이에 따라 기능회로(552)의 설계 기간을 단축할 수 있고, 저가격 및 고성능의 기능회로를 제공할 수 있다. 또한 이러한 기능회로를 동일 기판 위에 탑재함으로써, 저가격, 박형, 경량, 고정세도 및 저소비전력의 표시장치를 제공할 수 있다.
(실시예 2)
본 실시예에서는, 실시예 1에 나타낸 기능회로를 동일 기판 위에 갖는 표시장치에 있어서 TFT의 제조 방법의 일례를, 도 6a 내지 도 6h를 참조하여 설명한다. 이때, 기능회로부의 TFT 제조방법은, 본 발명에 있어서 반도체장치의 제조방법에 그대로 적용할 수 있다.
도 6a에 있어서, 기판(101)은, 석영기판, 실리콘 기판, 금속기판 또는, 스테인레스 기판의 표면에 절연막을 형성한 것을 사용한다. 또한, 본 제조 공정의 처리 온도를 견딜 수 있는 내열성을 갖는 플라스틱 기판을 이용해도 된다. 본 실시예에서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리로 이루어진 기판(101)을 사용한다.
이어서, 기판(101) 위에 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막 등의 절연막으로 이루어진 하지막(미도시됨)을 형성한다. 하지막은, 상기 절연막의 단층 구조이어도 상기 절연막을 2층 이상 적층시킨 구조이어도 된다.
하지막의 제 1층으로서, 플라즈마 CVD법을 이용하여 SiH4, NH3,및 N2O를 반응 가스로서 막형성되는 질화산화실리콘막을 10∼200nm(바람직하게는 50∼100nm)의 두께로 형성한다. 본 실시예에서는, 질화산화실리콘막을 50nm의 두께로 형성한다. 이어서, 하지막의 제 2층으로서, 플라즈마 CVD법을 이용하여 SiH4 및 N2O을 반응 가스로서 막형성되는 산화질화실리콘막을 50∼200nm(바람직하게는 100∼150nn)의 두께로 형성한다. 본 실시예에서는, 산화질화실리콘막을 100nm의 두께로 형성한다.
계속해서, 하지막 위에 반도체막을 형성한다. 반도체막은 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 25∼80nm(바람직하게는 30∼60nm)의 두께로 반도체막을 형성한다. 이어서, 상기 반도체막을 공지의 결정화법(레이저 결정화법, RTA 또는 퍼니스 어닐을 사용하는 열 결정화법, 결정화를 촉진하는 금속원소를 사용하는 열 결정화법 등)을 이용하여 결정화시킨다. 이때, 결정화를 촉진하는 금속원소를 사용하는 열 결정화법과 레이저 결정화법을 조합시켜도 된다. 예를 들면 결정화를 촉진하는 금속원소를 사용하는 열 결정화법을 행한 후, 레이저 결정화법을 행해도 된다.
그리고, 얻어진 결정질 반도체막을 원하는 형상으로 패터닝해서 반도체층(반도체 활성층)(102a∼102d)를 형성한다. 이때, 상기 반도체층으로서, 비정질 반도체막, 미결정 반도체막, 결정질 반도체막, 또는 비정질 실리콘 게르마늄 막 등의 비정질 구조를 갖는 화합물 반도체막 등을 사용할 수 있다.
본 실시예에서는, 플라즈마 CVD법을 이용하여, 막두께 55nm의 비정질 실리콘막을 형성한다. 그리고, 니켈을 포함하는 용액을 비정질 실리콘막 위에 유지시켜, 이 비정질 실리콘막에 탈수소화를 행한 후, 열 결정화를 행해서 결정질 실리콘막을 형성한다. 그 후에 포토리소그래피법을 사용한 패터닝 처리에 의해 섬 형상의 반도체층(102a∼102d)을 형성한다.
이때, 레이저 결정화법으로 결정질 반도체막을 제조할 경우의 레이저는, 연속발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 사용하면 된다. 전자의 기체 레이저로서는, 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti : 사파이어 레이저 등을 이용할 수 있다. 또, 후자의 고체 레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저를 이용할 수 있다. 또 비정질 반도체막의 결정화시에, 대입경으로 결정을 얻기 위해서는, 연속발진이 가능한 고체 레이저를 사용하고, 기본파의 제2 고조파∼제4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd : YVO4레이저(기본파 1064nm)의 제2 고조파(532nm)나 제3 고조파(355nm)를 적용한다.
또한, 상기의 레이저를 사용할 경우에는, 레이저 발진기로부터 방사된 레이저 빔을 광학계에서 선형으로 집광해서 반도체막에 조사하면 된다. 결정화의 조건은 적절히 설정되지만, 엑시머 레이저를 사용하는 경우는 펄스 발진 주파수 300Hz라하고, 레이저 에너지밀도를 100∼700mJ/cm2(대표적으로는 200∼300mJ/cm2)라고 하면 된다. 또 YAG 레이저를 사용할 경우에는, 그 제2 고조파를 이용하여 펄스 발진 주파수 1∼300Hz라 하고, 레이저 에너지밀도를 300∼1000mJ/cm2(대표적으로는 350∼500mJ/cm2)로 하면 된다.
그러나, 본 실시예에서는, 결정화를 촉진하는 금속원소를 이용하여 비정질 실리콘막의 결정화를 행했기 때문에, 상기 금속원소가 결정질 실리콘막 중에 잔류하고 있다. 그 때문에, 상기 결정질 실리콘막 위에 50∼100nm의 비정질 실리콘막을 형성하고, 가열처리(RTA법이나 퍼니스 어닐로를 사용한 열 어닐링 등)를 행하고, 해당 비정질 실리콘막내에 상기 금속원소를 확산시키고, 상기 비정질 실리콘막은 가열 처리후에 식각을 행해서 제거한다. 그 결과, 상기 결정질 실리콘막 중의 금속원소의 함유량을 감소 또는 제거할 수 있다.
이때, 섬 형상의 반도체층(102a∼102d)을 형성한 후, 미량의 불순물 원소(붕소 또는 인)의 도핑을 행해도 된다. 이렇게 해서, 채널 영역이 되는 영역에도 미량의 불순물원소를 첨가하고, TFT의 임계값을 제어하는 것이 가능하다.
이어서, 반도체층(102a∼102d)을 덮는 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 플라즈마 CVD법이나 스퍼터링법을 이용하여, 막두께를 40∼150nm로 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 게이트 절연막(103)으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 115nm의 두께로 형성한다. 물론, 게이트 절연막(103)은 산화질화실리콘막에 한정되는 것이 아니고, 다른 실리콘을 포함하는 절연막을 단층 또는 적층구조로서 사용해도 된다. 이때, 게이트 절연막(103)으로서 산화실리콘막을 사용할 경우에는, 플라즈마 CVD법으로 TEOS(Tetraethyl Ortho Silicate)과 O2를 혼합하고, 반응 압력 40Pa, 기판온도 300∼400℃로 하고, 고조파(13.56MHz), 전력밀도 0.5∼0.8W/cm2로 방전시켜서 형성해도 된다. 상기 공정에 의해 제조되는 산화실리콘막은, 그 후 400∼500℃의 열 어닐에 의해, 게이트 절연막(103)으로서 양호한 특성을 얻을 수 있다.
이어서, 제 1 도전막(104a)을 질화탄탈(TaN)로 20∼100nm의 두께로 형성하고, 제 2 도전막(104b)을 텅스텐(W)으로 100∼400nm의 두께로 형성한다. 이렇게 해서, 2층의 적층구조를 갖는 제 1 배선층을 형성한다. 본 실시예에서는, 막두께 30nm의 TaN막으로 이루어진 제 1 도전막(104a)과, 막두께 370nm의 W막으로 이루어진 제 2 도전막(104b)을 적층형성한다.
본 실시예에서는, 제 1 도전막(104a)인 TaN막은, Ta의 타깃을 이용하여, 질소를 포함하는 분위기 내에서 스퍼터링법으로 형성한다. 또한, 제 2 도전막(104b)인 W막은, W의 타깃을 사용한 스퍼터링법으로 형성한다. 그 밖에, 6불화 텅스텐(WF6)을 사용하는 열 CVD법으로 형성하는 것도 가능하다. 어떻든 간에, 게이트 배선으로서 사용하려면 저저항화를 꾀할 필요가 있고, W막의 저항율은 20μΩcm 이하로 하는 것이 바람직하다.
제 1 도전막(104a)를 TaN막, 제 2 도전막(104b)를 W막이라고 하지만, 제 1 도전막(104a) 및 제 2 도전막(104b)을 구성하는 재료는 특별히 한정되지 않는다. 제 1 도전막(104a) 및 제 2 도전막(104b)은, Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성해도 된다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나 AgPdCu합금으로 형성해도 된다.
이때, 제 1 도전막(104a)과 제 2 도전막(104b)에 의해 구성되는 도전막이, 실시형태에 나타낸 제 1 배선층에 대응한다.
이어서, 레지스트(105)를 막으로서 형성한다. 레지스트(105)의 막형성법으로서는, 도포법을 사용할 수 있다. 이때, 도포법에는, 스핀코터나 롤코터를 사용하면 된다. 레지스트(105)는, 포지티브형 및 네가티브형의 어느쪽이든 사용가능하고, 노광시에 사용하는 광원에 따라 선택할 수 있다.
이어서, 도 6b에 나타낸 것처럼, 레지스트(105)를 노광(제 1 노광)하여 레지스트 마스크(108, 109 및 185)를 형성하고, 게이트 배선을 제조하기 위해 제 1 식각처리(제 1 배선층 식각 1)를 행한다. 본 실시예에서는, 제 1 식각 처리에서 식각의 방법으로서, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마)식각법을 사용하고, 식각용 가스에 CF4와 Cl2을 혼합하고, 1Pa의 압력에서 코일형의 전극에 500W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성해서 행한다. 기판측(시료 스테이지)에도 100W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 자기 바이어스 전압을 인가한다. CF4과 Cl2를 혼합했을 경우에는 W막 및 Ta막도 같은 정도로 식각된다.
그러나, 반도체층(102c, 102d) 위에 형성된 제 1 도전막(104a)과 제 2 도전막(104b)의 부분은, 레지스트 마스크(185)로 덮어져 있기 때문에, 식각되지 않는다.
상기 식각 조건하에서는, 레지스트 마스크를 적절하게 형성함으로써, 기판측에 인가하는 바이어스 전압의 효과에 의해 제 1 도전층(106a, 107a) 및 제 2 도전층(106b, 107b)의 단부가 테이퍼 형상이 된다. 여기에서, 테이퍼 형상을 갖는 부분(테이퍼부)의 각도(테이퍼 각)란, 기판(101) 표면(수평면)과 테이퍼부의 경사부에서 생기는 각도로 정의한다. 식각 조건을 적당히 선택함으로써, 제 1 도전층 및 제 2 도전층에서 테이퍼부의 각도를 15∼45°로 할 수 있다.
게이트 절연막(103) 위에 찌거기를 남기지 않고 식각하려면, 10∼20%정도의 비율로 식각 시간을 증가시키면 된다. W막에 대한 산화질화실리콘막의 선택비는 2∼4(대표적으로는, 3)이므로, 과식각 처리에 의해, 산화질화실리콘막이 노출된 면은 20∼50nm정도 식각되게 된다. 이렇게 해서, 제 1 식각 처리에 의해 제 1 도전층과 제 2 도전층으로 이루어지는 제 1 형상의 도전층(106, 107)(제 1 도전층 106a, 107a와 제 2 도전층 106b, 107b)을 형성한다. 이때, 게이트 절연막(103)에서는, 노출된 영역이 20∼50nm정도 식각되어, 얇아진 영역이 형성된다.
그리고, 제 1 도핑처리(도핑 1)를 행하고, N형 도전성을 부여하는 불순물원소를 첨가한다. 도핑의 방법은 이온도핑법 혹은 이온주입법으로 행하면 된다. 이온도핑법의 조건은, 도즈량을 1×1013∼5×1014atoms/cm2으로 하고, 가속 전압을 60∼100kV로 행한다. N형 도전성을 부여하는 불순물원소로서 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용하지만, 여기에서는 인(P)을 사용한다. 이 경우, 제 1 형상의 도전층(106, 107)(제 1 도전층 106a, 107a와 제 2 도전층 106b, 107b)을 N형 도전성을 부여하는 불순물원소에 대한 마스크로서 사용하여, 자기정합적으로 제 1 불순물 영역(110a, 110b, 111a, 111b)이 형성된다. 제 1 불순물 영역 (110a, 110b, 111a, 111b)에는 1×1020∼1×1021atoms/cm3의 농도범위에서 N형 도전성을 부여하는 불순물원소를 첨가한다.
이어서, 도 6c에 나타낸 것처럼, 레지스트 마스크는 제거하지 않은 채, 제 2 식각 처리(제 1 배선층 식각 2)를 행한다. 식각 가스로서 CF4, Cl2 및 O2를 사용하여, W막을 선택적으로 식각한다. 이렇게 해서, 제 2 형상의 도전층(412, 413)(제 1 도전층(412a, 413a)과 제 2 도전층(412b, 413b))을 형성한다. 이때, 게이트 절연막(103)에서는, 노출된 영역이 20∼50nm정도 더 식각되어 얇아진다.
그리고, 제 2 도핑 처리(도핑 2)를 행한다. 이 경우, 제 1 도핑 처리보다도 도즈량을 떨어뜨리고, 높은 가속 전압의 조건으로서 N형 도전성을 부여하는 불순물원소를 도핑한다. 예를 들면, 가속 전압을 70∼120kV라고 하고, 1×1013atoms/cm2의 도즈량에서 행하고, 도 2b에서 섬 형상 반도체층에 형성된 제 1 불순물영역(110a, 110b, 111a, 111b)의 내측에 새로운 불순물영역을 형성한다. 도핑은, 제 2 도전층(412b, 413b)을 불순물원소에 대한 마스크로서 사용하고, 제 1 도전층(412a, 413a)의 하측의 영역에 있는 반도체 층에도 불순물원소가 첨가되도록 도핑한다.
이렇게 해서, 제 2 불순물영역(416a, 416b, 418a, 418b)이 형성된다. 이 제 2 불순물영역(416a, 416b, 418a, 418b)에 첨가된 인(P)의 농도는, 제 1 도전층(412a, 413a)의 테이퍼부의 막두께를 따라서 완만한 농도 경사를 가지고 있다. 이때, 제 1 도전층(412a, 413a)의 테이퍼부와 겹치는 반도체층에 있어서, 제 1 도전층(412a, 413a)의 테이퍼부의 단부로부터 안쪽을 향해서 약간, 불순물 농도가 낮아져 있지만, 거의 같은 정도의 농도이다.
도 6d에 나타낸 것처럼, 제 3 식각처리(제 1 배선층 식각 3)를 행한다. 식각 가스에 CHF6을 사용하고, 반응성 이온 식각법(RIE법)을 이용하여 행한다. 제 3 식각 처리에 의해, 제 1 도전층(412a, 413a)의 테이퍼부를 부분적으로 식각하고, 제 1 도전층과 반도체층의 겹치는 영역이 축소된다. 제 3 식각 처리에 의해, 제 3 형상의 도전층(112, 113)(제 1 도전층(112a, 113a)과 제 2 도전층(112b, 113b))을 형성한다. 이때, 게이트 절연막(103)에서는, 노출된 영역이 20∼50nm정도 더 식각되어 얇아진다. 제 3 식각 처리에 의해, 제 2 불순물 영역(416a, 416b, 418a, 418b)은, 제 1 도전층(112a, 113a)과 겹치는 제 2 불순물 영역(117a, 117b, 119a, 119b)과, 제 1 불순물 영역과 제 2 불순물 영역의 사이에 제 3 불순물영역(116a, 116b, 118a, 118b)이 형성된다.
이어서, 도 6e에 나타낸 것처럼, 레지스트 마스크(108, 109, 185)를 제거한 후, 새롭게 레지스트(186)를 막으로서 형성한다. 레지스트(186)의 막형성법으로서는, 도포법을 사용할 수 있다. 이때, 도포법에는 스핀코터나 롤코터를 사용하면 된다. 레지스트(186)는, 포지티브형, 네가티브형중 어느 것이어도 사용가능하고, 노광시에 사용하는 광원에 따라 선택할 수 있다. 이때, 레지스트(186)는, 제 1 노광시에 사용한 레지스트(105)와 같은 재료이어도 되고, 다른 것이어도 된다.
이어서, 레지스트(186)를 노광(제 2 노광)하고, 레지스트 마스크(123, 124, 187)를 형성한다(도 4f). 이때, 제 2 노광에서의 노광 수단은, 제 1 노광과 같아도 되고, 달라도 된다. 이어서, 제 4 식각 처리(제 1 배선층 식각 4)를 행한다. 이렇게 해서, 거의 수직인 단부를 갖는 제 4 형상의 도전층(121, 122)(제 1 도전층(121a, 122a), 제 2 도전층(121b, 122b))이 형성된다. 이때, 반도체층(102a, 102b) 위에 형성된 제 3 형상의 도전층(112, 113)(제 1 도전층(112a, 113a), 제 2 도전층(112b, 113b))의 부분은, 레지스트 마스크(187)로 덮어져 있기 때문에, 식각되지 않는다.
이 후, 제 3 도핑 처리(도핑 3)를 행한다. 제 3 도핑 처리에서는, N형 도전성을 부여하는 불순물원소를 첨가한다. 도핑 방법은 이온 도핑법 혹은 이온 주입법으로 행하면 된다. 이온 도핑법의 조건은 도즈량을 1×1013∼5×1014atoms/cm2 라고 하고, 가속 전압을 60∼100kV로서 행한다. N형 도전성을 부여하는 불순물원소로서 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용하지만, 여기에서는 인(P)을 사용한다. 이 경우, 레지스트 마스크(123, 124 및 187)는, N형 도전성을 부여하는 불순물원소에 대한 마스크로서, 제 4 불순물영역(125a, 125b, 126a, 126b)을 형성한다. 제 4 불순물영역(125a, 125b, 126a, 126b)에는 1×1020∼1×1021atoms/cm3의 농도범위에서 N형 도전성을 부여하는 불순물원소가 첨가된다. 이때, 반도체층(102a, 102b)은, 레지스트 마스크(187)로 덮여져 있기 때문에, 제 3 도핑 처리에 있어서, 불순물원소는 첨가되지 않는다.
본 실시예에서는, 제 4 불순물영역(125a, 125b, 126a, 126b)으로의 불순물원소의 도핑(제 3 도핑 처리)의 조건을, 제 1 불순물영역(110a, 110b, 111a, 111b)으로의 불순물원소의 도핑(제 1 도핑 처리)의 조건과 같게 한다. 그러나, 상기 조건은 이것에 한정되지 않는다. 제 1 도핑 처리와, 제 3 도핑 처리에서는, 조건이 달라도 된다.
다음에, 도 6g에 나타낸 것처럼, 레지스트 마스크(187, 123, 124)를 제거한 후, 새롭게 레지스트 마스크(127 및 128)를 형성하고, 제 4 도핑 처리(도핑4)를 행한다. 제 4 도핑 처리에서는, P형 도전성을 부여하는 불순물원소를 첨가한다. 도핑의 방법은 이온 도핑법 혹은 이온주입법으로 행하면 된다. P채널형 TFT를 형성하는 섬 형상 반도체층(102b 및 102d)에, P형의 불순물원소가 첨가된 제 4 불순물영역(190a, 190b, 191a, 191b, 129a, 129b)을 형성한다. 이때, 제 3 형상의 도전층(113b) 및 제 4 형상의 도전층(122)을 불순물원소에 대한 마스크로서 사용하여, 자기 정합적으로 불순물영역을 형성한다. 이때, N채널형 TFT를 형성하는 섬 형상 반도체층(102a, 102c)은 레지스트 마스크(127 및 128)로 전면을 피복해 둔다.
또한, 제 1 도핑 처리, 제 2 도핑 처리 및 제 3 도핑 처리에 의해, 제 4 불순물영역(190a, 190b, 191a, 191b, 129a, 129b)에는 각각 다른 농도에서 인이 첨가되어 있다. 그러나, 디보란(B2H6)을 사용한 이온 도핑법에 의해, 그 어느쪽의 영역에서도 P형 도전성을 부여하는 불순물원소를 첨가한다. 이때, 제 4 불순물영역(190a, 190b, 191a, 191b)의 P형 도전성을 부여하는 불순물원소의 농도가 2×1020∼2×1021atoms/cm3이 되도록 한다. 이렇게 해서, 제 4 불순물영역(190a, 190b, 191a, 191b)은, P채널형 TFT의 소스 영역 및 드레인 영역으로서 문제없이 기능한다. 또한 제 4 불순물영역(129a, 129b)은, P채널형 TFT의 Lov영역으로서 문제없이 기능한다.
이상의 공정에 의해, 각각의 반도체층(102a∼102d)에 불순물영역이 형성된다. 섬 형상 반도체층과 겹치는 제 3 형상의 도전층(112, 113) 및, 제 4 형상의 도전층(121, 122)이 게이트 배선으로서 기능한다.
이렇게 해서 도 6h에 나타낸 것처럼, N채널형 TFT(71), P채널형 TFT(72), N채널형 TFT(73), P채널형 TFT(74)가 형성된다.
N채널형 TFT(71)는, 채널 영역(192), 소스영역 및 드레인 영역에 상당하는 고농도 불순물영역(110a, 110b), 게이트 배선과 겹치는 저농도 불순물영역(Lov영역)(117a, 117b), 게이트 배선과 겹치지 않는 저농도 불순물영역(Loff영역)(116a, 116b)을 가진다. 한편, P채널형 TFT(72)는, 채널영역(193), 소스영역 및 드레인영역에 상당하는 고농도 불순물영역(190a, 190b), 게이트 배선과 겹치는 저농도 불순물영역(Lov영역)(129a, 129b)을 가진다. 이때, Loff영역은 없는 구조이다. N채널형 TFT(71) 및 P채널형 TFT(72)의 게이트 배선은, 테이퍼 형상의 단부를 가진다. 그 때문에, 게이트 배선을 작게 하기는, 부적당한 형상의 TFT다. 그러나, Lov영역 및 Loff영역을, 게이트 배선의 제조 공정에 있어서, 자기 정합적으로 제조하는 것이 가능하기 때문에, TFT제조에 있어서 공정수를 억제할 수 있다. 이렇게 해서, 공정수를 감소해서 내압성이 높은 TFT를 형성하는 것이 가능하다.
또한, N채널형 TFT(73)는, 채널영역(194)과, 소스영역 및 드레인영역에 상당하는 고농도 불순물영역(125a, 125b)을 가진다. 또한, P채널형 TFT(74)는, 채널영역(195)과, 소스영역 및 드레인영역에 상당하는 고농도 불순물영역(191a, 191b)을 가진다. N채널형 TFT(73) 및 P채널형 TFT(74)는, 싱글 드레인 구조에 형성된다. N채널형 TFT(73)와 P채널형 TFT(74)를, Lov영역과 Loff영역을 갖는 TFT라고 하는 경우는, 새로운 마스크가 필요하고, 공정수가 증가한다고 하는 문제가 있다. 그러나, 게이트 배선의 단부를 수직방향으로 식각하므로, 미세화가 가능하다.
예를 들면, N채널형 TFT(71) 및 P채널형 TFT(72)는, 표시부와 같이 내압성이 요구되는 회로에 적절히 적용되고, N채널형 TFT(73) 및 P채널형 TFT(74)는, 기능회로부와 같이 미세화가 요구되는 회로에 적절히 적용된다.
이때, 제 1 노광공정에서 사용하는 노광수단과, 제 2 노광공정에서 사용하는 노광수단은, 동일하게 하는 것도 할 수 있고, 다르게 하는 것도 가능하다. 여기에서, 일반적으로, 노광에 사용하는 방사 에너지원의 파장이 짧은 만큼, 노광시의 해상도는 높아진다. 따라서, 예를 들면, N채널형 TFT(71) 및 P채널형 TFT(72)에 대하여, N채널형 TFT(73) 및 P채널형 TFT(74)쪽이 미세화를 요구할 경우, 제 1 노광공정에 사용하는 빛의 파장에 대하여, 제 2 노광공정에 사용하는 빛의 파장은, 짧은 것으로 한다.
또한, 제 1 노광공정에 사용하는 노광장치와, 제 2 노광공정에 사용하는 노광장치는, 같게 하는 것도 가능하고, 다르게 하는 것도 가능하다.
예를 들면, N채널형 TFT(71) 및 P채널형 TFT(72)에 대하여 N채널형 TFT(73) 및 P채널형 TFT(74)쪽이 미세화를 요구할 경우, 제 1 노광공정에서는, MPA를 이용하여 노광을 행하고, 제 2 노광공정에서는, 스테퍼를 이용하여 노광을 행한다. 여기서, 일반적으로, MPA에서는, 한번에 큰 범위를 노광하는 것이 가능하기 때문에, 반도체장치의 생산성에 있어서 유리하다. 한편, 스테퍼에서는, 레티클 상의 패턴을 광학계로 투영하고, 기판측 스테이지를 동작 및 정지(스텝 앤드 리피트)하는 것에 의해, 레지스트에 패턴을 노광한다. MPA와 비교하여, 한번에 큰 범위를 노광할 수 없지만, 라인 앤드 스페이스(L&S)의 해상도 (이하, 해상도는 L&S의 해상도를 의미한다)를 높게 하는 것이 가능하다.
또한, 다른 예로서는, N채널형 TFT(71) 및 P채널형 TFT(72)에 대하여 N채널형 TFT(73) 및 P채널형 TFT(74)쪽이 미세화를 요구하게 될 경우, 제 1 노광공정에서는, 레티클 상의 패턴을 광학계로 레지스트에 투영할 때의 축소율이 작은 스테퍼를 사용하고, 제 2 노광공정에서는, 레티클상의 패턴을 광학계로 레지스트에 투영할 때의 축소율이 큰 스테퍼를 이용하여 노광을 행한다. 이때, 스테퍼의 축소율이란, 레티클 상의 패턴을, 1/N배(N은 정수)해서 레지스트 위에 투영했을 때의 N을 나타내는 것이라고 한다. 여기에서, 일반적으로, 레티클 상의 패턴을 광학계로 레지스트에 투영할 때의 축소율이 큰 스테퍼는, 한번에 노광가능한 범위는 좁지만 해상도가 높다. 한편, 레티클 상의 패턴을 광학계로 레지스트에 투영할 때의 축소율이 작은 스테퍼는, 한번에 노광가능한 범위는 넓지만 해상도가 낮다.
상기와 같이, 제 1 노광공정과 제 2 노광공정에 있어서 노광수단을 변경함으로써, 높은 생산성을 가지고 특성이 좋은 TFT를 갖는 반도체장치를 제조하는 것이 가능하다. 이때, 제 1 노광 및 제 2 노광공정에서 사용하는 노광수단(노광조건 및 노광장치)은, 상기에 한정되지 않는다. 공지의 노광수단을 자유롭게 사용하는 것이 가능하다. 또한, 제 1 노광공정 및 제 2 노광공정 각각은, 복수의 노광수단을 이용하여 행하여도 된다.
이때, 본 실시예에서는, 싱글 게이트형 TFT의 제조 공정을 나타내지만, 더블 게이트 구조 또는 2개보다 많은 게이트수를 갖는 멀티 게이트 구조에서도 사용가능하다.
이때, 본 실시예에서는, 톱 게이트형 TFT를 나타내고, 그 제조 공정을 나타냈다. 그러나, 본 실시예의 방법은, 듀얼 게이트형 TFT에 대하여도 적용하는 것이 가능하다. 또한, 듀얼 게이트형 TFT는, 채널 영역 위에 절연막을 통해서 중복하는 게이트 배선과, 해당 채널 영역아래에 절연막을 통해서 중복하는 게이트 배선을 갖는 TFT이다.
또한, 본 실시예에 나타낸 방법을 사용하면, 제 1 배선층으로 형성된 TFT 이외의 소자의 전극이나 배선 등의 형상의 자유도도 늘리는 것이 가능하다.
(실시예 3)
본 실시예에서는, 실시예 1에 나타낸 기능회로를 동일 기판 위에 탑재한 표시장치의 일례로서, 액정표시장치를 제조하는 예를 나타낸다. 이때, 표시부 및 기능회로의 구성과, 그것들의 회로에 사용하는 TFT는, 실시예 1 및 실시예 2와 같다고 할 수 있다.
도 7a 내지 도 7c는 본 실시예의 표시장치의 단면도를 나타낸다. 화소부를 구성하는 화소 TFT로서, N채널형 TFT(361)을 대표로 나타낸다. 또한 화소구동회로부를 구성하는 소자로서, N채널형 TFT(362)와 P채널형 TFT(363)를 대표로 나타낸다. 기능회로부를 구성하는 소자로서, N채널형 TFT(364)와 P채널형 TFT(365)를 대표로 나타낸다. N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364), P채널형 TFT(365)의 제조방법은, 실시예 1에서, 도 6a 내지 도 6h를 참조하여 나타낸 제조방법과 같으므로, 여기에서는 설명하지 않는다.
도 7a에 나타낸 것처럼, 제 1 층간절연막(6036)을 형성한다. 제 1 층간절연막(6036)은, 플라즈마 CVD법 또는 스퍼터링법을 사용해 두께를 100∼200nm으로 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막두께 100nm의 산화질화실리콘막을 형성한다. 물론, 제 1 층간절연막(6036)은 산화질화실리콘막에 한정되는 것이 아니라, 다른 실리콘을 포함하는 절연막을 단층 또는 적층구조로서 사용해도 된다.
이어서, 가열처리에 의해, 반도체층의 재결정화 및 반도체층에 첨가된 불순물원소의 활성화를 행한다. 이 가열처리는 퍼니스 어닐링을 사용하는 열 어닐링법으로 행한다. 열 어닐링법으로서는, 산소농도가 1ppm이하, 바람직하게는 0.1ppm이하의 질소분위기중에서 400∼700℃에서 행하면 되고, 본 실시예에서는 410℃, 1시간의 열처리에서 활성화 처리를 행한다. 이때, 열 어닐링법 이외에, 레이저 어닐링법, 또는 급속 열 어닐링법(RTA법)을 적용할 수 있다. 또한 제 1 층간절연막(6036)을 형성하기 전에 가열처리를 행해도 된다. 그러나, N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364) 및 P채널형 TFT(365)의 게이트 배선이 열에 약한 경우에는, 본 실시예와 같이 배선 등을 보호하기 위해서 제 1 층간절연막(6036)(실리콘을 주성분으로 하는 절연막, 예를 들면 질화실리콘막)을 형성한 후에 열처리를 행하는 것이 바람직하다.
상기와 같이, 제 1 층간절연막(6036)(실리콘을 주성분으로 하는 절연막, 예를 들면 질화실리콘막)을 형성한 후에 열처리함으로써, 활성화 처리와 동시에 반도체층의 수소화도 행할 수 있다. 수소화의 공정에서는, 제 1 층간절연막(6036)에 포함되는 수소에 의해 반도체층의 댕글링 본드가 종단된다. 이때, 활성화 처리를 위한 가열처리와는 별도로, 수소화를 위한 가열처리를 행해도 된다.
이어서 도 7b에 나타낸 것처럼, 제 1 층간절연막(6036) 위에, 제 2 층간절연막(6037)을 형성한다. 제 2 층간절연막(6037)으로서는, 무기절연막을 사용할 수 있다. 예를 들면 CVD법에 의해 형성된 산화실리콘막이나, SOG(Spin On Glass)법에 의해 도포된 산화실리콘막 등을 사용할 수 있다. 또한, 제 2 층간절연막(6037)으로서, 유기절연막을 사용할 수 있다. 예를 들면, 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 등의 막을 사용할 수 있다. 또한 아크릴막과 산화실리콘막의 적층 구조를 이용해도 된다. 또한 아크릴막과, 스퍼터링법으로 형성한 질화실리콘막 또는 질화산화실리콘막의 적층구조를 이용하여도 된다. 본 실시예에서는, 막 두께 1.6㎛의 아크릴막을 형성한다. 제 2 층간절연막(6037)에 의해, TFT(N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364) 및 P채널형 TFT(365))에 의한 요철을 완화하여, 평탄화할 수 있다. 특히, 제 2 층간절연막(6037)은 평탄화의 뜻이 강하므로, 평탄성이 뛰어난 막이 바람직하다.
이어서, 건식식각 또는 습식식각을 사용하여, 제 2 층간절연막(6037), 제 1 층간절연막(6036) 및 게이트 절연막(203)을 식각하고, N채널형TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364) 및 P채널형 TFT(365) 각각의 소스 영역 및 드레인 영역에 달하는 콘택홀을 형성한다. 이어서, 각 TFT의 소스 영역 및 드레인 영역과 전기적으로 접속되는 배선(6040∼6046) 및 화소전극(6039)을 형성한다. 이때, 본 실시예에서는, 배선(6040∼6046) 및 화소전극(6039)은, 막두께 50nm의 Ti막과, 막두께 500nm의 Al과 Ti의 합금막의 적층막을 스퍼터링법으로 연속적으로 형성하고, 원하는 형상으로 패터닝해서 형성한다. 물론, 본 발명은 2층 구조에 한정하지 않고, 단층 구조이어도 되고, 3층 이상의 적층구조이어도 된다. 또한, 배선의 재료로서는, Al과 Ti에 한정하지 않고, 다른 도전막을 이용하여도 된다. 예를 들면, TaN막 위에 Al막이나 Cu막을 형성하고, 또한 Ti막을 형성한 적층막을 패터닝해서 배선을 형성해도 된다. 어쨌든, 반사성이 뛰어난 재료를 사용하는 것이 바람직하다.
계속해서, 도 7c에 나타낸 것처럼, 화소전극(6039)을 적어도 포함하는 부분위에 배향막(6047)을 형성하고, 러빙을 행한다. 이때, 본 실시예에서는, 배향막(6047)을 형성하기 전에 아크릴수지막 등의 유기수지막을 패터닝함으로써, 기판 간격을 유지하기 위한 원주형 스페이서(6048)를 원하는 위치에 형성한다. 또한 원주형 스페이서에 한정하지 않고, 구형의 스페이서를 기판 전체면에 살포해도 된다.
이어서, 대향기판(7000)을 준비한다. 대향기판(7000) 위에 착색층(칼라필터)(7001∼7003), 평탄화막(7004)을 형성한다. 이때, 제 1 착색층(7001)과 제 2 착색층(7002)을 중첩하여 차광부를 형성하고, 제 2 착색층(7002)과 제 3 착색층(7003)의 일부를 중첩하여 차광부를 형성한다. 또한 제 1 착색층(7001)과 제 3 착색층(7003)의 일부를 중첩하여, 차광부를 형성해도 된다. 이렇게, 새롭게 차광층을 형성하지 않고, 각 화소간의 갭을 착색층의 적층으로 이루어진 차광부로 차광함으로써, 공정수의 감소를 가능하게 한다.
이어서, 평탄화막(7004) 위에, 투명도전막으로 이루어진 대향전극(7005)을 적어도 화소부에 대응하는 부분에 형성한다. 그 후에 대향기판(7005)의 전면에 배향막(7006)을 형성하고, 러빙을 실시한다.
그리고, 화소부, 구동회로부 및 CPU부가 형성된 기판(201)과 대향기판(7000)을, 밀봉재(7007)로 서로 접착한다. 밀봉재(7007)에는, 충전제(미도시됨)가 혼입되어 있어서, 충전제와 원주형 스페이서(6048)에 의해, 기판(201)과 대향기판(7000)은 균일한 간격으로 유지된다. 그 후, 양 기판(201과 7000) 사이에 액정재료(7008)를 주입하고, 봉지재(미도시됨)에 의해 완전하게 밀봉된다. 액정재료(7008)는, 공지의 재료를 사용하면 된다. 이렇게 하여, 액정표시장치가 완성된다.
그리고, 편광판 및 FPC(미도시됨)를 액정표시장치에 접합한다. FPC에 의해, 기판(201) 위에 형성된 소자 또는 회로로부터 인출된 단자와 외부 신호단자가 접속되어, 제품으로 완성된다.
이때, 본 실시예에서는, 화소전극(6039)을 반사성이 뛰어난 금속막으로 형성하고, 대향전극(7005)은 투광성을 갖는 재료로 형성한 반사형 액정표시장치를 예로 나타냈지만, 이것에 한정되지 않는다. 예를 들면, 화소전극(6039)은 투광성을 갖는 재료로 형성하고, 대향전극(7005)은 반사성을 갖는 재료로 형성하는 투과형 액정표시장치에도, 본 발명을 적용할 수 있다. 또한 반투과형 액정표시장치에도, 본 발명을 적용하는 것이 가능하다.
본 실시예는, 실시형태, 실시예 1, 실시예 2와 자유롭게 조합해서 실시하는 것이 가능하다.
(실시예 4)
본 실시예에서는, 실시예 1에 나타낸, 기능회로를 동일 기판 위에 탑재한 표시장치의 일례로서, 각 화소에 발광소자를 배치하는 OLED 표시장치를 제조하는 예를 나타낸다. 이때, 표시부 및 기능회로의 구성과, 그것들의 회로에 사용하는 TFT는, 실시예 1 및 실시예 2와 같다고 할 수 있다.
발광소자는, 양극과, 음극과, 양극과 음극에 사이에 끼워진 유기화합물층을 갖는 구성이다. 양극과 음극 사이에 전압을 인가함으로써, 발광소자는 발광한다. 유기화합물층은, 적층구조로 할 수 있다. 대표적으로는, 정공수송층/발광층/전자수송층이라고 하는 적층구조가 알려져 있다. 또 그 외에도, 양극 위에 정공주입층/정공수송층/발광층/전자수송층, 또는 정공주입층/정공수송층/발광층/전자수송층/전자주입층의 순으로 적층한 구조를 사용하여도 된다. 발광층에 대하여 형광성 색소등을 도핑해도 된다. 발광소자의 음극과 양극의 사이에 설치되는 모든 층을 총칭해서 유기화합물층이라고 부른다. 따라서, 상술한 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 등은, 모두 유기 화합물층에 포함된다. 상기 구조로 이루어진 유기화합물층에, 한 쌍의 전극(양극 및 음극)으로부터 소정의 전압을 걸면, 발광층에서 캐리어의 재결합이 일어나서 발광한다. 이때, 발광소자는, 단일항 여기자로부터의 발광(형광)을 이용하는 것이어도, 삼중항 여기자로부터의 발광(인광)을 이용하는 것이어도, 어느 쪽이어도 된다. OLED 표시장치는, 응답성이 뛰어나, 저전압에서 동작하고, 또 시야각이 넓은 등의 이점을 가지기 때문에, 차세대의 플랫 패널 디스플레이로서 주목받고 있다.
도 8a 내지 도 8d는, 본 발명을 이용하여 제조하는 반도체장치의 단면도를 나타낸다. 화소부를 구성하는 TFT로서 발광소자와 직렬로 접속된 TFT를, N채널형 TFT(361)로서 대표적으로 나타낸다. 또한, 화소구동회로부를 구성하는 소자로서, N채널형 TFT(362)와 P채널형 TFT(363)을 대표적으로 나타낸다. CPU부를 구성하는 소자로서, N채널형 TFT(364)와 P채널형 TFT(365)을 대표적으로 나타낸다. N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364), P채널형 TFT(365)의 제조방법은, 실시예 2에서 도 6a 내지 도 6h에서 나타낸 제조방법과 같으므로, 여기서는 설명은 생략한다.
실시예 2에 따라서, 도 8a의 상태까지 반도체장치를 제조한다. 도 8b에서, 제 1 층간절연막(5036)을 형성한다. 이 제 1 층간절연막(5036)으로서는, 플라즈마 CVD법 또는 스퍼터링법을 사용하고, 두께를 100∼200nm로 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막두께 100nm의 산화질화실리콘막을 형성한다. 물론, 제 1 층간절연막(5036)은 산화질화실리콘막에 한정되는 것이 아니라, 다른 실리콘을 포함하는 절연막을 단층 또는 적층구조로서 사용해도 된다. 이어서, 가열처리를 행하고, 반도체층의 재결정화, 반도체층에 첨가된 불순물원소의 활성화를 행한다. 이 가열처리는 퍼니스 어닐링로를 사용하는 열 어닐링법으로 행한다. 열 어닐링법으로서는, 산소농도가 1ppm이하, 바람직하게는 0.1ppm이하의 질소분위기에서 400∼700℃로 행하면 되고, 본 실시예에서는 410℃, 1시간의 열처리로 활성화 처리를 행한다. 이때, 열 어닐링법 이외에, 레이저 어닐링법, 또는 급속 열 어닐링법(RTA법)을 적용할 수 있다. 또한 제 1 층간절연막(5036)을 형성하기 전에 가열처리를 행해도 된다. 그러나, N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364) 및 P채널형 TFT(365)의 게이트 전극이 열에 약한 경우에는, 본 실시예와 같이 배선 등을 보호하기 위해서 제 1 층간절연막(5036)(실리콘을 주성분으로 하는 절연막, 예를 들면 질화실리콘막)을 형성한 후에 열처리를 행하는 것이 바람직하다.
상기와 같이, 제 1 층간절연막(5036)(실리콘을 주성분으로 하는 절연막, 예를 들면 질화실리콘막)을 형성한 후에 열처리함으로써, 활성화 처리와 동시에, 반도체층의 수소화도 행할 수 있다. 수소화의 공정에서는, 제 1 층간절연막(5036)에 포함되는 수소에 의해 반도체층의 댕글링 본드가 종단된다. 이때, 활성화 처리를 위한 가열처리와는 별도로, 수소화를 위한 가열처리를 행해도 된다. 여기에서, 제 1 층간절연막(5036)의 존재에 관계없이, 반도체층을 수소화하는 것도 할 수 있다. 수소화의 다른 수단으로서, 플라즈마에 의해 여기된 수소를 사용하는 수단(플라즈마 수소화)이나, 3∼100%의 수소를 포함하는 분위기에서, 300∼450℃에서 1∼12시간의 가열처리를 행하는 수단으로도 된다.
이어서, 제 1 층간절연막(5036) 위에 제 2 층간절연막(5037)을 형성한다. 제 2 층간절연막(5037)으로서는, 무기절연막을 사용할 수 있다. 예를 들면, CVD법에 의해 형성된 산화실리콘막이나, SOG(Spin On Glass)법에 의해 도포된 산화실리콘막 등을 사용할 수 있다. 또한, 제 2 층간절연막(5037)으로서 유기절연막을 사용할 수 있다. 예를 들면 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 등의 막을 사용할 수 있다. 또한 아크릴막과 산화실리콘막의 적층구조를 이용하여도 된다. 또한, 아크릴막과 스퍼터링법으로 형성한 질화실리콘막 또는 질화산화실리콘막의 적층구조를 이용해도 된다. 본 실시예에서는, 막 두께 1.6㎛의 아크릴막을 형성한다.제 2 층간절연막(5037)에 의해, 기판(201) 상에 형성된 TFT에 의한 요철을 완화하여, 평탄화 할 수 있다. 특히, 제 2 층간절연막(5037)은 평탄화의 의미가 강하므로, 평탄성이 뛰어난 막이 바람직하다.
이어서, 건식식각 또는 습식식각을 사용하여, 제 2 층간절연막(5037), 제 1 층간절연막(5036) 및 게이트 절연막(203)을 식각하고, N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364) 및 P채널형 TFT(365) 각각의 소스 영역 및 드레인 영역에 달하는 콘택홀을 형성한다.
이어서, 투명도전막으로 이루어진 화소전극(5038)을 형성한다. 투명도전막으로서는, 산화인듐과 산화주석의 화합물(ITO), 산화인듐과 산화주석의 화합물에 산화실리콘을 첨가한 것(ITSO), 산화인듐과 산화아연의 화합물, 산화아연, 산화주석, 산화인듐 등을 사용할 수 있다. 또한 상기 투명도전막에 갈륨을 첨가한 것을 이용하여도 된다. 화소전극(5038)이 발광소자의 양극에 해당한다. 본 실시예에서는, ITSO를 110nm두께로 형성한 후, 패터닝하여, 화소전극(5038)을 형성한다.
이어서, 각 TFT(N채널형 TFT(361), N채널형 TFT(362), P채널형 TFT(363), N채널형 TFT(364) 및 P채널형 TFT(365)) 각각의 소스 영역 및 드레인 영역과 각각 전기적으로 접속되는 배선(5039∼5046)을 형성한다. 이때, 본 실시예에서는, 배선(5039∼5046)은, 막두께 100nm의 Ti막과, 막두께 350nm의 Al막과, 막두께 100nm의 Ti막의 적층막을 스퍼터링법으로 연속형성하고, 원하는 형상으로 패터닝해서 형성한다. 물론, 본 발명은 3층 구조에 한하지 않고, 단층 구조이어도 되고, 2층 구조이어도 되며, 4층 이상의 적층구조이어도 된다. 또 배선의 재료로서는, Al과 Ti에 한하지 않고, 다른 도전막을 이용해도 된다. 예를 들면, TaN막 위에 Al막이나 Cu막을 형성하고, 또한 Ti막을 형성한 적층막을 패터닝해서 배선을 형성해도 된다. 이렇게 해서, 화소부의 N채널형 TFT(361)의 소스영역 또는 드레인영역의 한쪽은, 배선(5039)에 의해 화소전극(5038)과 전기적으로 접속되어 있다. 여기에서, 화소전극(5038) 위의 일부와, 배선(5039)의 일부를 중첩하여 형성함으로써, 배선(5039)과 화소전극(5038)의 전기적 접속을 취하고 있다.
이어서, 도 8d에 나타낸 것처럼, 제 3 층간절연막(5047)을 형성한다. 제 3 층간절연막(5047)로서는, 무기절연막이나 유기절연막을 사용할 수 있다. 무기절연막으로서는, CVD법에 의해 형성된 산화실리콘막이나, SOG(Spin On Glass)법에 의해 도포된 산화실리콘막, 스퍼터링법에 의해 형성된 질화실리콘막 또는 질화산화실리콘막 등을 사용할 수 있다. 또한 유기절연막으로서는, 아크릴수지막 등을 사용할 수 있다. 그 밖에, 실록산 결합을 포함하고, 실리콘 위에 메틸이나 페닐 등의 유기기가 결합한 유기 실록산계 절연막을 이용하여도 된다.
제 3 층간절연막(5047)의 화소전극(5038)에 대응하는 위치에 개구부를 형성한다. 제 3 층간절연막(5047)은 뱅크로서 기능한다. 개구부를 형성할 때, 습식식각법을 사용함으로써 용이하게 테이퍼 형상의 측벽으로 할 수 있다. 개구부의 측벽이 충분하게 완만하지 않으면 단차에 기인하는 유기 화합물층의 열화가 현저한 문제가 되어버리기 때문에, 주의가 필요하다.
이어서, 감압하에서 150∼450℃, 바람직하게는 250∼350℃의 열처리를 행하고, 제 3 층간절연막(5047)의 수소 제거처리를 한다. 그 후, 제 3 층간절연막(5047)의 개구부에서 노출하고 있는 화소전극(5038) 위에, 유기화합물층(5048)을 형성한다. 유기화합물층(5048)으로서는, 공지의 유기발광 재료를 사용할 수 있다. 이때, 유기발광 재료와 무기발광 재료의 양쪽을 이용하여도 되고, 유기발광 재료 대신에 무기발광 재료를 이용하여도 된다.
유기발광 재료로서는, 저분자계 유기발광 재료, 고분자계 유기발광 재료, 중분자계 유기재료를 자유롭게 사용할 수 있다. 이때, 중분자계 유기발광 재료란, 승화성을 갖지 않고, 게다가, 중합도가 20정도 이하인 유기발광 재료를 나타내는 것이라 한다.
본 실시예에서는 증착법에 의해 저분자계 유기발광 재료를 이용하여 유기 화합물층(5048)을 형성하고 있다. 구체적으로는, 정공주입층으로서 20nm두께의 구리 프탈로시아닌(CuPc)막을 설치하고, 그 위에 발광층으로서 70nm두께의 트리스-8-퀴노리노라토알루미늄 착체(Alq3)막을 설치한 적층구조에 형성된다. Alq3에 퀴나크리돈, 페릴렌 혹은 DCM1인 형광색소를 첨가함으로써 발광색을 제어할 수 있다.
또한, 고분자계 유기발광 재료를 사용하는 예로서, 정공주입층으로서 20nm의 폴리티오펜(PEDOT)막을 스핀 도포법에 의해 설치하고, 그 위에 발광층으로서 100nm정도의 파라페닐렌 비닐렌(PPV)막을 설치한 적층구조에 의해 유기화합물층(5048)을 구성해도 된다. 이때, p 공역계 고분자 PPV를 사용하면, 적색으로부터 청색까지 발광 파장을 선택할 수 있다. 또한 전자수송층과 전자주입층으로서 탄화실리콘 등의 무기재료를 사용하는 것도 가능하다.
이때, 유기화합물층(5048)은, 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 등이, 명확하게 구별된 적층구조를 갖는 것에 한정되지 않는다. 즉, 유기 화합물층(5048)은, 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 등을 구성하는 재료가, 혼합한 층을 갖는 구조이어도 된다. 예를 들면 전자수송층을 구성하는 재료(이하, 전자수송 재료로 표기한다)와, 발광층을 구성하는 재료(이하, 발광 재료로 표기한다)로 구성되는 혼합층을, 전자수송층과 발광층의 사이에 갖는 구조의 유기화합물층(5048)이어도 된다.
이어서, 유기화합물층(5048) 위에는 도전막으로 이루어진 대향전극(5049)이 설치된다. 본 실시예의 경우, 도전막으로서 알루미늄과 리튬과의 합금막을 사용한다. 이때, MgAg막(마그네슘과 은의 합금막)을 이용하여도 된다. 본 실시예에서는, 대향전극(5049)이 발광소자의 음극에 해당한다. 음극재료로서는, 주기표의 1족 혹은 2족에 속하는 원소로 이루어진 도전막 혹은 그것들의 원소를 첨가한 도전막을 자유롭게 사용할 수 있다.
대향전극(5049)까지 형성된 시점에서 발광소자가 완성된다. 이때, 발광소자는, 화소전극(양극)(5038), 유기 화합물층(5048) 및 대향전극(음극)(5049)으로 형성된 다이오드를 가리킨다.
발광소자를 완전하게 덮도록 해서 패시베이션막(5050)을 설치하는 것은 효과적이다. 패시베이션막(5050)으로서는, 탄소막, 질화실리콘막 혹은 질화산화실리콘막을 포함하는 절연막으로 이루어져, 해당 절연막을 단층 혹은 조합한 적층으로 사용할 수 있다. 커버리지가 좋은 막을 패시베이션막(5050)으로서 사용하는 것이 바람직하고, 탄소막, 특히 DLC(다이아몬드형 카본)막을 사용하는 것은 효과적이다. DLC막은 실온으로부터 100℃이하의 온도범위에서 막형성 가능하기 때문에, 내열성이 낮은 유기 화합물층(5048)의 위쪽에도 용이하게 막형성할 수 있다. 또한 DLC막은 산소에 대한 블록킹 효과가 높고, 유기화합물층(5048)의 산화를 억제하는 것이 가능하다.
이때, 제 3 층간절연막(5047)을 형성한 후, 패시베이션막(5050)을 형성할 때까지의 공정을 멀티 쳄버 방식(또는 인라인 방식)의 막형성 장치를 이용하여, 대기에 노출시키지 않고 연속적으로 처리하는 것은 효과적이다.
이때, 실제로는 도 8d의 상태까지 완성되면, 또한 외기에 노출되지 않도록, 기밀성이 높고, 탈가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름 등)이나 투광성 밀봉재로 패키징하는 것이 바람직하다. 그 때, 밀봉재의 내부를 불활성분위기로 하거나, 내부에 흡습성재료(예를 들면 산화바륨)을 배치하거나 하면 발광소자의 신뢰성이 향상한다.
또한, 패키징 등의 처리에 의해 기밀성을 높이면, 기판(201) 위에 형성된 소자 또는 회로로부터 인출된 단자와 외부 신호단자를 접속하기 위한 커넥터(플렉시블 프린트 회로:FPC)를 부착해서 제품으로서 완성한다.
본 실시예는, 실시형태, 실시예 1, 실시예 2와 자유롭게 조합해서 실시하는 것이 가능하다.
(실시예 5)
본 실시예에서는, 본 발명을 이용하여 제조되는 표시 시스템의 예에 대해서 도 9를 참조하여 설명한다.
여기에서, 표시 시스템이란, 표시장치와 CPU부가 형성된 기판에, FPC등에 의해 외부 부착되는 회로도 포함시킨 것으로 한다. 표시장치의 제조방법은, 실시예 1∼실시예 3을 사용한다. 표시 시스템의 구성 예를 도 9에 나타낸다.
기판(500) 위에는, 도 4 및 도 5에 도시된 것과 같은 구성의 회로가 형성되어 있다. 여기에서는, 도 5에 나타낸 구성의 회로를 사용한 예를 나타낸다. 표시 시스템(700)에서는, FPC(710)에 의해 기판(500)과, 전원회로(701), 클록 발진회로(702), VRAM(703), ROM(704), WRAM(705)이 전기적으로 접속되어 있다. 여기서, 전원회로(701)는, 표시 시스템(700)에 입력되는 전원을, 기판(500)에 형성된 회로용의 전원으로 변환하는 회로이다. 클록 발진회로(702)는, 기판(500)에 형성된 회로에 클록 신호 등의 제어신호를 입력하는 회로이다. VRAM(703)은, GPU(567)에 입력되는 형식의 영상신호를 기억하기 위한 회로이다. ROM(704)은, CPU(507)을 제어하기 위한 데이터와 표시 시스템(700)에 입력된 영상신호가 기억된 회로이다. WRAM(705)은, CPU(507)가 처리를 행하기 위한 작업영역이다.
이때, 기판(500) 위에 설치된 SRAM(504)과, FPC(710)에 의해 접속된 WRAM(705)과는 어느 쪽도, CPU(507)의 작업 영역으로서 기능하기 때문에, 어느쪽인가 한쪽을 생략하는 것도 가능하다. 예를 들면, CPU(507)로부터의 액세스는 많지만, 비교적 적은 기억 용량만을 요구하는 경우에는, SRAM(504)을 사용하는 것이 바람직하고, 반대로, 큰 기억 용량이 요구되지만 CPU(507)로부터의 액세스는 비교적 적은 경우에는, WRAM(705)을 사용하는 것이 바람직하다.
(실시예 6)
본 실시예에서는, 본 발명을 이용하여 제조되는 전자기기의 예에 대해서 도 10a 내지 도 10g를 참조하여 설명한다.
본 발명을 이용하여 제조한 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 콤포넌트 등), 랩탑 PC, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc; DVD)등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그것들의 전자기기의 구체적인 예를 도 10a 내지 도 10g에 나타낸다.
도 10a는 표시장치로, 하우징(1401), 지지대(1402), 표시부(1403)를 포함한다. 본 발명은 표시부(1403)를 구성하는 표시장치에 적용이 가능하다. 본 발명을 사용함으로써, 표시장치의 소형, 경량화, 고기능화를 실현할 수 있다.
도 10b는 비디오 카메라로, 본체(1411), 표시부(1412), 음성입력부(1413), 조작 스위치(1414), 배터리(1415), 화상 수신부(1416) 등으로 구성되어 있다. 본 발명은 표시부(1412)를 구성하는 표시장치에 적용이 가능하다. 본 발명을 사용함으로써, 비디오 카메라의 소형, 경량화, 고기능화를 실현할 수 있다.
도 10c는 랩탑 PC로, 본체(1421), 하우징(1422), 표시부(1423), 키보드(1424) 등으로 구성되어 있다. 본 발명은 표시부(1423)를 구성하는 표시장치에 적용이 가능하다. 또한 본 발명은 본체(1421) 내부의 CPU, 메모리 등의 반도체장치에 적용이 가능하다. 본 발명을 사용함으로써, PC의 소형, 경량화, 고기능화를 실현할 수 있다.
도 10d는 휴대 정보단말로, 본체(1431), 스타일러스(1432), 표시부(1433), 조작 버튼(1434), 외부 인터페이스(1435) 등으로 구성되어 있다. 본 발명은 표시부(1433)를 구성하는 표시장치에 적용이 가능하다. 또한 본 발명은 본체(1431)내부의 CPU, 메모리 등의 반도체장치에 적용이 가능하다. 본 발명을 사용함으로써, 휴대 정보단말의 소형, 경량화, 고기능화를 실현할 수 있다.
도 10e는 음향재생장치, 구체적으로는 카 오디오 시스템으로, 본체(1441), 표시부(1442), 조작 스위치(1443, 1444)등으로 구성되어 있다. 본 발명은 표시부(1442)를 구성하는 표시장치에 적용이 가능하다. 또한 본 발명은 본체(1441) 내부의 CPU, 메모리 등의 반도체장치에 적용이 가능하다. 또한 이번은 카 오디오 시스템을 예로 들었지만, 휴대형 혹은 가정용 오디오 장치에 사용해도 된다. 본 발명을 사용함으로써, 음향재생장치의 소형, 경량화, 고기능화를 실현할 수 있다.
도 10f는 디지털 카메라로, 본체(1451), 표시부 A(1452), 접안부(1453), 조작 스위치(1454), 표시부 B(1455), 배터리(1456)등으로 구성되어 있다. 본 발명은 표시부 A(1452) 및 표시부 B(1455)를 구성하는 표시장치에 적용이 가능하다. 또한 본 발명은 본체(1451) 내부의 CPU, 메모리 등의 반도체장치에 적용이 가능하다. 본 발명을 사용함으로써, 디지털 카메라의 소형, 경량화, 고기능화를 실현할 수 있다.
도 10g는 휴대전화로, 본체(1461), 음성출력부(1462), 음성입력부(1463), 표시부(1464), 조작 스위치(1465), 안테나(1466)등으로 구성되어 있다. 본 발명은 표시부(1464)를 구성하는 표시장치에 적용이 가능하다. 또한 본 발명은 본체(1461)내부의 CPU, 메모리등의 반도체장치에 적용이 가능하다. 본 발명을 사용함으로써, 휴대전화의 소형, 경량화, 고기능화를 실현할 수 있다.
이것들의 전자기기에 사용되는 반도체장치 및 표시장치는, 유리 기판뿐만 아니라 내열성의 플라스틱 기판을 사용할 수도 있다. 그것에 의해 한층 경량화를 꾀할 수 있다.
본 발명은, 상기 전자기기에 한정되지 않고, 실시형태에서 나타낸 반도체장치 및 표시장치를 사용했고, 여러가지 전자기기를 구비할 수 있다.
본 발명은 첨부도면을 참조하여 예들에 의해 충분히 설명되었지만, 당업자에 있어서 여러 가지 변경 및 변형은 명백하다는 것을 알 수 있다. 따라서, 상기와 같은 변경 및 변형은 본 발명의 범위를 벗어나지 않으면, 여기에 포함된다는 것을 알아야 한다.
본 발명에 의해, 논리합성의 시점에서 자동 배치 배선 후의 배선 용량을 정확하게 추정하지 않아도, 동작 주파수를 정밀도 높게 추정할 수 있다. 즉, 논리합성 결과의 신뢰성이 향상하고, 논리합성과 자동 배치 배선을 반복할 필요가 없어지게 되어, 설계 기간을 단축할 수 있다.
이상으로, 본 발명은, 저가격, 고성능의 기능회로를 갖는 반도체장치를 제공할 수 있다. 또한 이러한 기능회로를 동일 기판 위에 탑재함으로써, 저가격, 박형, 경량, 고정세도 및 저소비전력의 표시장치를 제공할 수 있다.
도 1은 설계 흐름의 일례,
도 2는 본 발명의 스탠다드 셀의 회로 신호 레벨에서의 회로예,
도 3은 본 발명의 스탠다드 셀의 TFT 레벨에서의 회로예,
도 4는 본 발명의 표시장치의 평면도,
도 5는 본 발명의 표시장치의 평면도,
도 6은 본 발명의 표시장치에서의 TFT의 제조방법을 도시한 도면,
도 7은 본 발명의 액정표시장치의 제조방법을 도시한 도면,
도 8은 본 발명의 OLED 표시장치의 제조방법을 도시한 도면,
도 9는 본 발명의 표시장치를 사용한 표시 시스템을 도시한 도면,
도 10은 본 발명의 반도체장치 및 표시장치를 사용한 전자기기를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
238, 248 : 입력측 논리회로 239, 249 : 출력측 논리회로
244, 245 : NOT게이트회로 246 : NOR게이트회로

Claims (64)

  1. 입력측 논리회로와,
    출력측 논리회로를 포함한, 1개의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 1개의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 반도체장치.
  2. 입력측 논리회로와,
    출력측 논리회로를 포함한, 1개의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 복수의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 반도체장치.
  3. 입력측 논리회로와,
    출력측 논리회로를 포함한, 복수의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 1개의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 반도체장치.
  4. 입력측 논리회로와,
    출력측 논리회로를 포함한, 복수의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 복수의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로인 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말, 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 반도체장치.
  12. 제 2 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 반도체장치.
  13. 제 2 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 반도체장치.
  14. 제 2 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  15. 제 2 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  16. 제 2 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 반도체장치.
  17. 제 2 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 반도체장치.
  18. 제 2 항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말, 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 반도체장치.
  19. 제 3 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 반도체장치.
  20. 제 3 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 반도체장치.
  21. 제 3 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  22. 제 3 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  23. 제 3 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 반도체장치.
  24. 제 3 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 반도체장치.
  25. 제 3 항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 반도체장치.
  26. 제 4 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 반도체장치.
  27. 제 4 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 반도체장치.
  28. 제 4 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  29. 제 4 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  30. 제 4 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 반도체장치.
  31. 제 4 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 반도체장치.
  32. 제 4 항에 있어서,
    상기 반도체장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 반도체장치.
  33. 입력측 논리회로와,
    출력측 논리회로를 포함한, 1개의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 1개의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 표시장치.
  34. 입력측 논리회로와,
    출력측 논리회로를 포함한, 1개의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 복수의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 표시장치.
  35. 입력측 논리회로와,
    출력측 논리회로를 포함한, 복수의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 1개의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 표시장치.
  36. 입력측 논리회로와,
    출력측 논리회로를 포함한, 복수의 스탠다드 셀로 이루어진 기능회로를 구비하고,
    상기 입력측 논리회로 및 상기 출력측 논리회로는, 각각 게이트회로 및 순서회로 중 어느 한쪽을 구비한 복수의 회로를 구비하고,
    상기 입력측 논리회로의 입력 용량은, 상기 출력측 논리회로의 입력 용량보다 작고,
    상기 출력측 논리회로의 구동 능력은, 상기 입력측 논리회로의 구동 능력보다 큰 것을 특징으로 하는 표시장치.
  37. 제 33 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 표시장치.
  38. 제 33 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 표시장치.
  39. 제 33 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  40. 제 33 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  41. 제 33 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 표시장치.
  42. 제 33 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
  43. 제 33 항에 있어서,
    상기 표시장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말, 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 표시장치.
  44. 제 34 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 표시장치.
  45. 제 34 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 표시장치.
  46. 제 34 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  47. 제 34 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  48. 제 34 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 표시장치.
  49. 제 34 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
  50. 제 34 항에 있어서,
    상기 표시장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말, 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 표시장치.
  51. 제 34 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 표시장치.
  52. 제 35 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 표시장치.
  53. 제 35 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  54. 제 35 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  55. 제 35 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 표시장치.
  56. 제 35 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
  57. 제 35 항에 있어서,
    상기 표시장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 표시장치.
  58. 제 36 항에 있어서,
    상기 게이트회로는, 부정 게이트회로, 논리합 게이트회로, 논리곱 게이트회로, 부정 논리합 게이트회로, 부정 논리곱 게이트회로, 배타적 논리합 게이트회로 및 배타적 부정 논리합 게이트회로 중 어느 하나인 것을 특징으로 하는 표시장치.
  59. 제 36 항에 있어서,
    상기 순서회로는, 플립플롭회로 또는 래치회로 중 어느 한쪽인 것을 특징으로 하는 표시장치.
  60. 제 36 항에 있어서,
    상기 입력측 논리회로는, 채널 폭이 10㎛이하의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  61. 제 36 항에 있어서,
    상기 출력측 논리회로는, 채널 폭이 5㎛이상의 박막트랜지스터로 구성된 것을 특징으로 하는 표시장치.
  62. 제 36 항에 있어서,
    상기 기능회로는, 중앙처리장치, 기억장치, 스태틱형 메모리, 다이내믹형 메모리 및 불휘발성 메모리 중 적어도 하나로 구성되는 것을 특징으로 하는 표시장치.
  63. 제 36 항에 있어서,
    상기 게이트회로 및 상기 순서회로 중 어느 한쪽은, 박막트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
  64. 제 36 항에 있어서,
    상기 표시장치는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 랩탑 컴퓨터, 게임기기, 휴대정보단말 및 기록매체가 설치된 화상재생장치로 이루어진 군으로부터 선택된 하나에 사용되는 것을 특징으로 하는 표시장치.
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