CN100383958C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN100383958C
CN100383958C CNB2005100075649A CN200510007564A CN100383958C CN 100383958 C CN100383958 C CN 100383958C CN B2005100075649 A CNB2005100075649 A CN B2005100075649A CN 200510007564 A CN200510007564 A CN 200510007564A CN 100383958 C CN100383958 C CN 100383958C
Authority
CN
China
Prior art keywords
wiring
empty
semiconductor device
semiconductor chip
conducting medium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100075649A
Other languages
English (en)
Other versions
CN1747158A (zh
Inventor
莲沼正彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1747158A publication Critical patent/CN1747158A/zh
Application granted granted Critical
Publication of CN100383958C publication Critical patent/CN100383958C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

根据本发明的一个方面，提供一种半导体器件，包括：半导体芯片，在其内部具有第一金属导热介质；衬底，具有热连接到第一金属导热介质的第二金属导热介质；以及温度控制装置，其至少部分设置在衬底上，热连接到第二金属导热介质，以及设置为控制半导体芯片内的温度。

Description

半导体器件
相关申请的交叉引用
本申请基于并要求2004年9月10日申请的在先日本专利申请号2004-263412的优先权，在此引入其全部内容作为参考。
技术领域
本发明涉及一种半导体器件。
背景技术
近年来，为了改进信号延迟，已经提出了低阻抗的布线阻抗和低介电常数的层间绝缘膜。具体地说，通过将布线材料从Al变为Cu，使布线阻抗具有更低的阻抗。此外，通过应用低介电常数绝缘膜(低k膜)如掺氟的SiO2、含有机组分的SiO2膜、或代替SiO2的有机膜，以及进一步通过多孔性的低介电常数膜，使层间绝缘膜具有更低的介电常数。但是，另一方面，层间绝缘膜的介电常数的降低导致导热性下降的问题。具体地说，该多孔性导致层间绝缘膜内的热存储效应。
同时，由于半导体器件的速度增加和高集成度增加了功耗，并进一步增加了来自半导体芯片内部的热值。
由此，在目前的半导体芯片中，热值增加和热量趋于停留。因此，仅仅从Si衬底的背面散热，对散热来说是不够的，由此，导致芯片温度上升，并有可能导致工作故障，并进一步导致可靠性故障。
为解决这些散热问题，提出了通过在Si衬底的背面接合金属板或金属鳍状物来释放热量的方法。但是，其散热效果不够充分且需要更多的改进。
(例如，参考日本专利申请公开号平10-199882)提出了一种方法，其中在半导体芯片中形成多层虚布线，并通过虚过孔使虚布线彼此连接，以及通过虚布线传送热量，以从半导体芯片的表层释放热量。但是，半导体芯片的表层一般通过用于避免外界腐蚀和用于保护机械损坏的低寻热树脂密封。因此，在此情况下，热量还是保留在该半导体芯片中，且散热效果不够充分。
发明内容
根据本发明的一个方面，提供了一种半导体器件，该半导体器件包括：半导体芯片，在其内部具有第一金属导热介质；衬底，具有热连接到第一金属导热介质的第二金属导热介质；温度控制装置，其至少部分设置在所述衬上，热连接到第二金属导热介质，并设置为控制所述半导体芯片内的温度。
附图说明
图1是根据第一实施例的半导体器件的示意性垂直剖面图；
图2是根据第一实施例的半导体芯片的示意性垂直剖面图；
图3是根据第一实施例的半导体芯片的示意性平面剖面图；
图4是根据第二实施例的半导体器件的示意性垂直剖面图。
具体实施方式
(第一实施例)
下面，将描述第一实施例。图1是根据本实施例的半导体器件的示意性垂直剖面图，图2是根据本实施例的半导体芯片的示意性垂直剖面图，图3是根据本实施例的半导体芯片的示意性平面剖面图。
如图1和图2所示，半导体器件1具有PBGA[FC](倒装芯片接合的塑料球栅阵列)封装结构。半导体器件1由半导体芯片10等构成。半导体芯片10包括半导体衬底11，在其上形成半导体元件(未示出)如晶体管。半导体芯片10可以具有由两个或更多半导体芯片构成的结构，如一个封装中的芯片上芯片结构。
在半导体衬底11上，形成用作实际布线的布线12，以及虚布线13(第一金属导热介质)，其中虚布线13不用作实际布线但吸收半导体芯片10中的热量，然后将热量传递到之后描述的冷却模块54。
布线12包括布线层12A、12B、连接布线层12A和布线层12B的过孔12C、以及连接布线层12B和之后描述的电极焊盘17的过孔12D等。顺便提及，在图2中，示出了集成地形成的布线层12B和过孔12C，但是它们可以分开地形成。布线层12A、12B和过孔12C、12D由金属例如Cu等形成。
虚布线13包括虚布线层13A、13B、连接虚布线层13A和虚布线层13B的虚过孔13C、以及连接虚布线层13B和之后描述的虚电极焊盘18的虚过孔13D等。虚过孔13C、13D可以是与过孔12C、12D一样的圆柱形状，但是它们优选为如图2和图3所示在布线状态(wiring state)中形成的椭圆柱形状或图形。因此虚过孔13C、13D与之后描述的层间绝缘膜15、16的接触面积变大，以便可以从层间绝缘膜15、16吸收更多的热量。
顺便提及，在图2中，示出了集成地形成的虚布线层13B和虚过孔13C，但是它们可以分开地形成。虚布线层13A、13B和虚过孔13C、13D由金属，例如Cu、Al、Ag及其合金等构成。
布线12和虚布线13都具有镶嵌布线结构，并形成在层间绝缘膜14至16中。也就是说，布线层12A、12B分别形成在层间绝缘膜14、15上形成的布线沟槽中，以及过孔12C、12D分别形成在层间绝缘膜15、16中形成的通孔中。此外，虚布线层13A、13B分别形成在层间绝缘膜14、15上形成的虚布线沟槽中，以及虚过孔13C、13D分别形成在层间绝缘膜15、16中形成的虚通孔中。
布线12和虚布线13由层间绝缘膜14至16绝缘，以及虚布线13形成在与布线12隔开既不小于1μm也不超过5μm的位置处。这里，虚布线13形成在与布线1 2隔开既不小于1μm也不超过5μm的位置处的理由是因为如果距离小于1μm，那么可能影响光刻工艺和寄生电容量，如果距离超过5μm，那么通过虚布线13很难有效地吸收布线12的热量。而且，从寄生电容的观点，虚布线13的电位优选是地电位。
此外，在层间绝缘膜16上形成电极焊盘沟槽和虚电极焊盘沟槽。在电极焊盘沟槽中形成电连接到布线12的电极焊盘17，以及在虚电极焊盘沟槽中形成热连接到虚布线13的虚电极焊盘18。
对于层间绝缘膜14至16的构成材料，例如可以使用SiO2膜、低介电常数绝缘膜如有机Si氧化膜、有机树脂膜、多孔硅氧化膜等。低介电常数绝缘膜优选具有不超过3.0的介电常数(k)。对于电极焊盘17和虚电极焊盘18的构成材料，可以使用例如Al、Cu等。
在层间绝缘膜14至16和布线12之间、在层间绝缘膜14至16和虚布线13之间等形成用于抑制金属扩散到层间绝缘膜14至16的阻挡金属膜19。对于阻挡金属膜19的构成材料，可以使用例如Ta、Ti、TaN、TiN、NbN、WN、VN等。顺便提及，可以通过这些材料的层状材料形成阻挡金属膜19。
在层间绝缘膜14和层间绝缘膜15之间以及在层间绝缘膜15和层间绝缘膜16之间形成用于在化学机械抛光(CMP)的时候抑制过抛光的帽盖膜20。对于帽盖膜20的构成材料，可以使用例如基于SiO2的材料。顺便提及，在布线层12A、12B和虚布线层13A、13B上不形成帽盖膜20。
在帽盖膜20上，形成用于抑制金属扩散到作为上层的层间绝缘膜15、16的顶部阻挡膜21。对于顶部阻挡膜21的构成材料，例如可以使用SiCN等。顺便提及，在布线层12A、12B以及在虚布线层13A、13B上形成顶部阻挡膜21，但是在其上形成开口，以贯穿过孔12C、12D和虚过孔13C、13D。
在电极焊盘17上，形成电连接到电极焊盘17的凸块22，以及在虚电极焊盘18上，形成热连接到虚电极焊盘18的虚凸块23。对于凸块22和虚凸块23的构成材料，可以使用焊料或金属如Au。
在层间绝缘膜16上，形成钝化膜24和聚酰亚胺薄膜25。顺便提及，在钝化膜24上和在聚酰亚胺薄膜25上，形成开口，以贯穿凸块22和虚凸块23。
以面朝下的方式在封装衬底30上安装半导体芯片10。具体地说，凸块22电连接到在封装衬底30的上表面上形成的电极焊盘31，以及虚凸块23热连接到封装衬底30的上表面上形成的电极焊盘32。以此方式，将半导体芯片10的电极焊盘17和封装衬底30的电极焊盘31之间的连接和半导体芯片10的虚电极焊盘18和封装衬底30的虚电极焊盘32之间的连接，制造成使用例如凸块22和虚凸块23的相同的连接方式。因此，特别地，两者之间的电连接和热连接变得可以不导致制造工艺的复杂化。顺便提及，封装衬底30可以包括Si中间层(interposer)。
电极焊盘31通过封装衬底30的内部形成的布线33电连接到设置在封装衬底30的下表面处的BGA球34。虚电极焊盘32通过形成在封装衬底30的内部的虚布线35(第二金属导热介质)热连接到设置在封装衬底30的下表面处的虚BGA球36。对于布线33的构成材料，可以使用与布线12相同的构成材料。对于虚布线35的构成材料，可以使用与虚布线13相同的构成材料。
在半导体芯片10和封装衬底30之间，填充底充树脂40，以在加热周期期间吸收添加到凸块22等的应力，或防止凸块22等的疲劳破裂。
在封装衬底30的上表面，通过粘合剂42固定框架形状的增强板41，以便围绕半导体芯片10。此外，在增强板41的上表面上，通过粘合剂44固定覆盖板43，以便覆盖半导体芯片10。在半导体芯片10和覆盖板43之间填充热胶45，以便吸收半导体芯片10中的产生的热量并将它传递到覆盖板43。
在封装衬底30的下表面侧，设置冷却衬底(衬底)50。BGA球34通过在冷却衬底50的内部形成的布线51电连接到设置在冷却衬底50的下表面处的凸块52。虚BGA球36通过在冷却衬底50的内部形成的虚布线53(第二金属导热介质)热连接到设置在冷却衬底50中的冷却模块54(温度控制装置)的导管54A。
冷却模块54用于控制半导体芯片10的温度，并由导管54A构成，作为冷却模块的热交换器(未示出)设置为向导管54A提供冷却介质并设置为通过导管54A使冷却介质冷却等。对于冷却介质，例如，可以使用液体如水、液态氮、惰性气体等，或气体。
冷却模块54通过虚电极焊盘18等热连接到半导体芯片10中的虚布线13。顺便提及，在本实施例中，说明了冷却模块54用作温度控制装置时的情况，但是代替冷却模块54或与冷却模块54一起，可以使用热沉板，散热片，珀尔帖元件等。布线51由与布线12相同的金属构成，虚布线53由与虚布线13相同的金属构成。
在本实施例中，在半导体芯片10的内部形成虚布线13，分别在封装衬底30和冷却衬底50处形成热连接到虚布线13的虚布线35、53。而且，在冷却衬底50处设置热连接到虚布线53的导管54A。因此，通过虚布线13等可以将半导体芯片10内的热量安全地释放到半导体芯片10的外面。因此，可以提供具有高可靠性的半导体器件1。
在本实施例中，半导体芯片10内的热量通过虚凸块23释放到半导体芯片10的外面，因此可以阻止在电极焊盘17和凸块22处发生腐蚀。即，通过包含于气氛中的湿气和停留在电极焊盘17和凸块22中的热量在电极焊盘17和凸块22处可能发生腐蚀。但是，在本实施例中，半导体芯片10内的热量通过虚凸块23释放到外部，因此可以减小在电极焊盘17和凸块22中停留的热量。因此，可以阻止在电极焊盘17和凸块22处发生腐蚀。
在本实施例中，在半导体芯片10和覆盖板43之间插入热胶45。因此，从半导体芯片10的背面侧也可以进行散热。由此，可以提供具有更高可靠性的半导体器件1。
(实际例子)
下面，将说明实际例子。在本例子中，使用具有与第一实施例中的半导体芯片几乎相同结构的半导体芯片。层间绝缘膜由具有5GPa的杨氏模量、40ppm的线性膨胀系数以及约300nm厚度的低介电常数绝缘膜构成。阻挡金属膜由Ta/TaN的叠层膜构成，且厚度约为10nm。通过施加偏压的溅射形成阻挡金属膜。通过使用SIS(自电离溅射)方式溅射由粗糙膜变换(mat film conversion)形成70nm厚度的Cu籽晶膜来制造布线和虚布线，此后通过电解电镀形成Cu电镀膜，以及通过CMP除去不必要的电镀膜。顺便提及，布线状态中的过孔的直径和虚过孔的宽度是0.13μm。帽盖膜由d-TEOS构成，且其厚度为约50nm。电极焊盘和虚电极焊盘由Al构成，以及凸块和虚凸块由PbSn构成。
制备通过冷却衬底热连接到珀尔帖元件的这种半导体芯片的多个虚凸块，在150℃下进行高温工作测试，并检查工作故障率。这里，检查在高温工作测试过程中珀尔帖元件工作时和珀尔帖元件不工作时的各种工作故障率。当在高温工作测试期间珀尔帖元件工作时，珀尔帖元件设为约20℃。而且，通过在测试之后进行拆卸分析检查电极焊盘和凸块处的腐蚀的发生。顺便提及，对未形成虚布线的半导体芯片进行相同的测试。
下面，将描述该结果。对于其中未形成虚布线的半导体芯片，工作故障率是2000ppm。相反，对于其中形成了虚布线的半导体芯片，在高温工作测试过程中珀尔帖元件工作时未看到工作故障。此外，即使在高温工作测试过程中珀尔帖元件未工作时，工作故障率是500ppm。由此结果，证实当在半导体芯片中形成虚布线并且虚布线热连接到珀尔帖元件时，与未形成虚布线时的情况相比，散热效应高，很少发生半导体元件的工作故障。
根据测试之后的拆卸分析结果，当在半导体芯片中形成虚布线并在高温工作测试过程中珀尔帖元件工作时，或当在半导体芯片中形成虚布线并在测试过程中珀尔帖元件未工作时，在电极焊盘和凸块处未发生腐蚀，以及器件工作没有故障。而且，对于其中相对于虚布线每10μm设置0.13μm直径的虚过孔，代替布线状态中0.13μm宽度的虚过孔的半导体芯片进行相同的测试，可以获得相同的结果。因此，证实当用10μm以下的间隔设置虚过孔时，可以实现充分的散热。
(第二实施例)
下面，将描述第二实施例。顺便提及，与第一实施例多余的描述可以省略。图4是根据本实施例的半导体器件的示意性垂直剖面图。
如图4所示，半导体器件1具有EBGA(增强球栅阵列)封装结构。半导体芯片10设置在封装衬底60中。具体地说，在封装衬底60的中心部分处形成开口60A，以及在开口60A中设置半导体芯片10。半导体芯片10覆有铸封树脂61。
接合引线26电连接到代替凸块22的半导体芯片10的电极焊盘17，以及虚接合引线27热连接到代替虚凸块23的虚电极焊盘18。接合引线26通过在封装衬底60的内部形成的布线62电连接到封装衬底60的下表面处设置的BGA球63。虚接合引线27通过在封装衬底60的内部形成的虚布线64(第二金属导热介质)热连接到在封装衬底60的上表面处设置的热沉板65。热沉板65由金属构成。
在热沉板65中，设置冷却模块67的导管67A。冷却模块67具有与第一实施例中描述的冷却模块54相同的结构。在半导体芯片10和热沉板65之间填充热胶68。
在本实施例中，在半导体芯片10的内部形成虚布线13，在封装衬底60处形成热连接到虚布线13的虚布线64，以及在封装衬底60处设置热连接到虚布线64的热沉板65和导管67A。因此，与第一实施例一样，半导体芯片10内的热量可以安全地释放到半导体芯片10的外面，从而可以提供具有高可靠性的半导体器件1。
在本实施例中，在半导体芯片10和热沉板65之间插入热胶68。因此，可以从半导体芯片10的背面侧进行散热，以便可以提供具有更高可靠性的半导体器件1。
顺便提及，本发明不局限于上述实施例描述的内容，且在不脱离本发明的实质范围内可以进行结构、材料、每个部件的设置等的适当改变。例如，冷却模块54、67的导管54A、67A可以设置在封装衬底30、60中。此外，冷却模块54的导管54A可以设置在冷却衬底50的正面。而且，布线层12A、12B和虚布线层13A、13B的数目未被具体限制，且它们可以是任意数目的层。

Claims (17)

1.一种半导体器件，包括：
半导体芯片，在其内部具有第一金属导热介质；
衬底，具有热连接到所述第一金属导热介质的第二金属导热介质；以及
温度控制装置，其至少部分设置在所述衬底上，热连接到所述第二金属导热介质，并设置为控制所述半导体芯片内的温度；
其中所述第一金属导热介质是虚布线，所述虚布线包括多个虚布线层和在所述虚布线层之间的虚过孔连接，所述虚过孔是以布线状形成的图形。
2.根据权利要求1的半导体器件，其中所述虚布线层和所述虚过孔由金属构成。
3.根据权利要求2的半导体器件，其中所述金属是Cu、Al、Ag或其合金。
4.根据权利要求1的半导体器件，其中所述虚布线形成在所述半导体芯片中形成的绝缘膜中，以及所述绝缘膜包括介电常数不超过3.0的低介电常数绝缘膜。
5.根据权利要求1的半导体器件，其中所述第二金属导热介质是虚布线。
6.根据权利要求5的半导体器件，其中所述虚布线由金属构成。
7.根据权利要求1的半导体器件，其中所述第一金属导热介质和所述第二金属导热介质通过虚凸块热连接。
8.根据权利要求1的半导体器件，其中所述虚布线的电位是地电位。
9.根据权利要求1的半导体器件，其中所述第一金属导热介质和所述第二金属导热介质通过虚接合引线热连接。
10.根据权利要求1的半导体器件，其中所述半导体芯片还包括布线，以及所述布线和所述虚布线绝缘。
11.根据权利要求10的半导体器件，其中所述布线和所述虚布线之间的距离既不小于1μm也不超过5μm。
12.根据权利要求1的半导体器件，其中所述半导体芯片还包括布线，以及所述布线和所述虚布线具有镶嵌布线结构。
13.根据权利要求1的半导体器件，其中所述半导体芯片和所述衬底还分别包括布线，以及所述半导体芯片的布线和所述衬底的布线以与所述第一金属导热介质和所述第二金属导热介质之间的热连接相同的连接方式电连接。
14.根据权利要求1的半导体器件，其中所述温度控制装置是热沉板、散热片、珀尔帖元件以及冷却介质是液体或气体的冷却模块中的至少一种。
15.根据权利要求14的半导体器件，其中所述冷却模块的冷却介质是水、液态氮或惰性气体，以及所述冷却介质通过导管连接到设置为冷却所述冷却介质的另一冷却模块。
16.根据权利要求1的半导体器件，还包括：
热沉板，覆盖所述半导体芯片；以及
热胶，填充在所述半导体芯片和所述热沉板之间。
17.根据权利要求16的半导体器件，其中所述半导体芯片包括半导体衬底和设置在所述半导体衬底上并在其中具有所述第一金属导热介质的布线结构，以及在所述半导体衬底和所述热沉板之间填充所述热胶。
CNB2005100075649A 2004-09-10 2005-02-05 半导体器件 Expired - Fee Related CN100383958C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004263412A JP2006080333A (ja) 2004-09-10 2004-09-10 半導体装置
JP263412/2004 2004-09-10

Publications (2)

Publication Number Publication Date
CN1747158A CN1747158A (zh) 2006-03-15
CN100383958C true CN100383958C (zh) 2008-04-23

Family

ID=36033035

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100075649A Expired - Fee Related CN100383958C (zh) 2004-09-10 2005-02-05 半导体器件

Country Status (4)

Country Link
US (1) US7112883B2 (zh)
JP (1) JP2006080333A (zh)
CN (1) CN100383958C (zh)
TW (1) TW200610016A (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3790469B2 (ja) * 2001-12-21 2006-06-28 富士通株式会社 半導体装置
JP2006222374A (ja) * 2005-02-14 2006-08-24 Fuji Film Microdevices Co Ltd 半導体チップ
US7443020B2 (en) * 2005-02-28 2008-10-28 Texas Instruments Incorporated Minimizing number of masks to be changed when changing existing connectivity in an integrated circuit
JP2006294905A (ja) * 2005-04-12 2006-10-26 Sony Corp 半導体装置及び半導体素子
JP5165207B2 (ja) * 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
DE102006022360B4 (de) 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
JP2008198909A (ja) * 2007-02-15 2008-08-28 Elpida Memory Inc 半導体パッケージ
US8373266B2 (en) * 2007-03-29 2013-02-12 Continental Automotive Systems, Inc. Heat sink mounted on a vehicle-transmission case
US20080268396A1 (en) * 2007-04-26 2008-10-30 Duncan Stewart Active control of time-varying spatial temperature distribution
US8957515B2 (en) * 2007-11-07 2015-02-17 Stats Chippac Ltd. Integrated circuit package system with array of external interconnects
WO2009116517A1 (ja) * 2008-03-17 2009-09-24 日本電気株式会社 電子装置及びその製造方法
US8531024B2 (en) * 2008-03-25 2013-09-10 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and multilevel conductive trace
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法
US7787252B2 (en) * 2008-12-04 2010-08-31 Lsi Corporation Preferentially cooled electronic device
JP5445001B2 (ja) * 2009-09-29 2014-03-19 沖電気工業株式会社 半導体素子内蔵基板及び半導体素子内蔵基板の製造方法
US8030776B2 (en) * 2009-10-07 2011-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with protective structure
US8299633B2 (en) * 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US20110198749A1 (en) * 2010-02-16 2011-08-18 Samsung Electro-Mechanics Co., Ltd. Semiconductor chip package and method of manufacturing the same
JP2011222818A (ja) * 2010-04-12 2011-11-04 Yokogawa Electric Corp 半導体デバイスの冷却構造
KR101711499B1 (ko) * 2010-10-20 2017-03-13 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8269350B1 (en) * 2011-05-31 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing the switching noise on substrate with high grounding resistance
US8987893B1 (en) * 2011-10-18 2015-03-24 Marvell International Ltd. Heat dissipating interposers
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
US8963335B2 (en) 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
JP6269661B2 (ja) 2013-05-08 2018-01-31 株式会社村田製作所 多層配線基板
TWI534573B (zh) * 2013-07-03 2016-05-21 致茂電子股份有限公司 廣域溫度控制裝置
US9548273B2 (en) 2014-12-04 2017-01-17 Invensas Corporation Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies
KR101697603B1 (ko) 2014-12-08 2017-01-19 삼성전자주식회사 반도체 패키지
KR102653499B1 (ko) 2019-06-28 2024-03-29 삼성전자주식회사 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764804A (en) * 1986-02-21 1988-08-16 Hitachi, Ltd. Semiconductor device and process for producing the same
US5414222A (en) * 1992-05-12 1995-05-09 Lsi Logic Corporation Multilayer IC semiconductor package
JPH10199882A (ja) * 1997-01-13 1998-07-31 Nec Corp 半導体装置
CN1304175A (zh) * 2000-01-13 2001-07-18 三菱电机株式会社 半导体器件
JP2002064274A (ja) * 2000-08-21 2002-02-28 Toppan Printing Co Ltd ビアホール構造とその形成方法およびこれを用いた多層配線基板
JP2003282778A (ja) * 2002-03-26 2003-10-03 Fujikura Ltd 半導体装置及びプリント配線基板
CN1491439A (zh) * 2001-11-22 2004-04-21 ���ṫ˾ 多芯片电路模块及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6642622B2 (en) * 2002-02-28 2003-11-04 Kabushiki Kaisha Toshiba Semiconductor device with protective layer
JP4416373B2 (ja) * 2002-03-08 2010-02-17 株式会社日立製作所 電子機器
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
CN1261998C (zh) * 2002-09-03 2006-06-28 株式会社东芝 半导体器件
JP4005958B2 (ja) 2002-09-03 2007-11-14 株式会社東芝 半導体装置
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
JP4131935B2 (ja) * 2003-02-18 2008-08-13 株式会社東芝 インターフェイスモジュールとインターフェイスモジュール付ｌｓｉパッケージ及びその実装方法
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
US20040245617A1 (en) * 2003-05-06 2004-12-09 Tessera, Inc. Dense multichip module
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
JP2005064479A (ja) * 2003-07-31 2005-03-10 Sanyo Electric Co Ltd 回路モジュール
US6897125B2 (en) * 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
JP3846482B2 (ja) * 2004-01-30 2006-11-15 セイコーエプソン株式会社 バンプ付ｉｃ並びにそれを用いた表示装置及び電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764804A (en) * 1986-02-21 1988-08-16 Hitachi, Ltd. Semiconductor device and process for producing the same
US5414222A (en) * 1992-05-12 1995-05-09 Lsi Logic Corporation Multilayer IC semiconductor package
JPH10199882A (ja) * 1997-01-13 1998-07-31 Nec Corp 半導体装置
CN1304175A (zh) * 2000-01-13 2001-07-18 三菱电机株式会社 半导体器件
JP2002064274A (ja) * 2000-08-21 2002-02-28 Toppan Printing Co Ltd ビアホール構造とその形成方法およびこれを用いた多層配線基板
CN1491439A (zh) * 2001-11-22 2004-04-21 ���ṫ˾ 多芯片电路模块及其制造方法
JP2003282778A (ja) * 2002-03-26 2003-10-03 Fujikura Ltd 半導体装置及びプリント配線基板

Also Published As

Publication number Publication date
CN1747158A (zh) 2006-03-15
US7112883B2 (en) 2006-09-26
US20060055028A1 (en) 2006-03-16
TW200610016A (en) 2006-03-16
JP2006080333A (ja) 2006-03-23

Similar Documents

Publication Publication Date Title
CN100383958C (zh) 半导体器件
US8048794B2 (en) 3D silicon-silicon die stack structure and method for fine pitch interconnection and vertical heat transport
US8896121B2 (en) Chip assembly system
US6897570B2 (en) Semiconductor device and method of manufacturing same
US7218000B2 (en) Liquid solder thermal interface material contained within a cold-formed barrier and methods of making same
CN100383937C (zh) 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置
CN100405561C (zh) 制造集成结构的方法
KR102401703B1 (ko) 향상된 열 방산을 갖는 반도체 디바이스 및 그 제조 방법
CN101226920B (zh) 使用具有降低布线断开的布线结构的布线衬底的半导体器件
US11291146B2 (en) Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US20150380387A1 (en) Stacked chips attached to a heat sink having bonding pads
CN103811437A (zh) 有直接接触散热片的微电子封装及其制造方法
US11145566B2 (en) Stacked silicon package assembly having thermal management
CN101477971A (zh) 半导体芯片及其制造方法
KR19980032206A (ko) 고성능 멀티 칩 모듈 패키지
CN102222625A (zh) 发光二极管封装结构及其基座的制造方法
CN110783300B (zh) 具有调节件及防裂结构的导线架衬底及其覆晶组体
CN101335224B (zh) 半导体封装结构及其制造方法
US20180359886A1 (en) Methods of making interconnect substrate having stress modulator and crack inhibiting layer and making flip chip assembly thereof
CN1153174C (zh) 芯片模块
CN100539120C (zh) 半导体器件
JP2002141436A (ja) 半導体装置及びその製造方法
CN102800798B (zh) 一种led封装结构及其封装方法
JP2009043882A (ja) 高温回路モジュールとその製造方法
US20190090391A1 (en) Interconnect substrate having stress modulator and flip chip assembly thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080423

Termination date: 20170205