JP6269661B2 - 多層配線基板 - Google Patents

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Description

本発明は、複数の絶縁層が積層されて成る積層体と、積層体内に設けられた内部配線電極とを備える多層配線基板に関する。
従来、図９に示すように、多層配線基板５０１を備えるモジュール５００が提供されている（例えば特許文献１参照）。図９は従来の多層配線基板を備えるモジュールを示す図である。モジュール５００は、多層配線基板５０１と、多層配線基板５０１の表面に実装された半導体素子５０２（ＩＣ）とを備えている。多層配線基板５０１は、複数の絶縁層５０３ａが積層されて成る積層体５０３と、積層体５０３内に設けられた内部配線電極５０４と、積層体５０３の両面それぞれに設けられたはんだレジスト５０５とを備えている。また、積層体５０３の一方面には、ＩＣ５０２を含む部品が実装されるランド電極５０６が設けられ、その他方面には、外部接続用の接続電極５０７が設けられている。また、内部配線電極５０４は、各絶縁層５０３ａに設けられたビア導体５０４ａおよび面内導体５０４ｂを備え、面内導体５０４ｂにより各ビア導体５０４ａどうしが接続されて、積層体５０３の一方面のランド電極５０６に実装されたＩＣ５０２と、積層体５０３の他方面に設けられた接続電極５０７とが内部配線電極５０４により接続されている。
特開２００８−３００４８２号公報（段落００１９〜００５０、図５など）
ところで、近年、携帯電話や携帯情報端末などの通信携帯端末の高機能化および小型化が進み、これに搭載される各種機能を備えるモジュール５００の高機能化および小型化も要求されている。そのため、モジュール５００が備える多層配線基板５０１に搭載されるＩＣ５０２等の特定部品の高機能化および小型化が急速に進み、その入出力端子の多ピン化および挟ピッチ化が図られた特定部品を多層配線基板５０１に搭載する必要性が生じている。したがって、多層配線基板５０１に搭載される特定部品の入出力端子の多ピン化および挟ピッチ化に応じて、積層体５０３の一方面に設けられて特定部品が接続されるランド電極５０６の挟ピッチ化が要求されている。
ところが、従来の多層配線基板５０１では、ランド電極５０６とこれに接続されるビア導体５０４ａとはそれぞれ別工程で形成されるので、各工程における加工誤差や位置ずれ等に起因して、別工程で形成されたビア導体５０４ａとランド電極５０６との間に位置ずれが生じて接続不良が発生するおそれがある。そこで、従来では、積層体５０３の一方面に露出するビア導体５０４ａの端面の面積よりもその面積が大きいランド電極５０６が形成されることによりビア導体５０４ａおよびランド電極５０６の接続不良が防止されている。しかしながら、ビア導体５０４ａおよびランド電極５０６の接続信頼性を担保するためのランド電極５０６の大面積化が、ランド電極５０６の挟ピッチ化の妨げとなっている。
また、小面積化されたランド電極５０６を積層体５０３の一方面に形成することによりランド電極５０６の挟ピッチ化を図ることも考えられる。ところが、一般的に、積層体５０３の表面に露出するランド電極５０６等の平面電極には、酸化防止や他の部品等が備える電極等との接続性向上のためにＮｉやＡｕ等の金属膜がめっきにより形成される。したがって、ランド電極５０６等の平面電極が小面積化された場合に、平面電極にめっき被膜が形成されにくいという問題がある。
この発明は、上記した課題に鑑みてなされたものであり、積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる技術を提供すると共に、微小面積化された実装電極にめっき被膜を確実に形成することができる技術を提供することを目的とする。
上記した目的を達成するために、本発明の多層配線基板は、複数の絶縁層が積層されて成る積層体と、前記積層体に設けられその一方端面が前記積層体の一方面に露出して特定部品との接続用の実装電極を形成する第１のビア導体と、前記積層体に設けられその一方端面が前記積層体の一方面に露出する複数の第２のビア導体と、前記積層体の一方面に露出する前記複数の第２のビア導体の一方端面に形成された複数の平面電極と、前記積層体内に設けられた内部配線電極とを備え、前記第１のビア導体と前記複数の第２のビア導体のいずれかとが前記内部配線電極により接続されており、前記積層体として複数のセラミック絶縁層が積層されて成るセラミック積層体を備え、前記第１のビア導体は、セラミック材料が混合された第１の導電性ペーストにより形成されており、前記複数の平面電極それぞれは、前記第１の導電性ペーストよりもＣｕの含有率が大きい第２の導電性ペーストにより形成されており、前記複数の平面電極の少なくとも一つが、部品が実装されないダミー電極であることを特徴としている。
このように構成された発明では、積層体の一方面に露出する第１のビア導体の一方端面により特定部品との接続用の実装電極が形成される。そのため、特定部品との接続用の実装電極が、第１のビア導体を形成する工程のみにより形成されるので、従来のようにビア導体および平面電極の加工誤差や位置ずれを考慮する必要がなく、第１のビア導体の一方端面により微小面積の実装電極を積層体の一方面に形成することができる。したがって、積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる。
また、少なくともいずれか一方の端面が積層体の表面に露出する第２のビア導体が積層体に設けられている。また、積層体の表面に露出する第２のビア導体の端面には平面電極が形成されている。そして、第１のビア導体と第２のビア導体とが、積層体内に設けられた内部配線電極により接続されている。そのため、第１のビア導体の一方端面により形成される実装電極と、第２のビア導体の積層体の表面に露出する端面に形成された平面電極とが内部配線電極により電気的に接続されて疑似的に実装電極の面積が大きくなった状態になる。したがって、めっきが施される際に実装電極およびこれに電気的に接続された平面電極に薬液が接触することにより実装電極における酸化還元反応が促進されるので、微小面積化された実装電極へめっき被膜を確実に形成することができる。また、第１のビア導体がセラミック材料が混合された第１の導電性ペーストで形成されることにより、セラミック積層体が焼成される際の、セラミック絶縁層および第１のビア導体の収縮率の差を軽減することができる。したがって、セラミック積層体が焼成される際に、第１のビア導体とセラミック絶縁層との境界部分に隙間が生じたりするのを防止することができる。また、第１のビア導体が、第２のビア導体の積層体の表面に露出する端面に形成された平面電極に電気的に接続された状態であるので、実装電極に確実にめっき被膜を形成することができる。また、実装電極に電気的に接続された平面電極のＣｕの含有率を大きくすることができるので、より確実に実装電極にめっき被膜を形成することができる。また、ダミー電極として形成された平面電極に実装電極が電気的に接続されることにより、実装電極へのめっき被膜の不着が確実に防止された多層配線基板を提供することができる。
また、前記特定部品が実装される前記積層体の一方面の実装領域に複数の前記第１のビア導体の一方端面により形成される複数の前記実装電極が設けられ、前記積層体の前記実装領域と異なる他の領域に前記複数の第２のビア導体の前記積層体の一方面に露出する一方端面に形成された前記複数の平面電極が設けられ、前記複数の第１のビア導体それぞれは、前記複数の第２のビア導体のいずれかに前記内部配線電極により接続されているとよい。
このように構成すると、特定部品が実装される積層体の一方面の実装領域に複数の第１のビア導体の一方端面により形成される微小面積の複数の実装電極が設けられることにより、特定部品が実装される実装領域において実装電極の狭ギャップ化を確実に図ることができる。また、複数の第２のビア導体の積層体の表面に露出する端面に形成された複数の平面電極が、積層体の実装領域と異なる他の領域に設けられ、複数の第１のビア導体それぞれは、複数の第２のビア導体のいずれかに内部配線電極により接続されている。したがって、複数の第１のビア導体の一方端面により形成される複数の実装電極が、複数の第２のビア導体の積層体の表面に露出する端面に形成された複数の平面電極のいずれかに電気的に接続された状態となるので、各実装電極にめっき被膜を確実に形成することができる。
また、前記複数の平面電極それぞれの面積が、前記積層体の一方面に露出する前記第１のビア導体の一方端面の面積よりも大きいとよい。
このようにすると、第１のビア導体の一方端面により形成される実装電極に電気的に接続される平面電極の面積が大きく形成されることにより、実装電極にめっきが施される際に薬液に接触する平面電極の面積をより大きくすることができるので、より一層確実に実装電極にめっき被膜を確実に形成することができる。
また、少なくとも前記複数の平面電極のいずれかは前記実装電極に隣接して配置されているとよい。
このように構成すると、実装電極とこれに接続された平面電極とが隣接配置されることにより、実装電極にめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板の小型化を図ることができる。
また、前記実装電極を２個備え、前記両実装電極間に前記複数の平面電極のいずれかが配置されているとよい。
このようにすると、両実装電極間にこれらに接続された平面電極が配置されることにより、実装電極にめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板の小型化を図ることができる。
また、前記複数の平面電極のうちの前記ダミー電極ではない平面電極の少なくとも一つに、整合回路またはバイパスコンデンサを形成する部品が実装されてもよい。
このように構成すると、実装電極が接続されることにより実装電極へのめっき被膜の不着を防止することができる平面電極に、整合回路またはバイパスコンデンサを形成する部品が実装されることにより、実用的な構成の多層配線基板を提供することができる。
本発明によれば、第１のビア導体の一方端面により微小面積の実装電極が積層体の一方面に形成されるので、積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる。また、第１のビア導体と第２のビア導体とが、積層体内に設けられた内部配線電極により接続されて、第１のビア導体の一方端面により形成される実装電極と、第２のビア導体の積層体の表面に露出する端面に形成された平面電極とが内部配線電極により電気的に接続されて疑似的に実装電極の面積が大きくなった状態になる。したがって、めっきが施される際に実装電極およびこれに電気的に接続された平面電極に薬液が接触することにより実装電極における酸化還元反応が促進されるので、微小面積化された実装電極へめっき被膜を確実に形成することができる。
本発明の一実施形態にかかる多層配線基板を備えるフロントエンドモジュールを示す図である。 図１のフロントエンドモジュールの回路ブロック図である。 配置例（１）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（２）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（３）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（４）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（５）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（６）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 従来の多層配線基板を備えるモジュールを示す図である。
本発明の一実施形態について、図１および図２を参照して説明する。図１は本発明の一実施形態にかかる多層配線基板を備えるフロントエンドモジュールを示す図、図２は図１のフロントエンドモジュールの回路ブロック図である。なお、図１および図２では、説明を簡易なものとするために主要な構成のみが図示されており、その他の構成については図示が省略されている。
（フロントエンドモジュールの構成）
図１に示すフロントエンドモジュール（通信モジュール）は、通信機能を備える携帯電話や携帯情報端末などの通信携帯端末が備えるマザー基板等に搭載されるものであり、通信携帯端末が備えるアンテナ素子（図示省略）の直下に接続される。この実施形態では、フロントエンドモジュールは、本発明の「特定部品」に相当するＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５と、これらの特定部品２〜５が実装された多層配線基板１とを備えている。また、ＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５は、多層配線基板１が備える積層体１００の一方面１００ａの実装領域ＭＡにはんだ等により実装されている。また、積層体１００の実装領域ＭＡと異なる他の領域には、整合回路６を形成するキャパシタＣ１およびインダクタＬ１等の部品や、バイパスコンデンサを形成するキャパシタＣ２等の部品がはんだ等により実装されている。
ＲＦＩＣ２は、通信携帯端末のアンテナ素子から共通電極ＡＮＴ（平面電極）を介してフロントエンドモジュールに入力される受信信号（ＲＦ信号）をベースバンド信号に復調して処理したり、通信携帯端末において生成されて入力電極Ｐｉｎを介してフロントエンドモジュールに入力されたベースバンド信号を所定の変調方式によりＲＦ信号（送信信号）に変調して出力する機能を有する。なお、この実施形態では、入力電極Ｐｉｎおよび実装電極１０ａを介してＲＦＩＣ２にベースバンド信号が入力され、ベースバンド信号が変調された送信信号が実装電極１０ｂを介してＲＦＩＣ２から出力される。
パワーアンプ３は、実装電極１０ｃを介して入力されたＲＦＩＣ２から出力された送信信号の信号レベルを増幅するものである。パワーアンプ３によりその信号レベルが増幅された送信信号は、実装電極１０ｄを介して出力される。なお、パワーアンプ３は、ヘテロ接合型バイポーラトランジスタや電界効果トランジスタ等の一般的な電力増幅素子により形成される。
整合回路６は、パワーアンプ３の出力インピーダンスをフィルタ回路部品４の入力インピーダンスに整合させるものである。整合回路６を形成するインダクタＬ１はパワーアンプ３およびフィルタ回路部品４を接続する信号ラインＳＬ１に直列接続される。また、整合回路６を形成するキャパシタＣ１の一端は、インダクタＬ１とパワーアンプ３の出力端とを接続する信号ラインＳＬ１を形成する内部配線電極３０に接続されるランド電極１１ａ（平面電極）に接続される。また、キャパシタＣ１の他端は、接地電極ＧＮＤ（平面電極）に接続されるグランドラインＳＬ２を形成する内部配線電極３０に接続されるランド電極１１ｂ（平面電極）に接続される。
フィルタ回路部品４は、所定の周波数帯域のＲＦ信号を通過させるものである。整合回路６から出力された送信信号が実装電極１０ｅを介してフィルタ回路部品４に入力されることにより、高調波成分等の不要な信号成分が除去された送信信号が実装電極１０ｆを介して出力される。なお、フィルタ回路部品４は、ＳＡＷ（弾性表面波）フィルタ素子やＢＡＷ（バルク弾性波）フィルタ素子、ＬＣフィルタ、誘電体フィルタ等の一般的なフィルタ回路により形成される。
スイッチＩＣ５は、実装電極１０ｇに接続される信号端子を含む複数の信号端子（図示省略）のいずれかと、実装電極１０ｈに接続されて共通電極ＡＮＴに接続される共通端子（図示省略）とを切換接続するものである。共通電極ＡＮＴに実装電極１０ｈを介して接続される共通端子と、実装電極１０ｇに接続される信号端子とがスイッチＩＣ５において接続されることにより、フィルタ回路部品４から出力されて実装電極１０ｇを介してスイッチＩＣ５に入力された送信信号が、実装電極１０ｈを介して共通電極ＡＮＴから出力される。
また、ＲＦＩＣ２、パワーアンプ３およびスイッチＩＣ５は、それぞれ、外部電源（図示省略）が接続される電源電極Ｖｉｎ（平面電極）に接続される電源ラインＳＬ３を形成する内部配線電極３０に接続される電源供給用の実装電極１０ｉに接続されることにより電源供給されている。また、ＲＦＩＣ２、パワーアンプ３およびスイッチＩＣ５のそれぞれに、バイパスコンデンサを形成するキャパシタＣ２が設けられている。キャパシタＣ２の一端は、電源ラインＳＬ３を形成する内部配線電極３０に接続されるランド電極１１ｃ（平面電極）に接続される。また、キャパシタＣ２の他端は、グランドラインＳＬ２を形成する内部配線電極３０に接続されるランド電極１１ｂに接続される。
（多層配線基板）
次に、多層配線基板１について主に図１を参照して説明する。
多層配線基板１は、５層の絶縁層１０１〜１０５が積層されて成る積層体１００を備えている。また、積層体１００には、その一方端面が積層体の一方面１００ａに露出して、ＲＦＩＣ２やパワーアンプ３、フィルタ回路部品４、スイッチＩＣ５等の特定部品との接続用の実装電極１０ａ〜１０ｉを形成する第１のビア導体２０と、少なくともいずれか一方の端面が積層体１００の表面に露出する第２のビア導体２１とが設けられている。また、積層体１００の表面に露出する複数の第２のビア導体２１の端面には、それぞれ、共通電極ＡＮＴや入力電極Ｐｉｎ、接地電極ＧＮＤ、電源電極Ｖｉｎ、ランド電極１１ａ〜１１ｃ、ダミー電極１２などの平面電極（以下、「平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２」と称する）が形成されている。
なお、上記した各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２は、その面積が積層体１００の一方面１００ａに露出する第１のビア導体２０の一方端面の面積よりも大きく形成されている。また、ダミー電極１２は、上記した部品を含む各種の部品が実装されない電極である。
また、上記したＲＦＩＣ２やパワーアンプ３、フィルタ回路部品４、スイッチＩＣ５等の特定部品が実装される積層体１００の一方面１００ａの実装領域ＭＡには、複数の第１のビア導体２０の一方端面により形成される複数の実装電極１０ａ〜１０ｉが設けられている。また、積層体１００の実装領域ＭＡと異なる他の領域に設けられた上記した複数の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２の一部は、各実装電極１０ａ〜１０ｉのいずれかに隣接して配置されたり、２個の実装電極間に配置されている。
また、積層体１００内には、その両端面が積層体１００の表面に露出しないように各絶縁層１０２〜１０４に設けられた複数の第３のビア導体３１と、複数の面内導体３２とを備える内部配線電極３０が設けられている。また、図１に示すように、複数の第１のビア導体２０それぞれは、複数の第２のビア導体２１のいずれかに内部配線電極３０を介して接続されている。したがって、第１のビア導体２０の積層体１００の一方面１００ａに露出する端面により形成される各実装電極１０ａ〜１０ｉは、それぞれ、その面積が各実装電極１０ａ〜１０ｉの面積よりも大きく形成された上記した平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２のいずれかに接続されている。
また、積層体１００は、この実施形態では、セラミックグリーンシートにより形成された複数の絶縁層１０１〜１０５が積層されて焼成されることによりセラミック積層体として形成される。すなわち、各絶縁層１０１〜１０５を形成するセラミックグリーンシートは、アルミナおよびガラスなどの混合粉末が有機バインダおよび溶剤などと一緒に混合されたスラリーが成型器によりシート化されたものであり、約１０００℃前後の低い温度で、所謂、低温焼成できるように形成されている。そして、所定形状に切り取られたセラミックグリーンシートに、レーザー加工などによりビアホールが形成され、形成されたビアホールにＡｇやＣｕなどを含む導電性ペーストが充填されたり、ビアフィルめっきが施されることにより層間接続用の各ビア導体２０，２１，３１が形成され、ＡｇやＣｕなどを含む導電性ペーストによる印刷により種々の面内導体３２および積層体１００表面の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２が形成されて、各絶縁層１０１〜１０５が形成される。
また、この実施形態では、各ビア導体２０，２１，３１は、各絶縁層１０１〜１０５と同様の材料であるセラミック材料が混合された第１の導電性ペーストにより形成されている。また、積層体１００表面の各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２は、第１の導電性ペーストよりもＣｕの含有量が大きい第２の導電性ペーストにより形成されている。なお、第２の導電性ペーストは、略純銅であるとよい。
また、各絶縁層１０１〜１０５に形成される各ビア導体２０，２１，３１および面内導体３２によりキャパシタやインダクタなどの回路素子が形成されたり、形成されたキャパシタやインダクタなどの回路素子によりフィルタ回路や整合回路などが形成されてもよい。また、多層配線基板１は、樹脂やポリマー材料などを用いて形成されていてもよい。また、多層配線基板１の層数等は上記した構成に限られるものではなく、フロントエンドモジュールの使用目的等に応じて、適宜、設計変更すればよい。また、積層体１００表面の各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２は、積層体１００の表面に形成されたＣｕ層が、フォトリソグラフィによりエッチング等されて形成されたものであってもよい。
（配置例）
次に、第１のビア導体２０の一方端面により形成される実装電極１０と、積層体１００の表面に露出する第２のビア導体２１の端面に形成されるランド電極１１（平面電極）およびダミー電極１２との配置関係のその他の例について、図３〜図８を参照して説明する。図３〜図８の各図はそれぞれ配置例（１）〜配置例（６）を示す図であり、各図の（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極３０による接続状態を示す図である。なお、以下で説明する配置例においては、各図に記載された複数の実装電極１０のうち、一部の実装電極１０とランド電極１１およびダミー電極１２との接続状態のみが図示されている。
（１）配置例（１）
配置例（１）では、図３（ａ）に示すように、矩形形状の４角付近に配置された４つの実装電極１０と、各実装電極１０のほぼ中央に配置されたランド電極１１に特定部品７が実装されている。また、図３（ｂ）に示すように、同図中の左下の実装電極１０がランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
（２）配置例（２）
配置例（２）では、図４（ａ）に示すように、特定部品７の周囲に形成された複数のランド電極１１にチップ部品８が実装されている。また、図４（ｂ）に示すように、同図中の左下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、同図中の左上の実装電極１０がその左方に隣接するランド電極１１に接続されたビア導体２１に内部配線電極３０により接続されている。
（３）配置例（３）
配置例（３）では、図５（ａ）に示すように、特定部品７の周囲に第２のビア導体２１に接続された複数のダミー電極１２が形成されている。また、図５（ｂ）に示すように、同図中の左下の実装電極１０がその下方に隣接するダミー電極１２に接続された第２のビア導体２１に内部配線電極３０により接続され、同図中の左上の実装電極１０がその左方に隣接するダミー電極１２に接続されたビア導体２１に内部配線電極３０により接続されている。
（４）配置例（４）
配置例（４）では、図６（ａ）に示すように、特定部品７の周囲に形成された複数のランド電極１１にチップ部品８およびＩＣ９が実装されている。また、図６（ｂ）に示すように、同図中の左下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
（５）配置例（５）
配置例（５）では、図７（ａ）に示すように、２個の特定部品７が実装されており、両特定部品７間に形成された複数のランド電極１１にチップ部品８が実装されている。また、図７（ｂ）に示すように、同図中の上側の特定部品７が実装された各実装電極１０のうち左下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。また、同図中の下側の特定部品７が実装された各実装電極１０のうち左上の実装電極１０がその上方に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右上の実装電極１０がその上方に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
（６）配置例（６）
配置例（６）では、図８（ａ）に示すように、配置例（５）の上側の特定部品７の上方に形成されたランド電極１１にチップ部品８がさらに実装され、下側の特定部品７の右方に形成されたランド電極１１にチップ部品８がさらに実装されている。また、図８（ｂ）に示すように、図７（ｂ）に示す接続状態に加えて、図８（ｂ）中の上側の特定部品７が実装された各実装電極１０のうち左上の実装電極１０がその上方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右上の実装電極１０がその上方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。また、図８（ｂ）中の下側の特定部品７が実装された各実装電極１０のうち左下の実装電極１０が、各実装電極１０の中央に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右下の実装電極１０がその右方に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
以上のように、この実施形態では、積層体１００の一方面１００ａに露出する第１のビア導体２０の一方端面によりＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５等の特定部品との接続用の実装電極１０，１０ａ〜１０ｉが形成される。そのため、特定部品との接続用の実装電極１０，１０ａ〜１０ｉが、第１のビア導体２０を形成する工程のみにより形成されるので、従来のようにビア導体および平面電極の加工誤差や位置ずれを考慮する必要がなく、第１のビア導体２０の一方端面により微小面積の実装電極１０，１０ａ〜１０ｉを積層体１００の一方面に形成することができる。したがって、積層体１００の一方面１００ａに設けられて特定部品が接続される実装電極１０，１０ａ〜１０ｉを微小面積化して狭ピッチ化を図ることができる。
また、少なくともいずれか一方の端面が積層体１００の表面に露出する第２のビア導体２１が積層体１００に設けられている。また、積層体１００の表面に露出する第２のビア導体２１の端面には平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２が形成されている。そして、第１のビア導体２０と第２のビア導体２１とが、積層体１００内に設けられた内部配線電極３０により接続されている。そのため、第１のビア導体２０の一方端面により形成される実装電極１０，１０ａ〜１０ｉと、第２のビア導体２１の積層体１００の表面に露出する端面に形成された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２とが内部配線電極３０により電気的に接続されて疑似的に実装電極１０，１０ａ〜１０ｉの面積が大きくなった状態になる。したがって、めっきが施される際に実装電極１０，１０ａ〜１０ｉおよびこれに電気的に接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２に薬液が接触することにより実装電極１０，１０ａ〜１０ｉにおける酸化還元反応が促進されるので、微小面積化された実装電極１０，１０ａ〜１０ｉへめっき被膜を確実に形成することができる。
ところで、実装電極１０，１０ａ〜１０ｉと平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２とが内部配線電極３０により電気的に接続されることにより、実装電極１０，１０ａ〜１０ｉへのめっき被膜の形成が促進されるのは次のような理由によるものと考えられる。すなわち、無電解めっきにより所定の金属被膜が実装電極１０，１０ａ〜１０ｉに形成される場合に、平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２に付着した還元剤から放出された電子が、内部配線電極３０を介して実装電極１０，１０ａ〜１０ｉに供給される。そして、実装電極１０，１０ａ〜１０ｉの表面において、平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２側から供給された電子を金属イオンが受け取ることにより、実装電極１０，１０ａ〜１０ｉの表面に金属（めっき被膜）が析出する。したがって、無電解めっき法では、互いに電気的に接続された金属材料の全体において無電解めっきで使用される薬液に接触する面積が増大する程、金属にめっき被膜が形成されやすくなると考えられる。
また、ＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５等の特定部品が実装される積層体１００の一方面１００ａの実装領域ＭＡに複数の第１のビア導体２０の一方端面により形成される微小面積の複数の実装電極１０，１０ａ〜１０ｉが設けられることにより、特定部品が実装される実装領域ＭＡにおいて実装電極１０，１０ａ〜１０ｉの狭ギャップ化を確実に図ることができる。また、複数の第２のビア導体２１の積層体１００の表面に露出する端面に形成された複数の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２が、積層体１００の実装領域ＭＡと異なる他の領域に設けられ、複数の第１のビア導体２０それぞれは、複数の第２のビア導体２１のいずれかに内部配線電極３０により接続されている。したがって、複数の第１のビア導体２０の一方端面により形成される複数の実装電極１０，１０ａ〜１０ｉが、複数の第２のビア導体２１の積層体１００の表面に露出する端面に形成された複数の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２のいずれかに電気的に接続された状態となるので、各実装電極１０，１０ａ〜１０ｉにめっき被膜を確実に形成することができる。
また、各ビア導体２０，２１，３１がセラミック材料が混合された第１の導電性ペーストで形成されることにより、セラミック積層体１００が焼成される際の、セラミック絶縁層１０１〜１０５と各ビア導体２０，２１，３１との収縮率の差を軽減することができる。したがって、セラミック積層体１００が焼成される際に、各ビア導体２０，２１，３１とセラミック絶縁層１０１〜１０５との境界部分に隙間が生じたりするのを防止することができる。また、各第１のビア導体２０が、第２のビア導体２１の積層体１００の表面に露出する端面に形成された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２に電気的に接続された状態であるので、実装電極１０，１０ａ〜１０ｉに確実にめっき被膜を形成することができる。
また、各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２が、第１の導電性ペーストよりもＣｕの含有率が大きい第２の導電性ペーストにより形成されている。したがって、実装電極１０，１０ａ〜１０ｉに電気的に接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２のＣｕの含有率を大きくすることができるので、より確実に実装電極１０，１０ａ〜１０ｉにめっき被膜を形成することができる。
また、第１のビア導体２０の一方端面により形成される実装電極１０，１０ａ〜１０ｉに電気的に接続される平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２の面積が、第１のビア導体２０の一方端面の面積よりも大きく形成されている。したがって、実装電極１０，１０ａ〜１０ｉにめっきが施される際に薬液に接触する平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２の面積をより大きくすることができるので、より一層確実に実装電極１０，１０ａ〜１０ｉにめっき被膜を確実に形成することができる。
また、実装電極１０，１０ａ〜１０ｉとこれらに接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２とが隣接配置されることにより、実装電極１０，１０ａ〜１０ｉにめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板１の小型化を図ることができる。また、２個の実装電極１０，１０ａ〜１０ｉ間にこれらに接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ〜１１ｃ、１２が配置されることにより、実装電極１０，１０ａ〜１０ｉにめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板１の小型化を図ることができる。
また、ダミー電極１２として形成された平面電極に実装電極１０，１０ｂ、１０ｃ、１０ｆ、１０ｇが電気的に接続されることにより、実装電極１０，１０ｂ、１０ｃ、１０ｆ、１０ｇへのめっき被膜の不着が確実に防止された多層配線基板１を提供することができる。
また、実装電極１０ｅ，１０ｉに接続されることにより、実装電極１０ｅ，１０ｉへのめっき被膜の不着を防止することができるランド電極１１ａ，１１ｃに、整合回路６またはバイパスコンデンサを形成するキャパシタＣ２が実装されることにより、実用的な構成の多層配線基板１を提供することができる。
なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能であり、上記した実施形態が備える構成をどのように組み合わせてもよい。例えば、本発明の多層配線基板１を備えるモジュールは上記したフロントエンドモジュールに限定されるものではなく、スイッチモジュールや通信モジュール等の各種の高周波モジュール、電源モジュールが本発明の多層配線基板１を備えていてもよい。また、多層配線基板１に搭載される本発明の特定部品は上記した例に限定されるものではなく、各種のＩＣ部品など、多ピン化および狭ギャップ化が図られた部品が特定部品として多層配線基板１に搭載されるとよい。
そして、複数の絶縁層が積層されて成る積層体と、積層体内に設けられた内部配線電極とを備える多層配線基板に本発明を広く適用することができる。
１ 多層配線基板
２ ＲＦＩＣ（特定部品）
３ パワーアンプ（特定部品）
４ フィルタ回路部品（特定部品）
５ スイッチＩＣ（特定部品）
６ 整合回路
７ 特定部品
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１０ｉ 実装電極
１１，１１ａ，１１ｂ，１１ｃ ランド電極（平面電極）
１２ ダミー電極（平面電極）
２０ 第１のビア導体
２１ 第２のビア導体
３０ 内部配線電極
１００ 積層体
１００ａ 一方面
１０１〜１０５ 絶縁層
ＡＮＴ 共通電極（平面電極）
Ｃ１，Ｃ２ キャパシタ（部品）
ＧＮＤ 接地電極（平面電極）
Ｌ１ インダクタ（部品）
ＭＡ 実装領域
Ｐｉｎ 入力電極（平面電極）
Ｖｉｎ 電源電極（平面電極）

Claims (6)

  1. 複数の絶縁層が積層されて成る積層体と、
    前記積層体に設けられその一方端面が前記積層体の一方面に露出して特定部品との接続用の実装電極を形成する第１のビア導体と、
    前記積層体に設けられその一方端面が前記積層体の一方面に露出する複数の第２のビア導体と、
    前記積層体の一方面に露出する前記複数の第２のビア導体の一方端面に形成された複数の平面電極と、
    前記積層体内に設けられた内部配線電極とを備え、
    前記第１のビア導体と前記複数の第２のビア導体のいずれかとが前記内部配線電極により接続されており、
    前記積層体として複数のセラミック絶縁層が積層されて成るセラミック積層体を備え、
    前記第１のビア導体は、セラミック材料が混合された第１の導電性ペーストにより形成されており、
    前記複数の平面電極それぞれは、前記第１の導電性ペーストよりもＣｕの含有率が大きい第２の導電性ペーストにより形成されており、
    前記複数の平面電極の少なくとも一つが、部品が実装されないダミー電極である
    ことを特徴とする多層配線基板。
  2. 前記特定部品が実装される前記積層体の一方面の実装領域に複数の前記第１のビア導体の一方端面により形成される複数の前記実装電極が設けられ、
    前記積層体の前記実装領域と異なる他の領域に前記複数の第２のビア導体の前記積層体の一方面に露出する一方端面に形成された前記複数の平面電極が設けられ、
    前記複数の第１のビア導体それぞれは、前記複数の第２のビア導体のいずれかに前記内部配線電極により接続されている
    ことを特徴とする請求項１に記載の多層配線基板。
  3. 前記複数の平面電極それぞれの面積が、前記積層体の一方面に露出する前記第１のビア導体の一方端面の面積よりも大きいことを特徴とする請求項１または２に記載の多層配線基板。
  4. 少なくとも前記複数の平面電極のいずれかは前記実装電極に隣接して配置されていることを特徴とする請求項１ないし３のいずれかに記載の多層配線基板。
  5. 前記実装電極を２個備え、
    前記両実装電極間に前記複数の平面電極のいずれかが配置されていることを特徴とする請求項１ないし４のいずれかに記載の多層配線基板。
  6. 前記複数の平面電極のうちの前記ダミー電極ではない平面電極の少なくとも一つに、整合回路またはバイパスコンデンサを形成する部品が実装されることを特徴とする請求項１ないし５のいずれかに記載の多層配線基板。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6483526B2 (ja) * 2015-05-23 2019-03-13 京セラ株式会社 電子装置用基板
US20160359461A1 (en) * 2015-06-05 2016-12-08 Qualcomm Incorporated Front end module located adjacent to antenna in apparatus configured for wireless communication
CN110392926B (zh) * 2017-03-14 2022-12-06 株式会社村田制作所 高频模块
WO2018186154A1 (ja) * 2017-04-04 2018-10-11 株式会社村田製作所 高周波モジュール及び通信装置
JP7283358B2 (ja) * 2019-11-14 2023-05-30 株式会社デンソー 電子制御装置
JP2022185903A (ja) * 2021-06-03 2022-12-15 株式会社村田製作所 高周波モジュール及び通信装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632356B2 (ja) * 1986-11-12 1994-04-27 株式会社日立製作所 ムライト系セラミツク多層配線基板用導体ペ−スト
JP3162539B2 (ja) * 1993-04-05 2001-05-08 日本特殊陶業株式会社 導体ペーストによって導体を形成したセラミック配線基板の製造方法
JPH08125339A (ja) * 1994-10-21 1996-05-17 Kyocera Corp 多層配線基板の製造方法
WO1996022008A1 (fr) * 1995-01-10 1996-07-18 Hitachi, Ltd. Appareil electronique a faible interference electromagnetique, carte de circuit a faible interference electromagnetique et procede de fabrication de la carte de circuit a faible interference
JPH0936508A (ja) * 1995-07-13 1997-02-07 Shinko Electric Ind Co Ltd セラミック回路基板用導体ぺースト及びセラミック回路基板
JPH1093224A (ja) * 1996-07-01 1998-04-10 Denso Corp セラミック基板用導電材料およびセラミック配線板
JPH1064332A (ja) * 1996-08-21 1998-03-06 Jgc Corp スルーホール充填用ペーストおよび回路基板およびその製造方法
JP2002368426A (ja) * 2001-06-08 2002-12-20 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP2003243797A (ja) * 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd モジュール部品
KR100779770B1 (ko) 2002-07-17 2007-11-27 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판
JP2004297456A (ja) * 2003-03-27 2004-10-21 Kyocera Corp 高周波モジュール
US7149496B2 (en) 2003-03-27 2006-12-12 Kyocera Corporation High-frequency module and radio communication apparatus
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
CN101213890B (zh) * 2005-07-12 2012-02-01 株式会社村田制作所 多层布线基板及其制造方法
JP2007115952A (ja) * 2005-10-21 2007-05-10 Matsushita Electric Ind Co Ltd インターポーザ基板及びその製造方法
JP4858538B2 (ja) * 2006-02-14 2012-01-18 株式会社村田製作所 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法
JP4844487B2 (ja) * 2006-08-09 2011-12-28 株式会社村田製作所 積層コンデンサ、回路基板、回路モジュール及び積層コンデンサの製造方法
JP5092547B2 (ja) 2007-05-30 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
WO2009069398A1 (ja) 2007-11-30 2009-06-04 Murata Manufacturing Co., Ltd. セラミック複合多層基板及びその製造方法並びに電子部品
JP5201983B2 (ja) * 2007-12-28 2013-06-05 富士通株式会社 電子部品
JP5267194B2 (ja) * 2009-02-19 2013-08-21 株式会社村田製作所 電子部品モジュール
JP5547615B2 (ja) * 2010-11-15 2014-07-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP5737388B2 (ja) 2011-03-28 2015-06-17 株式会社村田製作所 ガラスセラミック基板およびその製造方法
JP2013026583A (ja) * 2011-07-26 2013-02-04 Kyocer Slc Technologies Corp 配線基板

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