JP2013080764A

JP2013080764A - 回路モジュール

Info

Publication number: JP2013080764A
Application number: JP2011218903A
Authority: JP
Inventors: Nobuo Ikemoto; 伸郎池本; Yoshiko Kawai; 佳子河合; Naoki Gochi; 直樹郷地
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2011-10-03
Filing date: 2011-10-03
Publication date: 2013-05-02

Abstract

【課題】集積回路素子を有するＩＣパッケージに、集積回路素子に接続されていない補助配線を設けることで、高密度配線が可能な回路モジュールを提供する。
【解決手段】集積回路素子５を有するＩＣパッケージ２と、ＩＣパッケージ２が実装される配線基板３とを備え、集積回路素子５がＩＣパッケージ２の表面に形成された複数のパッドのうちの一部を介して配線基板３の複数のランド電極に接続されている回路モジュールにおいて、複数のパッドのうち集積回路素子５に接続されていない少なくとも２つのパッドが、ＩＣパッケージ２に設けられ、かつ、集積回路素子５に接続されていない補助配線８により接続されるとともに、配線基板３に設けられた複数の配線パターン１０が、集積回路素子５に接続されていない少なくとも２つのパッドと補助配線８を介して接続される。
【選択図】図１

Description

本発明は、配線基板にＩＣパッケージが実装された回路モジュールに関する。

携帯電話などに代表される各種の移動端末装置には、ＲＦ回路、ベースバンド回路、液晶駆動回路、電源回路など、各種の機能回路を形成する半導体回路素子を有するＩＣパッケージなどの各種の電子部品が実装された回路モジュールが内蔵されている。近年、移動端末装置の小型化、高機能化に伴い、回路モジュールの小型化、高機能化が要求されている。このような場合、回路モジュールのベース基板である配線基板が小さくなり、この配線基板上に各種電子部品が近接した状態で実装される。したがって、配線基板に実装された各種の電子部品を接続するための配線パターンを形成するためのスペースを、配線基板の表面に確保することが困難になっている。

そこで、図９に示すように、ＩＣパッケージなどの各種の電子部品が実装される配線基板を多層化する技術が提案されている（例えば特許文献１参照）。この場合、多層化された配線基板を構成する各配線層２０１に、貫通ビアホール導体２０２や、半貫通ビアホール導体２０３、ライン導体２０４などが設けられることにより、配線基板に実装された各種の電子部品２０５を接続するための配線パターンが配線基板の内層に形成されている。

特開２０１１−９７８６号公報（段落００２７〜００３０、図１等参照）

しかしながら、従来技術のように、配線基板を多層化することで、回路モジュールの配線パターンが高密度化し、各種の電子部品を配線パターンにより接続することが可能になるが、さらに配線パターンを形成しようとすると、配線基板の層数を増やす必要がある。この場合、層数を増やすことにより回路モジュールの製造コストが増大するとともに、配線基板の厚みも大きくなり、ひいては回路モジュールの高さ寸法が大きくなる。また、配線パターンを配線基板内や配線基板の表面に引き回すことにより電気信号等の伝送ロスが生じるおそれもある。

本発明は、上記した課題に鑑みてなされたものであり、集積回路素子を有するＩＣパッケージに、集積回路素子に接続されていない補助配線を設けることで、高密度配線が可能な回路モジュールを提供することを目的とする。

上記した目的を達成するために、本発明の回路モジュールは、集積回路素子を有するＩＣパッケージと、前記ＩＣパッケージが実装される配線基板とを備え、前記集積回路素子が前記ＩＣパッケージの表面に形成された複数のパッドのうちの一部を介して前記配線基板の複数のランド電極に接続されている回路モジュールにおいて、前記複数のパッドのうち前記集積回路素子に接続されていない少なくとも２つのパッドが、前記ＩＣパッケージに設けられ、かつ、前記集積回路素子に接続されていない補助配線により接続されるとともに、前記配線基板に設けられた複数の配線パターンが、前記集積回路素子に接続されていない前記少なくとも２つのパッドと前記補助配線を介して接続されていることを特徴としている（請求項１）。

また、前記ＩＣパッケージは、集積回路の能動面側に形成された再配線層を備え、前記各パッドは、前記再配線層の表面に形成され、前記補助配線は、前記再配線層に設けられていることを特徴としている（請求項２）。

また、前記補助配線は、前記ＩＣパッケージの対向辺上にそれぞれ配置されて前記集積回路素子に接続されていない前記少なくとも２つのパッドどうしを接続するように設けられていることを特徴としている（請求項３）。

また、前記補助配線に、インダクタを設けてもよく（請求項４）、また、キャパシタを設けてもよい（請求項５）。

請求項１の発明によれば、回路モジュールに実装するＩＣパッケージには、前記複数のパッドのうち前記集積回路素子に接続されていない少なくとも２つのパッドが、前記ＩＣパッケージに設けられ、かつ、前記集積回路素子に接続されていない補助配線により接続されるとともに、前記配線基板に設けられた複数の配線パターンが、前記少なくとも２つのパッドと前記補助配線を介して接続されている。

補助配線は、ＩＣパッケージの集積回路素子に接続されていない空きパッドを利用して形成されているため、この補助配線を利用することにより、配線基板に形成する配線パターンをＩＣパッケージ側に形成することができる。そのため、回路モジュールの高密度配線化を図ることができる。

また、補助配線を利用することにより、例えば、配線基板が多層構造を有する場合には、配線基板の層数を増やすことなく高密度の配線が可能になるため、回路モジュールの低背化（小型化）を図ることができるとともに、配線基板の層数の増加に伴うモジュールの製造コストの増大を抑制することができる。

請求項２の発明によれば、集積回路素子の能動面側に再配線層が形成され、この再配線層にＩＣパッケージの複数のパッドと補助配線が設けられているため、請求項１の発明と同様に、回路モジュールの高密度配線化を図ることができる。

請求項３の発明によれば、補助配線は、ＩＣパッケージの対向辺上にそれぞれ配置されて集積回路素子に接続されていない少なくとも２つのパッドどうしを接続するように設けられている。例えば、ＩＣパッケージを跨ぐ位置に実装された複数の電子部品などを配線基板の表面に形成された配線パターンで接続する場合、ＩＣパッケージの下を通過するように直線的に配線パターンを形成することが電気信号等の伝送ロスを考慮する上で好ましいが、他の配線パターンとの関係により直線的に配線パターンを形成できない場合があり、このような場合、従来では、ＩＣパッケージの下を通らないように迂回させて配線パターンを引き回したり、配線基板が多層構造を有する場合には、配線基板の層数を増やすことにより電子部品どうしを電気的に接続している。

請求項３の発明にかかるＩＣパッケージに設けられた補助配線は、ＩＣパッケージの対向辺上にそれぞれ配置され集積回路素子に接続されていない少なくとも２つのパッドどうしを接続するように形成されているため、この補助配線を利用することにより、上記したように、直線的に配線パターンを形成できない場合であっても、他の配線パターンを避けて電子部品どうしを直線的に接続させることができる。

そのため、他の配線パターンを避けるために余分な配線パターンを引き回す必要がなくなり、モジュールの配線基板を小さくすることができる。また、配線基板の層数を増加させる必要もないため、回路モジュールの低背化を図ることができるとともに、配線基板の多層化に伴う回路モジュールの製造コストの増大を抑制することができる。また、配線パターンの長さを短くできることから、配線パターンを引き回すことにより生じる電気信号等の伝送ロスを抑制することもできる。

請求項４の発明によれば、ＩＣパッケージ側の補助配線にインダクタが設けられているため、そのインダクタを配線基板に形成する必要がなくなり、モジュールの小型化を図ることができる。

請求項５の発明によれば、ＩＣパッケージ側の補助配線にキャパシタが設けられているため、そのキャパシタを配線基板に形成する必要がなくなり、モジュールの小型化を図ることができる。

本発明の第１実施形態にかかる回路モジュールを示す図である。本発明の第１実施形態にかかる集積回路素子の電極パッド、ＩＣパッケージの再配線パターンおよび回路モジュールの配線パターンの一例を示す図である。本発明の第２実施形態にかかる回路モジュールを示す図である。本発明の第３実施形態にかかる回路モジュールを示す図である。本発明の第４実施形態にかかる回路モジュールを示す図である。本発明の第５実施形態にかかる回路モジュールを示す図である。ＩＣパッケージに設けられたインダクタの一例を示す図である。ＩＣパッケージに設けられたキャパシタの一例を示す図である。従来の回路モジュールの一例を示す図である。

＜第１実施形態＞
本発明の第１実施形態にかかるモジュールについて、図１、図２を参照して説明する。図１は本発明の第１実施形態にかかる回路モジュールの断面図であり、図２（ａ）はＩＣパッケージの平面図であり、（ｂ）は配線パターンが形成された配線基板の平面図である。なお、図２（ａ）は、説明を簡単にするために、集積回路素子側から見たＩＣパッケージの輪郭、複数のパッド、集積回路素子の電極パッド、再配線ライン、補助配線のみを示し、その他の部分を透明で表している。また、図２（ｂ）は、配線基板にＩＣパッケージが実装されたときのＩＣパッケージの輪郭とＩＣパッケージに設けられた補助配線を点線で表している。また、図２（ｂ）において、配線基板３に実装される電子部品４ａ，４ｂを点線で表している。

図１に示す回路モジュール１は、通信端末装置が備えるマザー基板に搭載されるものであり、この実施形態では、各種回路が形成された集積回路素子５を備えたＩＣパッケージ２と、他の集積回路素子やフィルタ、抵抗、キャパシタ、インダクタなどの各種の電子部品４ａ，４ｂと、ＩＣパッケージ２および各種の電子部品４を実装するための配線基板３とを備え、ＲＦ−ＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩＤｅｎｔｉｆｉｃａｔｉｏｎ）システムのＲＷ用通信端末装置の回路モジュールとして形成される。

ＩＣパッケージ２は、図１に示すように、ウエハレベル−チップサイズパッケージ（ＷＬ−ＣＳＰ）構造を有し、各種機能回路が形成された集積回路素子５と、ポリイミドやエポキシ樹脂などの絶縁材料で形成された再配線層６と、外部接続用の複数のパッド７と、補助配線８とを備えている。なお、集積回路素子５は、例えば、ＲＦ−ＩＤのＲＷ用ＩＣ、高周波フロントエンド用のＳＷ−ＩＣ、電源用のＳＷ−ＩＣ等が挙げられる。また、再配線層６に形成される補助配線８は、ポリイミドで形成された再配線層６にフォトリソグラフィ技術を用いて形成することができる。

また、ＩＣパッケージ２に設けられた外部接続用の各パッド７は、ポスト電極１３ａ（例えばＣｕポスト）、再配線層６に形成された再配線ライン１４およびビア導体１３ｂを介して、集積回路素子５の各電極パッド９および補助配線８と電気的に接続される。そして、ＩＣパッケージ２を配線基板３の所定の位置に実装することにより、ＩＣパッケージ２の各パッド７と配線基板３上に設けられたＩＣパッケージ用ランド電極１１ａとが半田１２を介して電気的に接続される。この場合、ＩＣパッケージ２は、超音波接合や半田リフローなどの一般的な表面実装技術により実装するとよい。なお、集積回路素子５の各電極パッド９は、例えば、Ａｌにより形成され、再配線層６に形成された補助配線８は、例えば、Ｃｕにより形成される。

配線基板３は、この実施形態では、セラミックグリーンシートにより形成された複数の誘電体層が積層されて焼成されることで一体的にセラミック積層体として形成される。すなわち、各誘電体層を形成するセラミックグリーンシートは、アルミナおよびガラスなどの混合粉末が有機バインダおよび溶剤などと一緒に混合されたスラリーを成形してシート化されたものであり、約１０００℃前後の低い温度で、所謂、低温焼成できるように形成されている。そして、セラミックグリーンシートに、レーザー加工などによりビアホールが形成され、形成されたビアホールにＡｇやＣｕなどを含む導体ペーストが充填されたり、ビアフィルめっきが施されることにより層間接続用のビア導体が形成され、導体ペーストによる印刷により種々の電極パターンが形成されて、各誘電体層が形成される。

このように、配線基板３には、配線パターン１０、ＩＣパッケージ２や電子部品４ａ，４ｂを実装するためのＩＣパッケージ用ランド電極１１ａや電子部品用ランド電極１１ｂなどの種々の電極パターンが設けられているが、配線基板３は、樹脂やセラミック、ポリマー材料などを用いたプリント基板、ＬＴＣＣ、アルミナ系基板、ガラス基板、複合材料基板、単層基板、多層基板などで形成することができ、回路モジュール１の使用目的に応じて、適宜最適な材質を選択して配線基板３を形成すればよい。

次に、回路モジュール１の配線構造について、図１および図２を参照して詳述する。

図１および図２（ａ）に示すように、ＩＣパッケージ２には、ＩＣパッケージ２を配線基板３に実装する際、配線基板３の表面に形成されたＩＣパッケージ用ランド電極１１ａと接続できるような位置に外部接続用の複数のパッド７が再配線層６の表面に形成され、再配線層６に形成された各パッド７の一部は、再配線層６に形成された再配線ライン１４、ポスト電極１３ａおよびビア導体１３ｂを介して、集積回路素子５の能動面に形成された複数の電極パッド９と電気的に接続される。また、各パッド７のうち、ＩＣパッケージ２の対向辺上に配置され、集積回路素子５に接続されないパッド７ａどうしが再配線層６に形成された補助配線８により接続される。なお、補助配線８は、ＩＣパッケージ２の対向辺上に配置されたパッド７どうしを接続するだけでなく、集積回路素子５に接続されていないパッド７であれば、いずれのパッドどうしを接続してもかまわない。また、補助配線８は、ＩＣパッケージ２側に設けられていればよく、必ずしも再配線層６を形成して、その再配線層６に設ける必要はない。

図２（ｂ）は、配線基板３の表面に形成されたＩＣパッケージ用ランド電極１１ａ、電子部品用ランド電極１１ｂおよび配線パターン１０ａ，１０ｂと、配線基板３に実装される電子部品４ａ，４ｂおよびＩＣパッケージ２を示している。なお、配線基板３の表面に形成されたＩＣパッケージ用ランド電極１１ａ，電子部品用ランド電極１１ｂおよび配線パターンのうち、説明に関係する部分以外は図示省略する。

配線基板３の表面には、図２（ｂ）に示すように、複数のＩＣパッケージ用ランド電極１１ａ，電子部品用ランド電極１１ｂおよび配線パターン１０ａ，１０ｂが形成され、所定のＩＣパッケージ用ランド電極１１ａ（白丸印）にＩＣパッケージ２の再配線層６の表面に形成された各パッド７が接続されるようにＩＣパッケージ２が実装されるとともにＩＣパッケージ２を跨ぐ位置に電子部品４ａ，４ｂが配線基板３に実装される。このとき、配線基板３の配線パターン１０ａがＩＣパッケージ２の下を通過するように形成されている。また、電子部品４ａ，４ｂどうしが、配線パターン１０ｂとＩＣパッケージ２の再配線層６に設けられた補助配線８を介して電気的に接続されることにより、配線パターン１０ａと電子部品４ａ，４ｂどうしを接続する配線パターン１０ｂとが短絡することを防止している。

なお、補助配線８の接続対象は、配線基板３に実装された電子部品４ａ，４ｂに限られず、配線基板３に実装あるいは形成された、集積回路素子、ビアホール導体、電極パッドなどを接続対象とすることができる。

ところで、図２（ｂ）に示すように、ＩＣパッケージ２を跨ぐ位置に実装された複数の電子部品４ａ，４ｂなどを配線基板３の表面に形成された配線パターン１０ｂで接続する場合、ＩＣパッケージ２の下を通過するように直線的に配線パターン１０ｂを形成することが電気信号等の伝送ロスを考慮する上で好ましい。しかし、電子部品４ａ，４ｂどうしを直線的に結ぶ配線パターン１０ｂを配線基板３の表面に形成しようとすると、配線基板３の表面に形成された配線パターン１０ａとショートするため、配線基板３の同一面上に両配線パターン１０ａ，１０ｂを形成することができない。このような場合、従来では、ＩＣパッケージ２の下を通らないように迂回させて配線パターン１０ｂを引き回したり、配線基板３が多層構造を有する場合には、配線基板３の層数を増やすことにより電子部品４ａ，４ｂどうしを電気的に接続している。

したがって、第１実施形態にかかる回路モジュール１によれば、ＩＣパッケージ２の対向辺上にそれぞれ配置され、ＩＣパッケージ２の集積回路素子５に接続されていない２つのパッド７ａどうしを接続するようにＩＣパッケージ２の再配線層６に補助配線８が設けられている。そのため、補助配線８と配線基板３に形成された配線パターン１０ｂとを接続させることにより、配線基板３の表面に形成された配線パターン１０ａを避けて、直線的な配線パターンにより電子部品４ａ，４ｂどうしを接続することができる。そのため、電子部品４ａ，４ｂどうしを接続するために配線基板３の表面に配線パターン１０ｂを引回す必要がなく、回路モジュール１の小型化を図ることができる。また、配線基板３が多層構造を有する場合には、層数を増やす必要がないため回路モジュール１の低背化を図ることができるとともに、配線基板３の多層化に伴う回路モジュール１の製造コストの増大を抑制することができる。また、配線パターンの長さを短くできることから、配線パターンを引き回すことにより生じる電気信号等の伝送ロスを抑制することもできる。

＜第２実施形態＞
本発明の第２実施形態にかかる回路モジュールについて、図３を参照して説明する。図３は本発明の第２実施形態にかかる回路モジュールを示す図である。

第２実施形態にかかる回路モジュール１ａが上記した第１実施形態と異なるのは、図３に示すように、配線基板３上に実装された電子部品４が、ＩＣパッケージ２の再配線層６に形成された補助配線８を介して、グランド電極１５に接続されている点である。また、電子部品４およびグランド電極１５それぞれと補助配線８とを接続する配線パターン１０ｂが配線基板３の内部に形成されている。なお、その他の構成は上記した第１実施形態と同様の構成であるため、同一符号を付すことによりその構成の説明は省略する。また、この場合、電子部品４およびグランド電極１５それぞれと補助配線８とを接続する配線パターン１０ｂを配線基板３の表面に形成してもかまわない。

このような構成にすることにより、電子部品４とグランド電極１５とを接続するための配線パターン１０ｂの一部をＩＣパッケージ２側に形成することができるため、回路モジュール１ａの小型化を図ることができるとともに、回路モジュール１ａの高密度配線化を図ることができる。また、配線基板３が多層構造を有する場合には、電子部品４とグランド電極１５を接続させるための配線パターン１０ｂを形成するにあたり、配線基板３の層数を増やす必要がないため、回路モジュール１ａの低背化を図ることができるとともに、配線基板３の多層化に伴う回路モジュール１ａの製造コストの増大を抑制することができる。また、配線パターンの長さを短くできることから、配線パターンを引き回すことにより生じる電気信号等の伝送ロスを抑制することもできる。

＜第３実施形態＞
本発明の第３実施形態にかかる回路モジュールについて、図４を参照して説明する。図４は本発明の第３実施形態にかかる回路モジュールを示す図である。

第３実施形態にかかる回路モジュール１ｂが上記した第１実施形態と異なるのは、図４に示すように、ＩＣパッケージ２ａがチップサイズパッケージ（ＣＳＰ）構造を有する点と、電子部品４ａ，４ｂそれぞれと補助配線８とを接続する配線パターン１０ｂが配線基板３の内部に形成されている点である。なお、その他の構成は上記した第１実施形態と同様の構成であるため、、同一符号を付すことによりその構成の説明は省略する。また、このとき、電子部品４ａ，４ｂそれぞれと補助配線８とを接続する配線パターン１０ｂを配線基板３の表面に形成してもかまわない。

この場合、ＩＣパッケージ２ａは、パッケージ基板１６と、集積回路素子５と封止樹脂１７から構成され、集積回路素子５が実装されるパッケージ基板１６には、外部接続用の複数のパッド７と、集積回路素子５とは接続されない補助配線８と、配線パターン１８と、ポスト電極１９（またはビアホール導体）とが形成され、補助配線８および集積回路素子５それぞれが、配線パターン１８やポスト電極１９を介して外部接続用の複数のパッド７に電気的に接続される。

このような構成にすることにより、ＣＳＰ構造を有するＩＣパッケージ２ａが実装される回路モジュール１ｂにおいても、配線基板３に形成される電子部品４ａ，４ｂどうしを接続する配線パターン１０ｂの一部をＩＣパッケージ２ａ側に形成することができるため、回路モジュール１ｂの小型化を図ることができるとともに、回路モジュール１ｂに高密度に配線パターンを形成することができる。また、配線基板３が多層構造を有する場合には、電子部品４ａ，４ｂどうしを接続させるための配線パターンを形成する際、層数を増やす必要がないため、回路モジュール１ｂの低背化を図ることができるとともに、配線基板３の多層化に伴う回路モジュール１ｂの製造コストの増大を抑制することができる。また、配線パターンの長さを短くできることから、配線パターンを引き回すことにより生じる電気信号等の伝送ロスを抑制することもできる。

＜第４実施形態＞
本発明の第４実施形態にかかる回路モジュールについて、図５を参照して説明する。図５は本発明の第４実施形態にかかる回路モジュールを示す図である。

第４実施形態にかかる回路モジュール１ｃが上記した第１実施形態と異なるのは、図５に示すように、ＩＣパッケージ２が配線基板３に内蔵されている点と、電子部品４ａ，４ｂどうしを接続する配線パターン１０ｂが配線基板３の内部に形成されている点と、ＩＣパッケージ２と電子部品４ａ，４ｂが樹脂１７により封止されている点である。なお、その他の構成は上記した第１実施形態と同様の構成であるため、同一符号を付すことによりその構成の説明は省略する。

このように構成することにより、電子部品４ａ，４ｂを接続するための配線パターン１０ｂをＩＣパッケージ２側に形成することができるため、第１実施形態と同様の効果を奏することができる。特に、このような実施形態の場合、ＩＣパッケージ２下の配線基板の積層数が少なくなるため、モジュールの低背化の効果が高くなる。

＜第５実施形態＞
本発明の第５実施形態にかかる回路モジュールについて、図６を参照して説明する。図６は本発明の第５実施形態にかかる回路モジュールを示す図である。

第５実施形態にかかる回路モジュール１ｄが上記した第１実施形態と異なるのは、図６に示すように、補助配線８に接続されるＩＣパッケージ２のパッド７から配線基板３に設けられたビア導体１９ａを介して、配線基板内に埋設された内蔵電子部品４ｃの一方の外部電極に直接接続され、他方の外部電極が配線基板３のグランド電極１５に接続されている点である。なお、その他の構成は上記した第１実施形態と同様の構成であるため、同一符号を付すことによりその構成の説明は省略する。

このように構成することにより、内蔵電子部品４ｃと他の電子部品（図示せず）などとを接続するための配線パターンをＩＣパッケージ２側に形成することができるため、第１実施形態と同様の効果を奏することができる。また、電子部品４ｃを配線基板３に内蔵することにより、回路モジュール１ｄの小型化を図ることができる。

なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。

例えば、本実施形態１〜５にかかる発明では、補助配線８を1本ずつ再配線層６に形成したが、集積回路素子５に接続されていない他の複数のパッド７を利用して、複数の補助配線８を再配線層６に形成してもかまわない。このように複数の補助配線８を設けることで、さらに回路モジュール１，１ａ，１ｂ，１ｃ，１ｄの配線パターンの高密度化を図ることができる。

また、ＩＣパッケージ２の再配線層６に形成された補助配線８を、例えば、図７（ａ）に示すように、メアンダ状に形成してインダクタ２０を設けてもよい。また、図７（ｂ）に示すように、補助配線８を渦巻き状に形成してインダクタ２０を設けてもよい。このようにすることで、従来、配線基板３に実装していたチップインダクタを実装する必要がなくなり、回路モジュール１，１ａ，１ｂ，１ｃ，１ｄの小型化を図ることができる。また、これらのインダクタ２０は、ポリイミドなどで形成された再配線層６にフォトリソグラフィ技術を用いて高精度にパターン形成されるため、配線基板３にインダクタ２０を形成する場合と比較して、高精度にインダクタ２０を形成することができる。

また、図８（ａ）に示すように、ＩＣパッケージ２の再配線層６に形成された補助配線８の中途付近を切断し、その配線間隔を最適化することにより、再配線層６にキャパシタ２１を形成してもよい。このように構成することにより、従来、配線基板３に実装していたチップコンデンサを実装する必要がなくなり、回路モジュール１，１ａ，１ｂ，１ｃ，１ｄの小型化を図ることができる。また、このキャパシタ２１は、ポリイミドなどで形成された再配線層６にフォトリソグラフィ技術を用いて高精度にパターン形成されるため、配線基板３にキャパシタ２１を形成する場合と比較して、高精度にキャパシタ２１を形成することができる。

また、図８（ｂ）に示すように、補助配線８の配線を、くし型構造（ＩＤＴ構造）に形成してもよい。このようにすることで、対向する電極の面積を大きくすることができ、再配線層６に、容量の大きなキャパシタ２１を高精度に形成することができる。

また、図８（ｃ）に示すように、補助配線８を電極−絶縁体−電極構造のように多層化して、キャパシタ２１を形成してもよい。このようにすることで、平面でキャパシタ２１を形成する場合と比較して、再配線層６に大きな容量を有するキャパシタ２１を高精度に形成することができる。

１回路モジュール
２ＩＣパッケージ
３配線基板
４、４ａ、４ｂ電子部品
５集積回路素子
６再配線層
７パッド
８補助配線
１０、１０ａ、１０ｂ配線パターン
１１ａランド電極（ＩＣパッケージ用ランド電極）
２０インダクタ
２１キャパシタ

Claims

集積回路素子を有するＩＣパッケージと、前記ＩＣパッケージが実装される配線基板とを備え、前記集積回路素子が前記ＩＣパッケージの表面に形成された複数のパッドのうちの一部を介して前記配線基板の複数のランド電極に接続されている回路モジュールにおいて、
前記複数のパッドのうち前記集積回路素子に接続されていない少なくとも２つのパッドが、前記ＩＣパッケージに設けられ、かつ、前記集積回路素子に接続されていない補助配線により接続されるとともに、前記配線基板に設けられた複数の配線パターンが、前記集積回路素子に接続されていない前記少なくとも２つのパッドと前記補助配線を介して接続されている
ことを特徴とする回路モジュール。
前記ＩＣパッケージは、集積回路の能動面側に形成された再配線層を備え、
前記各パッドは、前記再配線層の表面に形成され、
前記補助配線は、前記再配線層に設けられていることを特徴とする請求項１に記載の回路モジュール。
前記補助配線は、前記ＩＣパッケージの対向辺上にそれぞれ配置されて前記集積回路素子に接続されていない前記少なくとも２つのパッドどうしを接続するように設けられていることを特徴とする請求項１または２に記載の回路モジュール。
前記補助配線にインダクタが設けられていることを特徴とする請求項１ないし３のいずれかに記載の回路モジュール。
前記補助配線にキャパシタが設けられていることを特徴とする請求項１ないし４のいずれかに記載の回路モジュール。