JP2007305692A - 電子部品及びその製造方法並びに電子部品内蔵基板及びその製造方法 - Google Patents
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Abstract
【課題】基板総厚６００μｍ程度の電子部品内蔵基板に適用できる電源層を備えた電子部品を提供する。
【解決手段】ウエハの少なくとも片面を研削してその研削面に導電層を形成し、研削面と反対側の面に外部端子を設けた構造として、電子部品内蔵基板に適用したとき薄型化を実現できるようにした。
【選択図】図１
【解決手段】ウエハの少なくとも片面を研削してその研削面に導電層を形成し、研削面と反対側の面に外部端子を設けた構造として、電子部品内蔵基板に適用したとき薄型化を実現できるようにした。
【選択図】図１
Description
本発明は、導電層を有する電子部品及びこの電子部品を内蔵した電子部品内蔵基板に関するものである。
近年、携帯電話をはじめとするモバイル機器の軽量、薄型、短小化、及び高機能化の進展は著しく、従来の部品実装技術では市場の要求を満たせなくなってきている。
そのような背景から、システムインパッケージ（SIP: System In Package）技術の１つとして、それまでプリント配線板（PWB: Printed Wiring Board）の表面に実装されていた部品を、配線板の内部に埋め込む部品内蔵基板技術が注目されている。
そのような背景から、システムインパッケージ（SIP: System In Package）技術の１つとして、それまでプリント配線板（PWB: Printed Wiring Board）の表面に実装されていた部品を、配線板の内部に埋め込む部品内蔵基板技術が注目されている。
このような部品を基板に内蔵する内蔵方式としてウエハレベルチップサイズパッケージ（Wafer Level Chip Size Package）あるいはウエハレベルチップスケールパッケージ（Wafer Level Chip Scale Package）と称される電子部品（以下Ｗ−ＣＳＰ）を埋め込む方式があり、この内蔵方式に用いられる、例えばウエハレベルチップスケールパッケージタイプの電子部品として、特許文献１に示されるような片面に電極としてのパッドを備えた半導体部品がある。
一方、電子部品内蔵基板として、特許文献２に示されるものがあり、この電子部品内蔵基板は、電子部品（ＩＣチップ）が内蔵された樹脂基板上に導体回路及びバイアホールを有する層間樹脂絶縁層を二層に積層し、前記電子部品に設けられた入出力端子を構成するアルミパッドをトランジション層及び前記層間樹脂絶縁層の導体回路及びバイアホールを介して表層の導体回路に電気的に接続した構成を備えている。
図７は、このような電子部品内蔵基板の一般的な製造方法を示す工程図である。
すなわち、図７（ａ）に示すように、両面銅張コア基板である第１のコア基板１０１のＧＮＤ層１０２をパターンニングする。
次に、図７（ｂ）に示すように、外部電極を有する電子部品１０３及びチップ部品（ディスクリート受動部品）１０４をリフロー法等によりＧＮＤ層（電源層）１０２上の部品実装位置に半田付けして実装し、電子部品１０３の外部電極部分にアンダーフィル１０５を施す。
すなわち、図７（ａ）に示すように、両面銅張コア基板である第１のコア基板１０１のＧＮＤ層１０２をパターンニングする。
次に、図７（ｂ）に示すように、外部電極を有する電子部品１０３及びチップ部品（ディスクリート受動部品）１０４をリフロー法等によりＧＮＤ層（電源層）１０２上の部品実装位置に半田付けして実装し、電子部品１０３の外部電極部分にアンダーフィル１０５を施す。
次に、図７（ｃ）に示すように、例えばプリプレグに代表される絶縁材料１０６に座ぐり加工を施して部品収納部１０７、１０８を形成し、この部品収納部１０７、１０８内に電子部品１０３及びチップ部品１０４が収まるように第１のコア基板１０１と絶縁材料１０６を重ね、更に第１のコア基板１０１と同様にＧＮＤ層（電源層）１０９をパターンニングした第２のコア基板１１０を第１のコア基板１０１との間に絶縁材料１０６を挟むように積層して、これらに圧着を施すことにより図７（ｄ）に示すように一体化する。
次に、図７（ｅ）に示すように、第１のコア基板１０１のＧＮＤ層１０２と信号層１１１、及び第１、第２のコア基板１０１、１１０の及び信号層１１１、ＧＮＤ層１０２、ＧＮＤ層１１３、信号層１０９を電気的に導通させるために、ドリル及びレーザによって穴あけ加工を施し、そこにメッキを施してビア１１３、１１４を形成する。
最後に図７（ｆ）に示すように、エッチング法等により、両面一括で信号層１１１、１１２をパターンニングして信号層パターンを形成する。
特開２００６−４９７６２（段落「００３１」、図１）
特開２００２−９４４８（段落「００５３」〜段落「００５５」、図１）
最後に図７（ｆ）に示すように、エッチング法等により、両面一括で信号層１１１、１１２をパターンニングして信号層パターンを形成する。
しかしながら、通常の４層プリント配線板は言うまでもなく、従来の技術により製造された部品内蔵基板が有する構造では、電源層と対向する信号層配線に対して高速信号による電圧変動に起因するノイズ等の結合により良好な信号伝送品質を得ることは困難であり、特に伝送損失が影響を及ぼすような線路に対してモジュール設計者が求める伝送線路を部品内蔵基板において実現することは困難であった。
また、近年、携帯機器の軽量、薄型、短小化は著しく、基板総厚６００μｍ以下への要求も高まっているが、従来の電子部品では薄型化が困難であった。
本発明は、このような問題を解決することを課題とする。
本発明は、このような問題を解決することを課題とする。
そのため、本発明の電子部品は、 第１の表面及び該第１の表面と対向する第２の表面とを有する基板と、前記第１の表面に形成された第１の導電層と、前記第２の表面に形成された第２の導電層と、前記第１の導電層上に形成された電極と、前記電極の一部を露出するように前記第１の導電層上に形成された樹脂と、前記第１の表面に形成され、前記露出した電極の一部に電気的に接続された外部端子を備えたことを特徴とする。
また、本発明の電子部品内蔵基板は、第１の表面及び該第１の表面と対向する第２の表面とを有し、前記第１の表面に電源層を形成すると共に第２の表面に信号層を形成した第１の基板と、前記電源層上に実装された請求項１または請求項２の電子部品と、第１の表面及び該第１の表面と対向する第２の表面とを有し、前記第１の表面に電源層を形成すると共に第２の表面に信号層を形成し、かつ前記電源層の前記電子部品の導電層と対向する部分を除去した第２の基板と、前記第１の基板と前記第２の基板との間に挟まれて積層され、前記電子部品を収納する部品収納部を設けた絶縁材層と、前記第１の基板の信号層と前記第２の基板の信号層を電気的に導通させてマイクロストリップラインを形成するビアを備えたことを特徴とする。
このようにした本発明の電子部品は、外部端子を形成した基板の第１の表面と反対面側第２の表面に形成された導電層を電源層として用いることができるので、電源層を有する薄型の構造を実現でき、基板総厚６００μｍ程度の電子部品内蔵基板に適用できるという効果が得られる。
また、本発明の電子部品内蔵基板は、電子部品の導電層と対向する第２の基板の電源層の部分を取除くことにより電子部品の導電層を電源層として利用する構造としたマイクロストリップラインを形成しているため、第２の基板の信号層が対向する電源層の電圧変動に起因するノイズと結合しにくい構造となり、そのため従来電源層の電圧変動に起因するノイズとの結合により信号品質を阻害されていた信号層においても良好な信号品質を得ることができるという効果が得られる。
また、本発明の電子部品内蔵基板は、電子部品の導電層と対向する第２の基板の電源層の部分を取除くことにより電子部品の導電層を電源層として利用する構造としたマイクロストリップラインを形成しているため、第２の基板の信号層が対向する電源層の電圧変動に起因するノイズと結合しにくい構造となり、そのため従来電源層の電圧変動に起因するノイズとの結合により信号品質を阻害されていた信号層においても良好な信号品質を得ることができるという効果が得られる。
以下、図面を参照して本発明による部品内蔵基板の実施例を説明する。
図１は第１の実施例を示す部品内蔵基板に内蔵される電子部品、具体的には導電層を有する電子部品（ウエハレベルチップサイズパッケージまたはウエハレベルチップスケールパッケージ）の製造プロセスを示す図である。
まず、図１（ａ）に示したようにウエハ（基板）１を準備し、粒子の細かい砥石２ａによりウエハ１の両面を研削して所望の厚みを得る。
まず、図１（ａ）に示したようにウエハ（基板）１を準備し、粒子の細かい砥石２ａによりウエハ１の両面を研削して所望の厚みを得る。
次に、スパッタリングまたは無電解メッキ法でウエハ１の両面に通電用のシード層を形成した後、電解メッキ法により図１（ｂ）に示したようにウエハ１の両面に導電層３ａ、３ｂを形成する。
次に、フォトリソグラフィ及び電解メッキ法により導電層３ｂ上に図１（ｃ）に示したように必要数の柱状電極４を形成する。
次に、フォトリソグラフィ及び電解メッキ法により導電層３ｂ上に図１（ｃ）に示したように必要数の柱状電極４を形成する。
次に、モールディング法等により図１（ｄ）に示したように封止樹脂５で導電層３ｂ及び柱状電極４を覆い、砥石２ａより粒子の粗い砥石２ｂにより封止樹脂５を研削して図１（ｅ）に示したように柱状電極４の端面を露出させる。
次に、この露出した各柱状電極４の端面上にメタルマスク等を使用してスクリーン印刷法等により図１（ｆ）に示したように外部端子６を形成し、最後にダイシングブレード７を用いたダイシング法等により図１（ｇ）に示したように各チップを個片化することによりそれぞれ導電層３ａ、３ｂを有する電子部品８Ａを完成させる。
次に、この露出した各柱状電極４の端面上にメタルマスク等を使用してスクリーン印刷法等により図１（ｆ）に示したように外部端子６を形成し、最後にダイシングブレード７を用いたダイシング法等により図１（ｇ）に示したように各チップを個片化することによりそれぞれ導電層３ａ、３ｂを有する電子部品８Ａを完成させる。
このようにして得られた導電層３ａ、３ｂを有する電子部品８Ａを例えば４層プリント配線板に内蔵し、４層プリント配線板の導電層と電子部品８Ａの外部端子を電気的に導通させることにより導電層３ａをＧＮＤ層（電源層）として用いることができる。
以上説明したように、第１の実施例では、ウエハを研削することで、ウエハを所望の厚さに調節でき、また、外部端子と反対面側の導電層を電源層として用いることができるので、電源層を有する薄型の電子部品を実現でき、基板総厚６００μｍ程度の電子部品内蔵基板に適用できるという効果が得られる。
以上説明したように、第１の実施例では、ウエハを研削することで、ウエハを所望の厚さに調節でき、また、外部端子と反対面側の導電層を電源層として用いることができるので、電源層を有する薄型の電子部品を実現でき、基板総厚６００μｍ程度の電子部品内蔵基板に適用できるという効果が得られる。
図２は第２の実施例を示す部品内蔵基板に内蔵される電子部品、具体的には導電層及び貫通ビアを有する電子部品（ウエハレベルチップサイズパッケージまたはウエハレベルチップスケールパッケージ）の製造プロセスを示す図である。
まず、図２（ａ）に示したようにウエハ１を準備し、粒子の細かい砥石２ａによりウエハ１の両面を研削して所望の厚みを得る。
まず、図２（ａ）に示したようにウエハ１を準備し、粒子の細かい砥石２ａによりウエハ１の両面を研削して所望の厚みを得る。
次に、図２（ｂ）に示したように反応性イオンエッチング法等でウエハ２０１に必要数の貫通穴９を形成し、スパッタリングまたは無電解メッキ法でウエハ１の両面及び各貫通穴９に通電用のシード層を形成した後、図２（ｃ）に示したように電解メッキ法によりウエハ１の両面に導電層３ａ、３ｂを形成すると共に各貫通穴９に電解メッキ法によるメッキを施して貫通ビア１０を形成する。
次に、フォトリソグラフィ及び電解メッキ法により導電層３ｂ上に図２（ｄ）に示したように必要数の柱状電極４を形成する。
次に、モールディング法等により図２（ｅ）に示したように封止樹脂５で導電層３ｂ及び柱状電極４を覆い、砥石２ａより粒子の粗い砥石２ｂにより封止樹脂５を研削して図２（ｆ）に示したように柱状電極４の端面を露出させる。
次に、モールディング法等により図２（ｅ）に示したように封止樹脂５で導電層３ｂ及び柱状電極４を覆い、砥石２ａより粒子の粗い砥石２ｂにより封止樹脂５を研削して図２（ｆ）に示したように柱状電極４の端面を露出させる。
次に、この露出した各柱状電極４の端面上にメタルマスク等を使用してスクリーン印刷法等により図２（ｇ）に示したように外部端子６を形成し、最後にダイシングブレード７を用いたダイシング法等により図２（ｈ）に示したように各チップを個片化することによりそれぞれ導電層３ａ、３ｂを有する電子部品８Ｂを完成させる。
このようにして得られた導電層３ａ、３ｂ及び貫通ビア１０を有する電子部品８Ｂを例えば４層プリント配線板に内蔵し、４層プリント配線板の導電層と電子部品８Ｂの外部端子を電気的に導通させることにより導電層３ａをＧＮＤ層（電源層）として用いることができる。
このようにして得られた導電層３ａ、３ｂ及び貫通ビア１０を有する電子部品８Ｂを例えば４層プリント配線板に内蔵し、４層プリント配線板の導電層と電子部品８Ｂの外部端子を電気的に導通させることにより導電層３ａをＧＮＤ層（電源層）として用いることができる。
以上説明したように、第２の実施例では、ウエハを研削することで、ウエハを所望の厚さに調節でき、また、外部端子と反対面側の導電層を電源層として用いることができるので、電源層を有する薄型の電子部品を実現でき、基板総厚６００μｍ程度の電子部品内蔵基板に適用できるという効果が得られ、また、貫通ビアにより外部端子と導電層を導電位にすることができるという効果も得られる。
尚、上述した第１、第２の実施例における電子部品８Ａ、８Ｂは導電層３ａ、３ｂを有するものとしたが、導電層３ｂは必ずしも必要ではなく、導電層３ｂを省略してウエハに直接柱状電極４を形成して外部端子を設ける構造としてもよい。その場合、柱状電極４を形成する面の研削は行わず、ウエハ１の片面のみを研削して、その研削面に導電層３ａを形成すればよく、このようにしても研削は行われるので、ウエハを所望の厚さに調節可能である。
図３は第３の実施例を示す電子部品内蔵基板の製造プロセスを示す図である。
まず、図３（ａ）に示したようにコア２１の両面にＧＮＤ層（電源層）２２と信号層２３を設けた第１のコア基板（両面銅張コア基板）２４を用意し、そのＧＮＤ層２２をエッチング法等によりパターンニングする。
次に、図３（ｂ）に示したように第１の実施例で製造した導電層３ａを有する電子部品８Ａ（無論、導電層３ａ、３ｂを有する電子部品でも可）の外部端子６をリフロー法等により第１のコア基板２４に設けられているＧＮＤ層２２上の部品実装位置に半田付けして実装する。
まず、図３（ａ）に示したようにコア２１の両面にＧＮＤ層（電源層）２２と信号層２３を設けた第１のコア基板（両面銅張コア基板）２４を用意し、そのＧＮＤ層２２をエッチング法等によりパターンニングする。
次に、図３（ｂ）に示したように第１の実施例で製造した導電層３ａを有する電子部品８Ａ（無論、導電層３ａ、３ｂを有する電子部品でも可）の外部端子６をリフロー法等により第１のコア基板２４に設けられているＧＮＤ層２２上の部品実装位置に半田付けして実装する。
次に、図３（ｃ）に示したように例えばプリプレグに代表される絶縁材料２５に座ぐり加工を施して部品収納部２６を形成する。また、第１のコア基板２４と同様にコア２７の両面にＧＮＤ層（電源層）２８と信号層２９を設けてなる第２のコア基板３０を用意し、この第２のコア基板３０におけるＧＮＤ層２８の電子部品８Ａの導電層３ａと対向するベタ部位をエッチングにより除去して、除去部３１とする。
このようにした絶縁材料２５の部品収納部２６内に電子部品８Ａが収まるように第１のコア基板２４と絶縁材料２５を重ね、そして第２のコア基板３０を第１のコア基板２４との間に絶縁材料２５を挟むように積層して、これらに圧着を施すことによりに示すように一体化する。
次に、ドリル及びレーザによって第１のコア基板２４、絶縁材料２５、及び第２のコア基板３０の必要箇所に穴あけ加工を施し、その穴にメッキを施して図３（ｄ）に示したように第１のコア基板２４のＧＮＤ層２２と第２のコア基板３０の信号層２９を電気的に導通させるビア３２、第１のコア基板２４の信号層２３と第２のコア基板３０の信号層２９を電気的に導通させるビア３３、第２のコア基板３０の信号層２９と電子部品８Ａの導電層３ａを電気的に導通させるビア３４を形成する。
次に、ドリル及びレーザによって第１のコア基板２４、絶縁材料２５、及び第２のコア基板３０の必要箇所に穴あけ加工を施し、その穴にメッキを施して図３（ｄ）に示したように第１のコア基板２４のＧＮＤ層２２と第２のコア基板３０の信号層２９を電気的に導通させるビア３２、第１のコア基板２４の信号層２３と第２のコア基板３０の信号層２９を電気的に導通させるビア３３、第２のコア基板３０の信号層２９と電子部品８Ａの導電層３ａを電気的に導通させるビア３４を形成する。
これにより電子部品８Ａの導電層３ａを外部端子６と同電位にすることができる。
最後にエッチング法等により両面一括で信号層２３、２９をパターンニングして信号パターンを形成し、これにより電子部品内蔵基板が完成する。
図４はこのようにして形成した電子部品内蔵基板の平面図で、第２のコア基板３０の信号層２９と電子部品８Ａの導電層において形成されたマイクロストリップラインにより、入力ポートから入力された高速信号が例えば第２のコア基板３０の信号層２９を伝播し、ビア３３を介して第１のコア基板２４の信号層２３へ伝達されて出力されるが、その際図示したように出力側では入力側と同様の信号波形が得られる。
最後にエッチング法等により両面一括で信号層２３、２９をパターンニングして信号パターンを形成し、これにより電子部品内蔵基板が完成する。
図４はこのようにして形成した電子部品内蔵基板の平面図で、第２のコア基板３０の信号層２９と電子部品８Ａの導電層において形成されたマイクロストリップラインにより、入力ポートから入力された高速信号が例えば第２のコア基板３０の信号層２９を伝播し、ビア３３を介して第１のコア基板２４の信号層２３へ伝達されて出力されるが、その際図示したように出力側では入力側と同様の信号波形が得られる。
以上説明した第３の実施例によれば、第１の実施例で製造された電子部品を内蔵し、この電子部品の導電層と対向する第２のコア基板の電源層の部分パターンをエッチングによって取除くことにより電子部品の導電層を電源層として利用する構造としたマイクロストリップラインを形成しているため、第２のコア基板の信号層が対向する電源層の電圧変動に起因するノイズと結合しにくい構造となり、そのため従来電源層の電圧変動に起因するノイズとの結合により信号品質を阻害されていた信号層においても良好な信号品質を得ることができ、高速信号線を形成できるという効果が得られる。
また、基板に内蔵する電子部品は第１の実施例で説明したように、研削によって所望のウエハ厚が得られるので、第２のコア基板の信号層と電子部品の導電層間の距離（図３（ｃ）のＬ）を制御でき、このことから所望の特性インピーダンスを得ることができるという効果が得られる。
図５は第４の実施例を示す部品内蔵基板の製造プロセスを示す図である。
図５は第４の実施例を示す部品内蔵基板の製造プロセスを示す図である。
まず、図５（ａ）に示したようにコア２１の両面にＧＮＤ層２２と信号層２３を設けた第１のコア基板（両面銅張コア基板）２４を用意し、そのＧＮＤ層２２をエッチング法等によりパターンニングする。
次に、図５（ｂ）に示したように第２の実施例で製造した導電層３ａ及び貫通ビア１０を有する電子部品８Ｂ（無論、導電層３ａ、３ｂ及び貫通ビア１０を有する電子部品でも可）の外部端子６をリフロー法等により第１のコア基板２４に設けられているＧＮＤ層２２上の部品実装位置に半田付けして実装する。
次に、図５（ｂ）に示したように第２の実施例で製造した導電層３ａ及び貫通ビア１０を有する電子部品８Ｂ（無論、導電層３ａ、３ｂ及び貫通ビア１０を有する電子部品でも可）の外部端子６をリフロー法等により第１のコア基板２４に設けられているＧＮＤ層２２上の部品実装位置に半田付けして実装する。
次に、図５（ｃ）に示したように絶縁材料２５に座ぐり加工を施して部品収納部２６を形成し、また第２のコア基板３０におけるＧＮＤ層２８の電子部品８Ａの導電層３ａと対向するベタ部位をエッチングにより除去して、除去部３１とする。
このようにした絶縁材料２５の部品収納部２６内に電子部品８Ａが収まるように第１のコア基板２４と絶縁材料２５を重ね、そして第２のコア基板３０を第１のコア基板２４との間に絶縁材料２５を挟むように積層して、これらに圧着を施すことによりに示すように一体化する。
このようにした絶縁材料２５の部品収納部２６内に電子部品８Ａが収まるように第１のコア基板２４と絶縁材料２５を重ね、そして第２のコア基板３０を第１のコア基板２４との間に絶縁材料２５を挟むように積層して、これらに圧着を施すことによりに示すように一体化する。
次に、ドリル等によって第１のコア基板２４、絶縁材料２５、及び第２のコア基板３０の必要箇所に穴あけ加工を施し、その穴にメッキを施して図５（ｄ）に示したように第１のコア基板２４の信号層２３と第２のコア基板３０の信号層２９を電気的に導通させるビア３３を形成する。
最後にエッチング法等により両面一括で信号層２３、２９をパターンニングして信号パターンを形成し、これにより電子部品内蔵基板が完成する。
最後にエッチング法等により両面一括で信号層２３、２９をパターンニングして信号パターンを形成し、これにより電子部品内蔵基板が完成する。
図６はこのようにして形成した電子部品内蔵基板の平面図で、この電子部品内蔵基板も第３の実施例のものと同様に第２のコア基板３０の信号層２９と電子部品８Ａの導電層において形成されたマイクロストリップラインにより、入力ポートから入力された高速信号が例えば第２のコア基板３０の信号層２９を伝播し、ビア３３を介して第１のコア基板２４の信号層２３へ伝達されて出力されるが、その際図示したように出力側では入力側と同様の信号波形が得られる。
以上説明した第４の実施例によれば、第２の実施例で製造された電子部品を内蔵し、この電子部品の導電層と対向する第２のコア基板の電源層の部分パターンをエッチングによって取除くことにより電子部品の導電層を電源層として利用する構造としたマイクロストリップラインを形成しているため、第３の実施例と同様に第２のコア基板の信号層が対向する電源層の電圧変動に起因するノイズと結合しにくい構造となり、そのため従来電源層の電圧変動に起因するノイズとの結合により信号品質を阻害されていた信号層においても良好な信号品質を得ることができ、高速信号線を形成できるという効果が得られる。
また、基板に内蔵する電子部品は第２の実施例で説明したように、研削によって所望のウエハ厚が得られるので、第３の実施例と同様に第２のコア基板の信号層と電子部品の導電層間の距離を制御でき、このことから第３の実施例と同様に所望の特性インピーダンスを得ることができるという効果が得られる。
尚、上記第３、第４実施例においてはモジュールの信号伝送部に限定して説明したが、実際のモジュールでは、ドライバ・レシーバ機能を有するＬＳＩ、ディスクリート半導体、ＬＣＲ、水晶振動子等の電子部品が基板表層、内層に実装されている。
尚、上記第３、第４実施例においてはモジュールの信号伝送部に限定して説明したが、実際のモジュールでは、ドライバ・レシーバ機能を有するＬＳＩ、ディスクリート半導体、ＬＣＲ、水晶振動子等の電子部品が基板表層、内層に実装されている。
本発明は部品内蔵形態を取るすべてのモジュール品に対して適用可能である。また、電子部品の基板としては半導体を用いてもよいし、絶縁体を用いてもよい。
１ ウエハ
３ａ、３ｂ 導電層
４ 柱状電極
５ 封止樹脂
６ 外部端子
８Ａ、８Ｂ 電子部品
１０ 貫通ビア
２１ コア
２２ ＧＮＤ層
２３ 信号層
２４ 第１のコア基板
２５ 絶縁材料
２６ 部品収納部
２７ コア
２８ 電源層
２９ 信号層
３０ 第２のコア基板
３１〜３３ ビア
３ａ、３ｂ 導電層
４ 柱状電極
５ 封止樹脂
６ 外部端子
８Ａ、８Ｂ 電子部品
１０ 貫通ビア
２１ コア
２２ ＧＮＤ層
２３ 信号層
２４ 第１のコア基板
２５ 絶縁材料
２６ 部品収納部
２７ コア
２８ 電源層
２９ 信号層
３０ 第２のコア基板
３１〜３３ ビア
Claims (6)
- 第１の表面及び該第１の表面と対向する第２の表面とを有する基板と、
前記第１の表面に形成された第１の導電層と、
前記第２の表面に形成された第２の導電層と、
前記第１の導電層上に形成された電極と、
前記電極の一部を露出するように前記第１の導電層上に形成された樹脂と、
前記第１の表面に形成され、前記露出した電極の一部に電気的に接続された外部端子を備えたことを特徴とする電子部品。 - 請求項１に記載の電子部品において、
前記基板を貫通して前記第１の導電層と前記第２の導電層とを電気的に導通させる貫通ビアを備えたことを特徴とする電子部品。 - 第１の表面及び該第１の表面と対向する第２の表面とを有する基板の前記第１の表面に第１の導電層を、前記第２の表面に第２の導電層を形成する工程と、
前記第１の導電層上に電極を形成する工程と、
前記電極の一部を露出するように前記第１の導電層上に樹脂を形成する工程と、
前記露出した電極の一部に電気的に接続されるように外部端子を前記第１の表面に形成する工程とを備えたことを特徴とする電子部品の製造方法。 - 請求項３に記載の電子部品の製造方法において、
前記基板を貫通して前記第１の導電層と前記第２の導電層とを電気的に導通させる貫通ビアを形成する工程を備えたことを特徴とする電子部品の製造方法。 - 第１の表面及び該第１の表面と対向する第２の表面とを有し、前記第１の表面に電源層を形成すると共に第２の表面に信号層を形成した第１の基板と、
前記電源層上に実装された請求項１または請求項２の電子部品と、
第１の表面及び該第１の表面と対向する第２の表面とを有し、前記第１の表面に電源層を形成すると共に第２の表面に信号層を形成し、かつ前記電源層の前記電子部品の導電層と対向する部分を除去した第２の基板と、
前記第１の基板と前記第２の基板との間に挟まれて積層され、前記電子部品を収納する部品収納部を設けた絶縁材層と、
前記第１の基板の信号層と前記第２の基板の信号層を電気的に導通させてマイクロストリップラインを形成するビアを備えたことを特徴とする電子部品内蔵基板。 - 第１の表面及び該第１の表面と対向する第２の表面とを有し、前記第１の表面に電源層を形成すると共に第２の表面に信号層を形成した第１の基板の前記電源層上に請求項１または請求項２の電子部品を実装する工程と、
前記電子部品を収納する部品収納部を絶縁材層に形成する工程と、
第１の表面及び該第１の表面と対向する第２の表面とを有し、前記第１の表面に電源層を形成すると共に、第２の表面に信号層を形成した第２の基板の前記電源層の前記電子部品の導電層と対向する部分を除去する工程と、
前記第１の基板と前記第２の基板との間に絶縁材層を挟んで積層する工程と、
前記第１の基板の信号層と前記第２の基板の信号層を電気的に導通させてマイクロストリップラインを形成するビアを形成する工程とを備えたことを特徴とする電子部品内蔵基板の製造方法。
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Citations (1)
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|---|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012009602A (ja) * | 2010-06-24 | 2012-01-12 | Nec Corp | 集積回路素子内蔵基板及び該集積回路素子内蔵基板に内蔵される集積回路素子 |
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