JP5045599B2 - 多層配線板および半導体デバイス - Google Patents

Description

本発明は、多層配線板および半導体デバイスに関するものである。詳しくは、半導体チップを搭載する多層配線板、および、多層配線板に半導体チップが実装された半導体デバイスに関し、さらに詳しくは、高速信号伝送に対応した配線構造を有する多層配線板および半導体デバイスに関するものである。

近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできており、これらの電子機器に使用される半導体パッケージは、従来にも増して、益々、小型化かつ多ピン化が進んできている。また、電子機器の高機能化に伴い、半導体チップの高クロック周波数化が進んでおり、半導体チップを搭載する回路基板のインピーダンス整合が、益々重要になってきている。

従来の回路基板はプリント配線板と呼ばれ、ガラス繊維の織布にエポキシ樹脂を含浸させた積層板からなるガラスエポキシ板に貼り付けられた銅箔をパターニング後、複数枚重ねて積層接着し、ドリルで貫通穴を開けて、この穴の壁面に、銅めっきを行って、ビアを形成し、層間の電気接続を行った配線基板の使用が主流であった。しかし、搭載部品の小型化、高密度化が進み、上記の配線基板では配線密度が不足して部品の搭載に問題が生じるようになってきている。

このような背景により、近年、ビルドアップ多層配線板が採用されている。ビルドアップ多層配線板は、樹脂のみで構成される絶縁層と導体とを積み重ねながら成形される。ビア形成方法としては、従来のドリル加工に代わって、レーザ法、プラズマ法やフォト法等、多岐にわたり、小径のビアホールを自由に配置することで高密度化を達成するものである。層間接続部としては、ブライドビア（Ｂｌｉｎｄ Ｖｉａ）やバリードビア（Ｂｕｒｉｅｄ Ｖｉａ：ビアを導電体で充填した構造）等があり、ビアの上にビアを形成するスタックドビアが可能なバリードビアホールが、特に注目されている。このような多層配線板を用いることにより、多ピンの半導体チップを搭載できるようになってきている（例えば、特許文献１参照。）。

高クロック周波数の半導体チップを実装するための多層配線板においては、インピーダンス整合が非常に重要である。現在では、絶縁層の厚みや誘電率、信号配線の幅や厚み、グランド層および電源層の配置の仕方により、１層分の信号配線においては高精度のインピーダンス整合が実現できている。

一方、ある層の信号配線と他の層の信号配線を電気的に接続するための層間接続部は、その構造からインピーダンス整合が困難であるため、インピーダンス不整合部となる。特に、層間接続部が多くなればなるほど、インピーダンス不整合部が多くなるため、信号配線において高精度のインピーダンス整合を実現しても、全体としては高速信号伝送に適さなくなる。

具体的に、主として、半導体チップおよびそれを実装する多層配線板からなる従来の半導体デバイスを用いて説明する。該多層配線板の配線構造は、主として、インナーパッド、層間接続部である導体ポスト、配線パターンおよびアウターパッドからなり、インナーパッドからアウターパッドまで電気的接続は、インナーパッドから導体ポスト（１）へ、次いで配線パターン（１）へ、次いで次の導体ポスト（２）へ、次いで次の配線パターン（２）へ、次いで次の導体ポスト（３）へ、次いで次の配線パターン（３）へ、次いで次の導体ポスト（４）へ、次いでアウターパッドへと接続されるように、複数層の配線パターンが、それぞれ導体ポストを経由して接続されるのが一般的であった。この場合、複数層の配線パターンにおいて、高精度のインピーダンス整合を実現しても、導体ポストの部分（層間接続部）がインピーダンス不整合部となるため、全体としては、高速伝送に適さなくなる問題があった。これは層間接続部を有する多層配線板であるが故の問題であり、層間接続部のインピーダンス不整合は避けられないのが現状である。

以上のように、多層配線板は半導体チップの多ピン化への対応には適しているが、高クロック周波数化に向けては、層間接続部におけるインピーダンス不整合となる問題が顕在化しつつある。

特開２００２−２６５１６号公報（第７頁、第５図）

本発明は、半導体チップを搭載する多層配線板、および、多層配線板に半導体チップが実装された半導体デバイスにおける、インピーダンス整合に関するこのような問題点に鑑み、インピーダンス不整合部の少ない配線構造を有する多層配線板および半導体デバイスを提供することを目的とする。

即ち、本発明は、
（１） 一方の面にインナーパッドが形成され、他方の面にアウターパッドが形成され、インナーパッドとアウターパッドとが、配線パターンおよび導体ポストにより電気的に接続された多層配線板であって、クロック配線、および、クロックと同期した信号が流れる信号配線が、次の接続構造からなることを特徴とする多層配線板、
（ａ）インナーパッドから、１個以上の導体ポスト、１層の配線パターン、１個以上の導体ポストの順に経由して、アウターパッドに接続されている構造、
（ｂ）インナーパッドから、１層の配線パターン、１個以上の導体ポストの順に経由して、アウターパッドに接続されている構造、
（ｃ）インナーパッドから、１個以上の導体ポスト、１層の配線パターンの順に経由して、アウターパッドに接続されている構造、
（２） 前記配線パターンが、マイクロストリップ配線、または、ストリップ配線であることを特徴とする前記（１）項に記載の多層配線板、
（３） アウターパッドが、ボールグリッドアレイ（ＢＧＡ）構造またはピングリッドアレイ（ＰＧＡ）構造からなる前記いずれかに記載の多層配線板、
（４） 前記いずれかに記載の多層配線板に、半導体チップがフリップチップ接続により実装されていることを特徴とする半導体デバイス、
である。

本発明において、重要な配線をインピーダンス不整合部の少ない配線構造とすることで、高速信号伝送に適した多層配線板および半導体デバイスを得ることができる。

以下、図面を参照して本発明の実施形態について説明するが、本発明はこれによって何ら限定されるものではない。

図１は、本発明による半導体デバイスの構造の一例を示す断面図であり、本発明による多層配線板の構造を示す断面図も含まれている。

半導体デバイス１５０は、主として、半導体チップ１０１およびそれを実装する多層配線板１１０からなる。半導体チップ１０１と多層配線板１１０とは、バンプ１０２により、フリップチップ接続され、バンプ１０２はアンダーフィル１０３により封止されることにより保護されている。多層配線板１１０の配線構造は、主として、インナーパッド１０４、層間接続部である導体ポスト１０６、配線パターン１０５、アウターパッド１０７、および、それらを絶縁するための絶縁層１０９からなる。多層配線板１１０の半導体チップ１０１実装面と反対側の面にはマザーボード（図示せず）との接続に必要な半田ボール１０８が実装されており、いわゆるＢＧＡ構造となっている。あるいは、マザーボードにソケットが実装されている場合には、半田ボール１０８の代わりに、ピン（図示せず）を設けて実装することも可能であり、いわゆるＰＧＡ構造とすることも可能である。

続いて、多層配線板１１０の配線構造について説明する。図１に示された多層配線板１１０の一番左の配線構造においては、インナーパッド１０４からアウターパッド１０７までは、「１個の導体ポスト１２０ａ⇒１層の配線パターン１２０ｂ⇒３個の導体ポスト１２０ｃ」と接続されている。また、左から２番目の配線構造においては、「２個の導体ポスト１２１ａ⇒１層の配線パターン１２１ｂ⇒２個の導体ポスト１２１ｃ」と接続されている。すなわち、これらの配線構造は「１個以上の導体ポスト⇒１層の配線パターン⇒１個以上の導体ポスト」と接続されていることになる。

インピーダンス不整合は、主として、導体ポストで生じるため、導体ポストが連続で接続されることで、インピーダンス不整合部の数を減らすことができる。言い換えると、複数層の配線パターンがそれぞれ導体ポストで電気接続された従来の配線構造においては、インピーダンス不整合部は導体ポスト形成箇所の数だけ、即ち導体ポストが形成される各絶縁層に、それぞれ少なくとも１個以上あったのに対して、図１に示すような本発明による配線構造においては、インピーダンス不整合部は半導体チップ１０１に近い側の「１個以上の導体ポスト」と、アウターパッドに近い側の「１個以上の導体ポスト」の２箇所である。したがって、本発明の多層配線板は、高速信号伝送に適した配線構造を有することになる。

ここで、１層分の配線パターンについては、上下の層が電源層またはグランド層に囲ま
れたストリップ配線、あるいは、上下いずれかの層が電源層またはグランド層であるマイクロストリップ配線であることが好ましい。そのような配線とすることで、インピーダンスが確実に制御されるため、高速信号を伝送するのに好適である。

なお、本発明において、「１個以上の導体ポスト」とは、上記３個の導体ポスト１２０ｃを例に説明すると、３個の導体ポストと２個の中間パッド１０５ａ、１０５ｂを含んだ部分を示している。すなわち、導体ポストと導体ポストを接続する中間パッドも含めて考えることとする。ただし、多層配線板において、中間パッドを省いた配線構造を実現できるのであれば、その限りではない。

図２は、本発明による半導体デバイスの構造の他の例を示す断面図であり、本発明による多層配線板の構造を示す断面図も含まれている。図２における半導体デバイスの構成は、第１のものと同様であるため説明を省略する。ただし、多層配線板における配線構造が異なるため、その部分についてのみ説明する。

まず、図２に示された多層配線板２１０の一番左の配線構造であるが、インナーパッド２０４からアウターパッド２０７までは「１層の配線パターン２２０ａ⇒４個の導体ポスト２２０ｂ」と接続されている。すなわち、この配線構造は「１層の配線パターン⇒１個以上の導体ポスト」と接続されていることになる。また、左から２番目の配線構造においては、「４個の導体ポスト２２１ａ⇒１層の配線パターン２２１ｂ」と接続されている。すなわち、この配線構造は「１個以上の導体ポスト⇒１層の配線パターン」と接続されていることになる。

図２に示すような本発明による配線構造においては、インピーダンス不整合部は半導体チップ２０１に近い側の「１個以上の導体ポスト」、または、アウターパッドに近い側の「１個以上の導体ポスト」のいずれか１箇所である。したがって、本発明の多層配線板は、高速信号伝送に適した配線構造を有することになる。

ここで、１層分の配線パターンについては、上下いずれかの層が電源層またはグランド層であるマイクロストリップ配線であることが好ましい。そのような配線とすることで、インピーダンスが確実に制御されるため、高速信号を伝送するのに好適である。

一般的に、半導体チップ１０１を駆動する場合には、クロック信号を用い、それに同期して信号を入出力することが多い。多層配線板１１０の重要な特性の一つとして、クロック信号、および、クロックと同期した信号を確実に伝送することが挙げられる。それを実現するには高速信号伝送に適した配線構造を適用することが得策である。したがって、少なくとも、クロック配線、および、クロックと同期した信号が流れる信号配線を、本発明による配線構造とすることが好ましい。上述の信号配線以外の信号配線においても、同様な構造とすることが好ましいが、高速伝送が不要な場合にはその限りではない。

なお、これまでの説明においては、半導体チップをフリップチップ接続する例について言及したが、本発明の多層配線板を、それ以外の接続方式に用いても構わない。他の例としては、半導体チップをフェイスアップで搭載し、ワイヤーボンド接続する方式などが挙
げられる。半導体チップと多層配線板を接続するバンプにおいても、はんだバンプや、スタッドバンプ（金バンプ）、導電性ペーストによるものなど、各種各様の接続形態が挙げられる。

本発明の実施形態による半導体デバイスの一例を示す断面図である。 本発明の実施形態による半導体デバイスの他の例を示す断面図である。

符号の説明

１０１、２０１：半導体チップ
１０２、２０２：バンプ
１０３、２０３：アンダーフィル
１０４、２０４：インナーパッド
１０５、２０５：配線パターン
１０５ａ、１０５ｂ、２０５ａ、２０５ｂ、２０５ｃ：中間パッド
１０６、２０６：導体ポスト
１０７、２０７：アウターパッド
１０８、２０８：半田ボール
１０９、２０９：絶縁層
１１０、２１０：多層配線板
１２０ａ、１２０ｃ、１２１ａ、１２１ｃ、２２０ｂ、２２１ａ：１個以上の導体ポスト１２０ｂ、１２１ｂ、２２０ａ、２２１ｂ：１層の配線パターン
１５０、２５０：半導体デバイス

Claims (4)

1. 一方の面にインナーパッドが形成され、他方の面にアウターパッドが形成され、インナーパッドとアウターパッドとが、配線パターンおよび導体ポストにより電気的に接続された多層配線板であって、クロック配線、および、クロックと同期した信号が流れる信号配線が、次の接続構造からなることを特徴とする多層配線板。
   （ａ）インナーパッドから、１個以上の導体ポスト、１層の配線パターン、１個以上の導体ポストの順に経由して、アウターパッドに接続されている構造。
   （ｂ）インナーパッドから、１層の配線パターン、１個以上の導体ポストの順に経由して、アウターパッドに接続されている構造。
   （ｃ）インナーパッドから、１個以上の導体ポスト、１層の配線パターンの順に経由して、アウターパッドに接続されている構造。
2. 前記配線パターンが、マイクロストリップ配線、または、ストリップ配線であることを特徴とする請求項１記載の多層配線板。
3. アウターパッドが、ボールグリッドアレイ構造またはピングリッドアレイ構造からなる請求項１または２に記載の多層配線板。
4. 請求項１〜３のいずれかに記載の多層配線板に、半導体チップがフリップチップ接続により実装されていることを特徴とする半導体デバイス。

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