JP2003297969A - 多層配線板および半導体デバイス - Google Patents
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
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Abstract
(57)【要約】
【課題】 電磁ノイズ放射の少ない多層配線板および半
導体デバイスを提供する。 【解決手段】 導体回路と電気的に絶縁された導体枠を
各層に形成し、導体枠同士が導通接続されていることを
特徴とする多層配線板であり、前記導体枠同士の導通接
続が、導体ポストによる。また、前記導体枠が、グラウ
ンド電位に接続された多層配線板である。更にはこれら
の多層配線板に、半導体チップがフリップチップ接続に
より実装されていることを特徴とする半導体デバイスで
ある。
導体デバイスを提供する。 【解決手段】 導体回路と電気的に絶縁された導体枠を
各層に形成し、導体枠同士が導通接続されていることを
特徴とする多層配線板であり、前記導体枠同士の導通接
続が、導体ポストによる。また、前記導体枠が、グラウ
ンド電位に接続された多層配線板である。更にはこれら
の多層配線板に、半導体チップがフリップチップ接続に
より実装されていることを特徴とする半導体デバイスで
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線板および
半導体デバイスに関するものである。更に詳しくは、半
導体チップを搭載する多層配線板、および、多層配線板
に半導体チップが実装された半導体デバイスに関するも
のである。
半導体デバイスに関するものである。更に詳しくは、半
導体チップを搭載する多層配線板、および、多層配線板
に半導体チップが実装された半導体デバイスに関するも
のである。
【０００２】
【従来の技術】近年の電子機器の高機能化並びに軽薄短
小化の要求に伴い、電子部品の高密度集積化、さらには
高密度実装化が進んできており、これらの電子機器に使
用される半導体パッケージは、従来にも増して、益々小
型化かつ多ピン化が進んできている。また、電子機器の
高機能化に伴い、半導体チップの高クロック周波数化が
進んでおり、半導体チップを搭載する回路基板のインピ
ーダンス整合が益々重要になってきている。
小化の要求に伴い、電子部品の高密度集積化、さらには
高密度実装化が進んできており、これらの電子機器に使
用される半導体パッケージは、従来にも増して、益々小
型化かつ多ピン化が進んできている。また、電子機器の
高機能化に伴い、半導体チップの高クロック周波数化が
進んでおり、半導体チップを搭載する回路基板のインピ
ーダンス整合が益々重要になってきている。
【０００３】従来の回路基板はプリント配線板と呼ば
れ、ガラス繊維の織布にエポキシ樹脂を含浸させた積層
板からなるガラスエポキシ板に貼り付けられた銅箔をパ
ターニング後、複数枚重ねて積層接着し、ドリルで貫通
穴を開けて、この穴の壁面に銅めっきを行ってビアを形
成し層間の電気接続を行った配線基板の使用が主流であ
った。しかし、搭載部品の小型化、高密度化が進み、上
記の配線基板では配線密度が不足して部品の搭載に問題
が生じるようになってきている。
れ、ガラス繊維の織布にエポキシ樹脂を含浸させた積層
板からなるガラスエポキシ板に貼り付けられた銅箔をパ
ターニング後、複数枚重ねて積層接着し、ドリルで貫通
穴を開けて、この穴の壁面に銅めっきを行ってビアを形
成し層間の電気接続を行った配線基板の使用が主流であ
った。しかし、搭載部品の小型化、高密度化が進み、上
記の配線基板では配線密度が不足して部品の搭載に問題
が生じるようになってきている。
【０００４】このような背景により、近年、ビルドアッ
プ多層配線板が採用されている。ビルドアップ多層配線
板は、樹脂のみで構成される絶縁層と導体とを積み重ね
ながら成形される。ビア形成方法としては、従来のドリ
ル加工に代わって、レーザ法、プラズマ法やフォト法
等、多岐にわたり、小径のビアホールを自由に配置する
ことで高密度化を達成するものである。層間接続部とし
ては、ブライドビア（Ｂｌｉｎｄ Ｖｉａ）やバリード
ビア（Ｂｕｒｉｅｄ Ｖｉａ：ビアを導電体で充填した
構造、以下、本発明の説明に用いる導体ポストに統一し
て呼ぶこととする）等があり、ビアの上にビアを形成す
るスタックドビアが可能なバリードビアホールが特に注
目されている。このような多層配線板を用いることによ
り、多ピンの半導体チップを搭載できるようになってき
ている。
プ多層配線板が採用されている。ビルドアップ多層配線
板は、樹脂のみで構成される絶縁層と導体とを積み重ね
ながら成形される。ビア形成方法としては、従来のドリ
ル加工に代わって、レーザ法、プラズマ法やフォト法
等、多岐にわたり、小径のビアホールを自由に配置する
ことで高密度化を達成するものである。層間接続部とし
ては、ブライドビア（Ｂｌｉｎｄ Ｖｉａ）やバリード
ビア（Ｂｕｒｉｅｄ Ｖｉａ：ビアを導電体で充填した
構造、以下、本発明の説明に用いる導体ポストに統一し
て呼ぶこととする）等があり、ビアの上にビアを形成す
るスタックドビアが可能なバリードビアホールが特に注
目されている。このような多層配線板を用いることによ
り、多ピンの半導体チップを搭載できるようになってき
ている。
【０００５】高クロック周波数の半導体チップを実装す
るための多層配線板においてはインピーダンス整合が非
常に重要である。現在では、絶縁層の厚みや誘電率、信
号配線の幅や厚み、グラウンド層および電源層の配置の
仕方により、高精度のインピーダンス整合が実現できつ
つあるため、高周波信号を伝送することが可能になって
きている。
るための多層配線板においてはインピーダンス整合が非
常に重要である。現在では、絶縁層の厚みや誘電率、信
号配線の幅や厚み、グラウンド層および電源層の配置の
仕方により、高精度のインピーダンス整合が実現できつ
つあるため、高周波信号を伝送することが可能になって
きている。
【０００６】また、高クロック周波数の半導体チップの
消費電力が高くなるにつれて、安定した電源供給や電磁
ノイズ抑制のために、グラウンド層や電源層をそれぞれ
複数層設けることが当然になってきている。半導体チッ
プから出力された高周波信号電流は、信号配線を流れて
他のデバイスに伝送され、グラウンド層あるいは電源層
を帰路として、半導体チップに戻ってくる。そのような
高周波信号電流が大きくなる（半導体チップの消費電力
が大きくなる）につれて、グラウンド層や電源層に流れ
る高周波信号電流が、グラウンド層や電源層の電位を変
動させるようになる。それに伴い、グラウンド層と電源
層の寸法や構造あるいはインピーダンスの周波数特性に
より、ある特定の周波数で共振し、グラウンド層と電源
層がアンテナとして作用することになる。その結果、グ
ラウンド層と電源層が途切れる多層配線板の端面が、ア
ンテナの放射面として作用し、その部分から電磁ノイズ
が放射されることになる。この電磁ノイズにより、周囲
の電子デバイスが誤動作する場合があるため、多層配線
板全体をシールドするなどの対策が必要になるという問
題点がある。
消費電力が高くなるにつれて、安定した電源供給や電磁
ノイズ抑制のために、グラウンド層や電源層をそれぞれ
複数層設けることが当然になってきている。半導体チッ
プから出力された高周波信号電流は、信号配線を流れて
他のデバイスに伝送され、グラウンド層あるいは電源層
を帰路として、半導体チップに戻ってくる。そのような
高周波信号電流が大きくなる（半導体チップの消費電力
が大きくなる）につれて、グラウンド層や電源層に流れ
る高周波信号電流が、グラウンド層や電源層の電位を変
動させるようになる。それに伴い、グラウンド層と電源
層の寸法や構造あるいはインピーダンスの周波数特性に
より、ある特定の周波数で共振し、グラウンド層と電源
層がアンテナとして作用することになる。その結果、グ
ラウンド層と電源層が途切れる多層配線板の端面が、ア
ンテナの放射面として作用し、その部分から電磁ノイズ
が放射されることになる。この電磁ノイズにより、周囲
の電子デバイスが誤動作する場合があるため、多層配線
板全体をシールドするなどの対策が必要になるという問
題点がある。
【０００７】このような従来の多層配線板の構造につい
て、具体的に図６および図７を用いて説明する。多層配
線板１ａは、導体回路１１ａ〜１７ａおよび絶縁層２１
ａ〜２６ａからなる７層配線板であり、導体回路１２
ａ、１５ａは信号配線が引き回された信号層、導体回路
１１ａ、１４ａはグラウンド層、導体回路１３ａ、１６
ａは電源層からなる。また、各層間は、導体ポスト４０
ａにより電気的に接続されている。また、最外層の導体
回路１１ａの中央部には半導体チップを搭載するための
インナーパッド５１ａが形成され、反対側の最外層の導
体回路１７ａには外部接続用端子としてのアウターパッ
ド５２ａが形成されている。これらの構造の中で、多層
配線板１ａの端面ではグラウンド層および電源層が途切
れているため、その部分がアンテナの放射面として作用
し、電磁ノイズが放射されることになる。
て、具体的に図６および図７を用いて説明する。多層配
線板１ａは、導体回路１１ａ〜１７ａおよび絶縁層２１
ａ〜２６ａからなる７層配線板であり、導体回路１２
ａ、１５ａは信号配線が引き回された信号層、導体回路
１１ａ、１４ａはグラウンド層、導体回路１３ａ、１６
ａは電源層からなる。また、各層間は、導体ポスト４０
ａにより電気的に接続されている。また、最外層の導体
回路１１ａの中央部には半導体チップを搭載するための
インナーパッド５１ａが形成され、反対側の最外層の導
体回路１７ａには外部接続用端子としてのアウターパッ
ド５２ａが形成されている。これらの構造の中で、多層
配線板１ａの端面ではグラウンド層および電源層が途切
れているため、その部分がアンテナの放射面として作用
し、電磁ノイズが放射されることになる。
【０００８】そのような問題点を解決するために、多層
配線板の周囲４辺にＵ字型のアース板を嵌める方法が公
開されている（例えば、特許文献１参照。）。このよう
な方法では、電磁ノイズ抑制効果は高いが、多層配線板
製造後にアース板を嵌めるという追加工程・追加部材が
必要になる。また、多層配線板の厚み・サイズが大きく
なり、軽薄短小化に対応できなくなる。
配線板の周囲４辺にＵ字型のアース板を嵌める方法が公
開されている（例えば、特許文献１参照。）。このよう
な方法では、電磁ノイズ抑制効果は高いが、多層配線板
製造後にアース板を嵌めるという追加工程・追加部材が
必要になる。また、多層配線板の厚み・サイズが大きく
なり、軽薄短小化に対応できなくなる。
【０００９】
【特許文献１】特開２００１−２３７５０５号公報（第
６頁、第３図）
６頁、第３図）
【００１０】
【発明が解決しようとする課題】本発明は、半導体チッ
プを搭載する多層配線板、および、多層配線板に半導体
チップが実装された半導体デバイスにおける、このよう
な問題点に鑑み、電磁ノイズ放射の少ない多層配線板お
よび半導体デバイスを提供することを目的とする。
プを搭載する多層配線板、および、多層配線板に半導体
チップが実装された半導体デバイスにおける、このよう
な問題点に鑑み、電磁ノイズ放射の少ない多層配線板お
よび半導体デバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】即ち、本発明は、
１． 導体回路と電気的に絶縁された導体枠を各層に形
成し、導体枠同士が導通接続されていることを特徴とす
る多層配線板、 ２． 前記導体枠が、グラウンド電位に接続されてなる
第１項記載の多層配線板、 ３． 最外層の導体回路の少なくとも一部が導体枠と接
続されてなる第１項または第２項に記載の多層配線板、 ４． 導体枠同士の導通接続が、導体ポストによる第１
項〜第３項のいずれかに記載の多層配線板、 ５． 前記導体ポストが、多層配線板の４辺に沿って２
列以上配置されてなる第４項記載の多層配線板、 ６． 前記導体ポストが、千鳥配置されてなる第４項ま
たは第５項に記載の多層配線板、 ７． 一方の面にインナーパッドが形成され、他方の面
にアウターパッドが形成されてなる第１項〜第６項のい
ずれかに記載の多層配線板、 ８． アウターパッドが、ボールグリッドアレイ（ＢＧ
Ａ）構造またはピングリッドアレイ（ＰＧＡ）構造で形
成された第７項記載の多層配線板、 ９． 第１項〜第８項のいずれかに記載の多層配線板
に、半導体チップがフリップチップ接続により実装され
ていることを特徴とする半導体デバイス、である。
成し、導体枠同士が導通接続されていることを特徴とす
る多層配線板、 ２． 前記導体枠が、グラウンド電位に接続されてなる
第１項記載の多層配線板、 ３． 最外層の導体回路の少なくとも一部が導体枠と接
続されてなる第１項または第２項に記載の多層配線板、 ４． 導体枠同士の導通接続が、導体ポストによる第１
項〜第３項のいずれかに記載の多層配線板、 ５． 前記導体ポストが、多層配線板の４辺に沿って２
列以上配置されてなる第４項記載の多層配線板、 ６． 前記導体ポストが、千鳥配置されてなる第４項ま
たは第５項に記載の多層配線板、 ７． 一方の面にインナーパッドが形成され、他方の面
にアウターパッドが形成されてなる第１項〜第６項のい
ずれかに記載の多層配線板、 ８． アウターパッドが、ボールグリッドアレイ（ＢＧ
Ａ）構造またはピングリッドアレイ（ＰＧＡ）構造で形
成された第７項記載の多層配線板、 ９． 第１項〜第８項のいずれかに記載の多層配線板
に、半導体チップがフリップチップ接続により実装され
ていることを特徴とする半導体デバイス、である。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明するが、本発明はこれによって何ら
限定されるものではない。
施形態について説明するが、本発明はこれによって何ら
限定されるものではない。
【００１３】図１および図２は、本発明による多層配線
板の構造の一例を示す斜視図および断面図である。多層
配線板１は、導体回路１１〜１７、絶縁層２１〜２６お
よび導体枠３１〜３７からなる７層配線板である。これ
らの構造において、導体回路１２、１５は信号配線が引
き回された信号層、導体回路１１、１４はグラウンド
層、導体回路１３、１６は電源層である。導体枠３１〜
３７は、導体回路１１〜１７を形成する工程において、
同時に形成されるものである。例えば、導体回路１１〜
１７が銅箔をエッチングすることにより形成される場合
には、導体枠３１〜３７も、エッチングにより形成され
ることになる。従って、導体枠３１〜３７を形成するこ
とで、追加の工程が必要になるわけではない。
板の構造の一例を示す斜視図および断面図である。多層
配線板１は、導体回路１１〜１７、絶縁層２１〜２６お
よび導体枠３１〜３７からなる７層配線板である。これ
らの構造において、導体回路１２、１５は信号配線が引
き回された信号層、導体回路１１、１４はグラウンド
層、導体回路１３、１６は電源層である。導体枠３１〜
３７は、導体回路１１〜１７を形成する工程において、
同時に形成されるものである。例えば、導体回路１１〜
１７が銅箔をエッチングすることにより形成される場合
には、導体枠３１〜３７も、エッチングにより形成され
ることになる。従って、導体枠３１〜３７を形成するこ
とで、追加の工程が必要になるわけではない。
【００１４】導体枠３１〜３７の各層間は、導体ポスト
４０により電気的に接続されている。導体回路１１〜１
７の各層間においても、必要箇所に導体ポスト４０が形
成され、電気的に接続されている。ここで、導体枠３１
〜３７接続用の導体ポストと導体回路１１〜１７接続用
の導体ポストは、同一工程で形成されるため、追加の工
程が必要になるわけではない。例えば、導体ポスト４０
を形成する方法としては、絶縁層に２１〜２６に、レー
ザーなどにより孔を形成して、導電ペーストや電解銅め
っきにより充填する方法などが挙げられる。このような
方法によれば、各層の導体ポスト４０を形成する工程に
おいて、導体枠３１〜３７接続用の導体ポスト４０も、
一括して形成されることになり、追加工程は必要ない。
４０により電気的に接続されている。導体回路１１〜１
７の各層間においても、必要箇所に導体ポスト４０が形
成され、電気的に接続されている。ここで、導体枠３１
〜３７接続用の導体ポストと導体回路１１〜１７接続用
の導体ポストは、同一工程で形成されるため、追加の工
程が必要になるわけではない。例えば、導体ポスト４０
を形成する方法としては、絶縁層に２１〜２６に、レー
ザーなどにより孔を形成して、導電ペーストや電解銅め
っきにより充填する方法などが挙げられる。このような
方法によれば、各層の導体ポスト４０を形成する工程に
おいて、導体枠３１〜３７接続用の導体ポスト４０も、
一括して形成されることになり、追加工程は必要ない。
【００１５】最外層の導体回路１１の中央部には、半導
体チップを搭載するためのインナーパッド５１が形成さ
れ、反対側の最外層の導体回路１７には、外部接続用端
子としてのアウターパッド５２が形成されている。
体チップを搭載するためのインナーパッド５１が形成さ
れ、反対側の最外層の導体回路１７には、外部接続用端
子としてのアウターパッド５２が形成されている。
【００１６】図５は、本発明の半導体デバイスの構造の
一例を示す断面図である。半導体デバイス２は、主とし
て、半導体チップ６１およびそれを実装する多層配線板
１からなる。半導体チップ６１は、多層配線板１のイン
ナーパッド５１上に、バンプ６３によりフリップチップ
実装され、バンプ６３はアンダーフィル６２により封止
されることにより保護されている。多層配線板１の半導
体チップ６１実装面と反対側の面には、マザーボード
（図示せず）との接続に必要な半田ボール６４が実装さ
れており、いわゆるＢＧＡ構造となっている。あるい
は、マザーボードにソケットが実装されている場合に
は、半田ボール６４の代わりに、ピン（図示せず）を設
けて実装することも可能であり、いわゆるＰＧＡ構造と
することも可能である。
一例を示す断面図である。半導体デバイス２は、主とし
て、半導体チップ６１およびそれを実装する多層配線板
１からなる。半導体チップ６１は、多層配線板１のイン
ナーパッド５１上に、バンプ６３によりフリップチップ
実装され、バンプ６３はアンダーフィル６２により封止
されることにより保護されている。多層配線板１の半導
体チップ６１実装面と反対側の面には、マザーボード
（図示せず）との接続に必要な半田ボール６４が実装さ
れており、いわゆるＢＧＡ構造となっている。あるい
は、マザーボードにソケットが実装されている場合に
は、半田ボール６４の代わりに、ピン（図示せず）を設
けて実装することも可能であり、いわゆるＰＧＡ構造と
することも可能である。
【００１７】本発明の多層配線板は、多層配線板１の各
層における導体回路、特に、グラウンド層および電源層
は、端面付近で途切れており、その更に端面側に導体枠
３１〜３７が形成されている。また、各層の導体枠３１
〜３７が、導体ポスト４０により導通接続されている。
導体ポスト４０による導通接続以外に、一般的な貫通ス
ルーホールによる導通接続も適用可能であるが、貫通ス
ルーホールの場合、ドリルによる穴明けとなるため、導
通接続部の占有面積が大きくなる。それに伴い、導体枠
３１〜３７の幅が大きくなり、それに応じて、多層配線
板１の寸法が大きくなるため、導体枠３１〜３７の幅を
小さくできる導体ポスト４０を適用することが好まし
い。導通接続された導体枠３１〜３７は、同電位に保持
されているため、ある特定の周波数で共振することがな
く、多層配線板の端面であっても、アンテナの放射面と
して作用することがなく、端面からの電磁ノイズ放射を
抑制することができる。電磁放射ノイズを、より低減す
るためには、各層の導体枠３１〜３７を、グラウンド電
位に接続することが好ましい。
層における導体回路、特に、グラウンド層および電源層
は、端面付近で途切れており、その更に端面側に導体枠
３１〜３７が形成されている。また、各層の導体枠３１
〜３７が、導体ポスト４０により導通接続されている。
導体ポスト４０による導通接続以外に、一般的な貫通ス
ルーホールによる導通接続も適用可能であるが、貫通ス
ルーホールの場合、ドリルによる穴明けとなるため、導
通接続部の占有面積が大きくなる。それに伴い、導体枠
３１〜３７の幅が大きくなり、それに応じて、多層配線
板１の寸法が大きくなるため、導体枠３１〜３７の幅を
小さくできる導体ポスト４０を適用することが好まし
い。導通接続された導体枠３１〜３７は、同電位に保持
されているため、ある特定の周波数で共振することがな
く、多層配線板の端面であっても、アンテナの放射面と
して作用することがなく、端面からの電磁ノイズ放射を
抑制することができる。電磁放射ノイズを、より低減す
るためには、各層の導体枠３１〜３７を、グラウンド電
位に接続することが好ましい。
【００１８】本発明の半導体デバイスにおいて、半導体
チップ６１を駆動する場合には、クロック信号を用い、
それに同期して、高周波信号を入出力する。グラウンド
層や電源層には、高周波信号電流が流れるため、グラン
ド層や電源層の電位が変動し、グランド層や電源層の途
切れた端面がアンテナの放射面として作用するが、多層
配線板１の端面は、同電位に保持された導電枠３１〜３
７を有するため、電磁ノイズ放射を抑制することができ
る。
チップ６１を駆動する場合には、クロック信号を用い、
それに同期して、高周波信号を入出力する。グラウンド
層や電源層には、高周波信号電流が流れるため、グラン
ド層や電源層の電位が変動し、グランド層や電源層の途
切れた端面がアンテナの放射面として作用するが、多層
配線板１の端面は、同電位に保持された導電枠３１〜３
７を有するため、電磁ノイズ放射を抑制することができ
る。
【００１９】各層の導体枠３１〜３７の幅は、電磁ノイ
ズ放射の抑制効果に応じて決めればよいが、導体枠３１
〜３７の幅に応じて、多層配線板１の寸法が大きくなる
ため、１ｍｍ以下が好ましく、さらには０．５ｍｍ以下
が好ましく、あるいは、１００μｍ以下がより一層好ま
しい。また、図１においては、導体枠３１〜３７を四角
形状として示したが、電磁ノイズ放射抑制機能を有する
のであれば、四角形状以外でも差支えない。さらには、
導体枠３１〜３７を途切れの無い枠として示している
が、電磁ノイズ放射抑制機能を有するのであれば、途切
れがある形状でも差支えない。
ズ放射の抑制効果に応じて決めればよいが、導体枠３１
〜３７の幅に応じて、多層配線板１の寸法が大きくなる
ため、１ｍｍ以下が好ましく、さらには０．５ｍｍ以下
が好ましく、あるいは、１００μｍ以下がより一層好ま
しい。また、図１においては、導体枠３１〜３７を四角
形状として示したが、電磁ノイズ放射抑制機能を有する
のであれば、四角形状以外でも差支えない。さらには、
導体枠３１〜３７を途切れの無い枠として示している
が、電磁ノイズ放射抑制機能を有するのであれば、途切
れがある形状でも差支えない。
【００２０】最外層の導体回路１１または１７がグラン
ド層である場合には、少なくともその一部が導体枠３１
または３７と接続されていることが好ましく、導体回路
１１または１７の全周において導体枠３１または３７と
接続されている状態、すなわち、導体回路１１または１
７と導体枠３１または３７との間に隙間の無い状態が、
より一層好ましい。これにより、導体枠３１または３７
の電位と導体回路１１または３の電位とが完全な同電位
となるため、多層配線板１の最外層面からの電磁ノイズ
発生を、より一層抑制することができる。
ド層である場合には、少なくともその一部が導体枠３１
または３７と接続されていることが好ましく、導体回路
１１または１７の全周において導体枠３１または３７と
接続されている状態、すなわち、導体回路１１または１
７と導体枠３１または３７との間に隙間の無い状態が、
より一層好ましい。これにより、導体枠３１または３７
の電位と導体回路１１または３の電位とが完全な同電位
となるため、多層配線板１の最外層面からの電磁ノイズ
発生を、より一層抑制することができる。
【００２１】各層の導体枠３１〜３７を導通接続する導
体ポスト４０の直径（円柱状の場合）は、多層配線板１
の製造プロセスに適したものであれば、どのようなサイ
ズでも良いが、５０μｍ以下が好ましく、さらには３０
μｍ以下、あるいは、１０μｍ以下が、より一層好まし
い。また、前記導体ポスト４０のピッチは、電磁ノイズ
放射の抑制効果に応じて決めればよいが、導体ポストの
直径の２倍以下が好ましく、さらには１．５倍以下が好
ましく、あるいは、導体ポスト４０の直径と同じである
ことが好ましい。
体ポスト４０の直径（円柱状の場合）は、多層配線板１
の製造プロセスに適したものであれば、どのようなサイ
ズでも良いが、５０μｍ以下が好ましく、さらには３０
μｍ以下、あるいは、１０μｍ以下が、より一層好まし
い。また、前記導体ポスト４０のピッチは、電磁ノイズ
放射の抑制効果に応じて決めればよいが、導体ポストの
直径の２倍以下が好ましく、さらには１．５倍以下が好
ましく、あるいは、導体ポスト４０の直径と同じである
ことが好ましい。
【００２２】図３および図４は、多層配線板の導体ポス
ト配置の一例を示す平面図であり、一例として第２層目
の導体回路１２および導体枠３２と、導体ポスト４０と
の位置関係を示している。導体ポスト４０の配置方法と
しては、多層配線板１の４辺に沿って２列以上配置され
ていることが好ましい（図３）。さらには、導体ポスト
４０が千鳥配列されてなることが、より一層好ましい
（図４）。これにより、多層配線板１の端面からの電磁
ノイズ発生を、より一層抑制することができる。
ト配置の一例を示す平面図であり、一例として第２層目
の導体回路１２および導体枠３２と、導体ポスト４０と
の位置関係を示している。導体ポスト４０の配置方法と
しては、多層配線板１の４辺に沿って２列以上配置され
ていることが好ましい（図３）。さらには、導体ポスト
４０が千鳥配列されてなることが、より一層好ましい
（図４）。これにより、多層配線板１の端面からの電磁
ノイズ発生を、より一層抑制することができる。
【００２３】
【発明の効果】本発明によれば、各層の導体回路の周辺
に導体枠を設置し、各層の導体枠を導通接続すること
で、特別な追加工程を必要とせず、電磁ノイズ放射が抑
制された多層配線板および半導体デバイスを得ることが
できる。
に導体枠を設置し、各層の導体枠を導通接続すること
で、特別な追加工程を必要とせず、電磁ノイズ放射が抑
制された多層配線板および半導体デバイスを得ることが
できる。
【図１】 本発明の実施形態による多層配線板の一例を
示す斜視図である。
示す斜視図である。
【図２】 本発明の実施形態による多層配線板の一例を
示す断面図である。
示す断面図である。
【図３】 本発明の実施形態による多層配線板の導体ポ
スト配置の一例を示す平面図（第２層目）である。
スト配置の一例を示す平面図（第２層目）である。
【図４】 本発明の実施形態による多層配線板の導体ポ
スト配置の他の例を示す平面図（第２層目）である。
スト配置の他の例を示す平面図（第２層目）である。
【図５】 本発明の実施形態による半導体デバイスの一
例を示す断面図である。
例を示す断面図である。
【図６】 従来の多層配線板の一例を示す斜視図であ
る。
る。
【図７】 従来の多層配線板の一例を示す断面図であ
る。
る。
１、１ａ：多層配線板
２、２ａ：半導体デバイス
１１〜１７、１１ａ〜１７ａ：導体回路
２１〜２６、２１ａ〜２６ａ：絶縁層
３１〜３７、３１ａ〜３７ａ：導体枠
４０、４０ａ：導体ポスト
５１、５１ａ：インナーパッド
５２、５２ａ：アウターパッド
６１：半導体チップ
６２：アンダーフィル
６３：バンプ
６４：半田ボール
Claims (9)
- 【請求項１】 導体回路と電気的に絶縁された導体枠を
各層に形成し、導体枠同士が導通接続されていることを
特徴とする多層配線板。 - 【請求項２】 前記導体枠が、グラウンド電位に接続さ
れてなる請求項１記載の多層配線板。 - 【請求項３】 最外層の導体回路の少なくとも一部が導
体枠と接続されてなる請求項１または２に記載の多層配
線板。 - 【請求項４】 導体枠同士の導通接続が、導体ポストに
よる請求項１〜３のいずれかに記載の多層配線板。 - 【請求項５】 前記導体ポストが、多層配線板の４辺に
沿って２列以上配置されてなる請求項４記載の多層配線
板。 - 【請求項６】 前記導体ポストが、千鳥配置されてなる
請求項４または５に記載の多層配線板。 - 【請求項７】 一方の面にインナーパッドが形成され、
他方の面にアウターパッドが形成されてなる請求項１〜
６のいずれかに記載の多層配線板。 - 【請求項８】 アウターパッドが、ボールグリッドアレ
イ構造またはピングリッドアレイ構造で形成された請求
項７記載の多層配線板。 - 【請求項９】 請求項１〜８のいずれかに記載の多層配
線板に、半導体チップがフリップチップ接続により実装
されていることを特徴とする半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003020082A JP4380167B2 (ja) | 2002-01-31 | 2003-01-29 | 多層配線板および半導体デバイス |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-24600 | 2002-01-31 | ||
| JP2002024600 | 2002-01-31 | ||
| JP2003020082A JP4380167B2 (ja) | 2002-01-31 | 2003-01-29 | 多層配線板および半導体デバイス |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007148560A Division JP2007266623A (ja) | 2002-01-31 | 2007-06-04 | 多層配線板および半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297969A true JP2003297969A (ja) | 2003-10-17 |
| JP4380167B2 JP4380167B2 (ja) | 2009-12-09 |
Family
ID=29404793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003020082A Expired - Fee Related JP4380167B2 (ja) | 2002-01-31 | 2003-01-29 | 多層配線板および半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4380167B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115772A (ja) * | 2005-10-18 | 2007-05-10 | Nec Corp | 印刷配線板及びその電源雑音抑制方法 |
| JP2011003584A (ja) * | 2009-06-16 | 2011-01-06 | Shinko Electric Ind Co Ltd | 半導体装置 |
| JP2018101682A (ja) * | 2016-12-20 | 2018-06-28 | オンキヨー株式会社 | 多層基板 |
-
2003
- 2003-01-29 JP JP2003020082A patent/JP4380167B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115772A (ja) * | 2005-10-18 | 2007-05-10 | Nec Corp | 印刷配線板及びその電源雑音抑制方法 |
| JP2011003584A (ja) * | 2009-06-16 | 2011-01-06 | Shinko Electric Ind Co Ltd | 半導体装置 |
| JP2018101682A (ja) * | 2016-12-20 | 2018-06-28 | オンキヨー株式会社 | 多層基板 |
| US10206281B2 (en) | 2016-12-20 | 2019-02-12 | Onkyo Corporation | Multilayer substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4380167B2 (ja) | 2009-12-09 |
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