JP2010040669A - 半導体パッケージ - Google Patents

Abstract

【課題】ショートが生じることなく、サポートフレームと多層配線基板の配線層との間で容量を形成する。
【解決手段】半導体パッケージ１００は、第１のプレーン電極１０６ａ’を含む第１の配線層１０６ａと、第Ｎのプレーン電極１０６ｂ’を含む第Ｎの配線層１０６ｂとを含む多層配線基板１０２と、多層配線基板１０２上に搭載された半導体チップ１５０と、その側方に設けられ、導電性材料により構成されたサポートフレーム１１２と、多層配線基板１０２とサポートフレーム１１２との間に設けられた絶縁性の絶縁性接着層１１０と、を含む。サポートフレーム１１２は、第１のプレーン電極１０６ａ’と電気的に接続されるとともに第Ｎのプレーン電極１０６ｂ’と絶縁され、サポートフレーム１１２と第Ｎのプレーン電極１０６ｂ’との間で絶縁性接着層１１０を容量膜とする第１のキャパシタを形成する。
【選択図】図１

Description

本発明は、半導体パッケージに関する。

近年、半導体装置の微細化はますます進んでいる。そのため、半導体チップの動作電源電圧低下による回路の動作マージンが低下しており、半導体パッケージ上に大きな電気容量を形成する必要がある場合が以前より増加しつつある。しかし、半導体パッケージ内部にコンデンサ等の容量を設けた場合、資材費や組立費、製造工程が増加してしまう。また、半導体パッケージサイズも大きくなってしまう。

特許文献１（特開２００５−２７７３８９号公報）には、少なくとも１層の絶縁層と、複数の導体層と、ソルダレジストを有し、当該ソルダレジスト上にスティフナが第１接着層によって固定されている多層配線基板であって、当該スティフナを一方の電極とし、ソルダレジストを介して対向する導体層を他方の電極とし、ソルダレジストを誘電体層としたコンデンサが形成されていることを特徴とする多層配線基板が記載されている。ここで、第１接着層は、導電接着剤により構成されている。これにより、ＩＣチップの近くに内蔵タイプのコンデンサを設けることにより、電源層もしくはグランド層に共振抑制機能を持たせた多層配線基板および半導体パッケージを提供できるとされている。

特許文献２（特開２００１−３５９５７号公報）には、ビルドアップ基板を用いたケース型ＢＧＡにおいて、ビルドアップ基板とスティフナを導電性の接着材を用いた導電性接着層で接着し、当該スティフナおよび当該ビルドアップ基板を用いてグランドプレーンを構成する技術が記載されている。
特開２００５−２７７３８９号公報 特開２００１−３５９５７号公報

しかし、多層配線基板表面のソルダレジスト層には、製造不良やその他の理由で、ピンホールが存在する可能性がある。そのため、多層配線基板表面に導電性接着剤を塗布した際に、導電性接着剤がピンホールまで入り込むという問題が生じる。図１６は、この構成を示す断面図である。半導体パッケージ２００は、多層配線基板２０２と、多層配線基板２０２上に形成された半導体チップ２５０と、サポートフレーム２１２（スティフナに対応）と、半導体チップ２５０およびサポートフレーム２１２上に絶縁性接着層２１４を介して形成されたヒートスプレッダ２１６とを含む。多層配線基板２０２は、樹脂層２０４と配線層２０６との積層構造を有し、表面にソルダレジスト２０８が形成されている。ここで、サポートフレーム２１２は、導電性接着剤２１０を介して多層配線基板２０２に接着されている。このとき、図中破線で囲んだようにソルダレジスト２０８にピンホールがあると、導電性接着剤２１０が最上層の配線層２０６と接続してしまう。これにより、サポートフレーム２１２と配線層２０６の導体層とがショートしてしまう恐れがある。

本発明によれば、
第１のプレーン電極を含む第１の配線層と、前記第１の配線層上に設けられ、前記第１のプレーン電極と絶縁された第２のプレーン電極を含む第２の配線層とを含む多層配線基板と、
前記多層配線基板上に搭載された半導体チップと、
前記半導体チップの側方に設けられ、導電性材料により構成されたサポートフレームと、
前記多層配線基板と前記サポートフレームとの間に設けられ、当該サポートフレームを前記多層配線基板に接着する絶縁性の第１の接着層と、
を含み、
前記サポートフレームは、前記第１の配線層の前記第１のプレーン電極と電気的に接続されるとともに前記第２の配線層の前記第２のプレーン電極と絶縁され、
前記サポートフレームと前記第２の配線層の前記第２のプレーン電極との間で前記第１の接着層を容量膜とする第１のキャパシタを形成する半導体パッケージが提供される。

このような構成により、たとえ多層配線基板の表面にピンホールが存在するような場合であっても、多層配線基板表面に絶縁性の第１の接着層が形成されるため、多層配線基板の第２の配線層の第２のプレーン電極とサポートフレームとの間でショートが生じることなく、サポートフレームと多層配線基板の配線層（第２のプレーン電極）との間で容量を形成することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、ショートが生じることなく、サポートフレームと多層配線基板の配線層との間で容量を形成することができる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
図１は、本実施の形態における半導体パッケージの構成を示す断面図である。
本実施の形態における半導体パッケージは、たとえば、フリップチップボールグリッドアレイ（ＦＣＢＧＡ：Flip Chip Ball Grid Array）パッケージとすることができる。
半導体パッケージ１００は、多層配線基板１０２と、多層配線基板１０２上に搭載された半導体チップ１５０と、半導体チップ１５０の側方に設けられ、導電性材料により構成されたサポートフレーム１１２と、多層配線基板１０２とサポートフレーム１１２との間に設けられ、サポートフレーム１１２を多層配線基板１０２に接着する絶縁性接着層１１０（第１の接着層）と、サポートフレーム１１２上に形成され、導電性材料により構成されたヒートスプレッダ１１６とを含む。ヒートスプレッダ１１６は、絶縁性接着層１１４によりサポートフレーム１１２に接着される。半導体チップ１５０は、半田ボール１５２を介して多層配線基板１０２上に搭載される。また、多層配線基板１０２の半導体チップ１５０が搭載された面と反対の裏面には、半田ボール１３０が形成されており、マザーボード等（不図示）と接続される。

多層配線基板１０２は、第１の配線層１０６ａと、第１の配線層１０６ａ上に樹脂層１０４を挟んで設けられた第Ｎの配線層１０６ｂとを含む。第１の配線層１０６ａは、第１のプレーン電極１０６ａ’を含む。第Ｎの配線層１０６ｂは、第Ｎのプレーン電極１０６ｂ’を含む。第Ｎのプレーン電極１０６ｂ’は、第１のプレーン電極１０６ａ’と絶縁されている。また、多層配線基板１０２の第Ｎの配線層１０６ｂ上の表面にはソルダレジスト１０８が形成されている。ソルダレジスト１０８の半導体チップ１５０が搭載される箇所には、各半田ボール１５２の形成箇所に対応する開口部（不図示）が形成されている。

ここで、サポートフレーム１１２は、第１の配線層１０６ａの第１のプレーン電極１０６ａ’と電気的に接続される。本実施の形態において、第１の配線層１０６ａの第１のプレーン電極１０６ａ’には、電源電圧が供給されている。サポートフレーム１１２は、第１のプレーン電極１０６ａ’と電気的に接続されているため、サポートフレーム１１２にも電源電圧が供給される。本実施の形態において、絶縁性接着層１１０およびサポートフレーム１１２には、それぞれ貫通孔（第３の貫通孔、第４の貫通孔）が形成されており、当該貫通孔内に、導電性樹脂１２０が埋め込まれている。また、多層配線基板１０２の第１の配線層１０６ａよりも上層に設けられた層には、各層のプレーン電極と絶縁された配線パターン１０７が設けられている。サポートフレーム１１２は、配線パターン１０７および導電性樹脂１２０を介して、第１の配線層１０６ａの第１のプレーン電極１０６ａ’と電気的に接続される。

一方、第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’には、接地電圧が供給されている。第Ｎの配線層１０６ｂにおいて、第Ｎのプレーン電極１０６ｂ’と配線パターン１０７とは絶縁されている。また、サポートフレーム１１２は、第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’とは絶縁されている。これにより、サポートフレーム１１２と第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’との間で絶縁性接着層１１０およびソルダレジスト１０８を容量膜とするキャパシタ（第１のキャパシタ）が形成される。

本実施の形態において、サポートフレーム１１２が、絶縁性接着層１１０を介して多層配線基板１０２に接続されるので、たとえ多層配線基板１０２のソルダレジスト１０８表面にピンホールが存在するような場合であっても、サポートフレーム１１２と第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’との間でショートが生じるのを防ぐことができる。

次に、本実施の形態における半導体パッケージ１００の製造手順を説明する。
図２は、本実施の形態における半導体パッケージ１００の絶縁性接着層１１０を示す平面図である。絶縁性接着層１１０は、シートにより構成することができる。絶縁性接着層１１０は、サポートフレーム１１２に対応する形状を有する。ここで、絶縁性接着層１１０には、多層配線基板１０２の配線パターン１０７に対応する箇所に、後に導電性樹脂１２０を充填するための開口部１１０ａが形成されている。絶縁性接着層１１０は、たとえばエポキシ樹脂、シリコーン樹脂、アクリル樹脂、ウレタン樹脂等により構成することができる。また、誘電率を上げるために、シリカ、アルミナ等の高誘電率のフィラーを含有させた構成とすることもできる。

図３は、本実施の形態における半導体パッケージ１００のサポートフレーム１１２を示す平面図である。サポートフレーム１１２には、多層配線基板１０２の配線パターン１０７に対応する箇所に、後に導電性樹脂１２０を充填するための開口部１１２ａが形成されている。

このような絶縁性接着層１１０を用いて、多層配線基板１０２上に、サポートフレーム１１２を貼り付ける。また、半導体チップ１５０は、半田ボール１５２を介して多層配線基板１０２上に搭載する。図４は、サポートフレーム１１２および半導体チップ１５０が多層配線基板１０２表面のソルダレジスト１０８上に配置された状態を示す平面図である。図２および図３を参照して説明したように、絶縁性接着層１１０およびサポートフレーム１１２にはそれぞれ開口部１１０ａおよび開口部１１２ａが形成されている。開口部１１０ａおよび開口部１１２ａの底面には、配線パターン１０７が露出している。

つづいて、開口部１１０ａおよび開口部１１２ａ内に、導電性樹脂１２０を埋め込む。図５は、開口部１１０ａおよび開口部１１２ａに導電性樹脂１２０を埋め込んだ状態を示す平面図である。これにより、サポートフレーム１１２が、配線パターン１０７を介して多層配線基板１０２の第１の配線層１０６ａの第１のプレーン電極１０６ａ’と電気的に接続される。図１は、図２から図５をＡ−Ａ’線で切断した断面図に対応する。

図６は、本実施の形態における半導体パッケージ１００において、図１６を参照して説明したのと同様に、ソルダレジスト１０８にピンホールが生じた場合の例を示す断面図である。本実施の形態における半導体パッケージ１００によれば、図中破線で囲んだ箇所のように、ソルダレジスト１０８にピンホールが生じて絶縁性接着層１１０がソルダレジスト１０８のピンホール内に入り込んだとしても、絶縁性接着層１１０が絶縁性のため、サポートフレーム１１２と第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’との間でショートが生じることがない。

本実施の形態における半導体パッケージ１００によれば、電源−グランド間のショートが生じることなく、サポートフレームと多層配線基板の配線層との間で容量を形成することができる。さらに、ソルダレジスト１０８だけでなく、絶縁性接着層１１０もキャパシタの容量膜とすることができるため、絶縁性接着層１１０の材料として誘電率の高い材料を用いたり、膜厚を薄くすることにより、キャパシタの容量値を大きくすることができる。本実施の形態の半導体パッケージ１００によれば、半導体チップの微細化が進み、動作電源電圧低下による回路の動作マージンが減少し、半導体パッケージ上に大きな電気容量を形成する必要がある場合に、簡易な構成で、大きな電気容量を形成することができる。

本実施の形態において、絶縁性接着層１１０およびサポートフレーム１１２に、多層配線基板１０２の配線パターン１０７に対応する箇所に開口部を設けておくだけで、簡易な手順で第１の配線層１０６ａの第１のプレーン電極１０６ａ’とサポートフレーム１１２とを電気的に接続させることができ、サポートフレーム１１２と第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’との間にキャパシタを形成することができる。

とくに、大型パッケージにおいては、通常、パッケージの反り低減のため、サポートフレームの幅が広く確保されており、サポートフレームがパッケージ内部の半導体チップ近くまで達していることが多い。そのため、大型パッケージではキャパシタの面積を広く取ることができ、容量を大きくすることができる。また、キャパシタから半導体チップまでの距離（経路）も短くすることができ、インダクタンスも小さくすることができる。

（第２の実施の形態）
本実施の形態において、ヒートスプレッダ１１６を多層配線基板１０２の第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’と電気的に接続して接地することにより、サポートフレーム１１２とヒートスプレッダ１１６との間にも容量を形成する点で、第１の実施の形態と異なる。

図７は、本実施の形態の半導体パッケージ１００の構成を示す断面図である。図８から図１２は、本実施の形態の半導体パッケージ１００の平面図である。本実施の形態において、図７は、図８から図１２をＢ−Ｂ’線で切断した断面図に対応する。

本実施の形態における半導体パッケージ１００において、絶縁性接着層１１０およびサポートフレーム１１２には、それぞれ、第１の実施の形態で説明した開口部１１０ａおよび開口部１１２ａに加えて、さらに開口部１１０ｂおよび開口部１１２ｂ（第１の貫通孔、第２の貫通孔）が形成されている。

サポートフレーム１１２の開口部１１２ｂには、導電性樹脂１２０が埋め込まれており、当該導電性樹脂１２０を介してヒートスプレッダ１１６と第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’とが電気的に接続される。ここで、開口部１１２ｂ内において、導電性樹脂１２０の周囲には、導電性樹脂１２０とサポートフレーム１１２とを絶縁する絶縁樹脂材料（絶縁材料）１２２が設けられている。

本実施の形態においても、サポートフレーム１１２は、多層配線基板１０２中の配線パターン１０７およびサポートフレーム１１２の開口部１１２ａ内に設けられた導電性樹脂１２０を介して第１の配線層１０６ａの第１のプレーン電極１０６ａ’と電気的に接続される。本実施の形態においても、第１のプレーン電極１０６ａ’には、電源電圧が供給されており、サポートフレーム１１２にも電源電圧が供給される。

一方、第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’には、接地電圧が供給されている。第Ｎの配線層１０６ｂにおいて、第Ｎのプレーン電極１０６ｂ’と配線パターン１０７とは絶縁されている。また、サポートフレーム１１２は、第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’とは絶縁されている。これにより、サポートフレーム１１２と第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’との間で絶縁性接着層１１０およびソルダレジスト１０８を容量膜とするキャパシタが形成される。また、ヒートスプレッダ１１６が第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’と電気的に接続されているため、サポートフレーム１１２とヒートスプレッダ１１６との間でも、絶縁性接着層１１４を容量膜とするキャパシタ（第２のキャパシタ）が形成される。これにより、半導体パッケージ上にさらに大きな電気容量を形成することができる。

次に、図８から図１２を参照して本実施の形態における半導体パッケージ１００の製造手順を説明する。
図８は、本実施の形態における半導体パッケージ１００の絶縁性接着層１１０を示す平面図である。絶縁性接着層１１０は、サポートフレーム１１２に対応する形状を有する。ここで、絶縁性接着層１１０には、多層配線基板１０２の配線パターン１０７に対応する箇所に、後に導電性樹脂１２０を充填するための開口部１１０ａと、後に導電性樹脂１２０を充填してヒートスプレッダ１１６と接続するための開口部１１０ｂとが形成されている。図９は、本実施の形態における半導体パッケージ１００のサポートフレーム１１２を示す平面図である。サポートフレーム１１２には、多層配線基板１０２の配線パターン１０７に対応する箇所に、後に導電性樹脂１２０を充填するための開口部１１２ａと、後に導電性樹脂１２０を充填してヒートスプレッダ１１６と接続するための開口部１１２ｂとが形成されている。

このような絶縁性接着層１１０を用いて、多層配線基板１０２上に、サポートフレーム１１２を貼り付ける。また、半導体チップ１５０は、半田ボール１５２を介して多層配線基板１０２上に搭載する。図１０は、サポートフレーム１１２および半導体チップ１５０が多層配線基板１０２表面のソルダレジスト１０８上に配置された状態を示す平面図である。図８および図９を参照して説明したように、絶縁性接着層１１０およびサポートフレーム１１２にはそれぞれ開口部１１０ａおよび開口部１１０ｂ、ならびに開口部１１２ａおよび開口部１１２ｂが形成されている。また、本実施の形態において、開口部１１０ｂおよび開口部１１２ｂ内には、絶縁樹脂材料１２２を形成する。絶縁樹脂材料１２２は、たとえばエポキシ樹脂、シリコーン樹脂、アクリル樹脂、ウレタン樹脂等により構成することができる。また、誘電率を上げるために、シリカ、アルミナ等の高誘電率のフィラーを含有させた構成とすることもできる。絶縁樹脂材料１２２は、サポートフレーム１１２の開口部１１２ｂ内にだけ設ける構成とすることもできる。

つづいて、開口部１１０ａ、開口部１１２ａ、開口部１１０ｂ、および開口部１１２ｂ内に、導電性樹脂１２０を埋め込む。図１１は、これらの開口部に導電性樹脂１２０を形成した状態を示す平面図である。これにより、サポートフレーム１１２が、多層配線基板１０２の第１の配線層１０６ａと電気的に接続される。なお、サポートフレーム１１２の開口部１１２ｂ内には、絶縁樹脂材料１２２が形成されているので、開口部１１２ｂ内に形成された導電性樹脂１２０とサポートフレーム１１２とは絶縁されている。

その後、サポートフレーム１１２上に絶縁性接着層１１４を形成する。ここで、絶縁性接着層１１４は、サポートフレーム１１２の開口部１１２ｂに対応する箇所に開口部が設けられた構成とすることができる。つづいて、絶縁性接着層１１４の開口部内に、さらに導電性樹脂１２０を埋め込む。図１２は、絶縁性接着層１１４の開口部に導電性樹脂１２０を埋め込んだ構成を示す平面図である。この後、絶縁性接着層１１４上にヒートスプレッダ１１６を形成することにより、ヒートスプレッダ１１６が、導電性樹脂１２０を介して第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’と電気的に接続され、接地される。

本実施の形態における半導体パッケージ１００の構成によれば、サポートフレーム１１２および絶縁性接着層１１０内に設けられた開口部内に充填された導電性樹脂１２０を介してヒートスプレッダ１１６を接地することができる。本実施の形態において、絶縁性接着層１１０およびサポートフレーム１１２に、第Ｎのプレーン電極１０６ｂ’と接続する箇所に開口部を設けておくとともに内部に絶縁樹脂材料１２２を形成しておくことにより、簡易な手順で第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’とヒートスプレッダ１１６とを電気的に接続させることができ、サポートフレーム１１２とヒートスプレッダ１１６との間にキャパシタを形成することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

以上の実施の形態においては、ソルダレジスト１０８上に絶縁性接着層１１０を設ける例を示したが、図１３に示すように、多層配線基板１０２を製造する時点で、多層配線基板１０２のソルダレジスト１０８を、絶縁性接着層１１０を形成する箇所（１０８ａ）には形成しないようにしておき、ソルダレジスト１０８内に絶縁性接着層１１０を埋め込むような形状とすることもできる。なお、この場合も、ソルダレジスト１０８の半導体チップ１５０が搭載される箇所には、各半田ボール１５２の形成箇所に対応する開口部（不図示）が形成されている。この場合の断面構造を図１４および図１５に示す。図１４は、第１の実施の形態における半導体パッケージ１００の断面図、図１５は、第２の実施の形態における半導体パッケージ１００の断面図である。このような構成とすることにより、容量膜の膜厚を薄くすることにより、容量の容量値を大きくすることができる。

また、絶縁性接着層１１０の材料として、誘電率の大きい材料を適宜選択することにより、容量の容量値を大きくすることができる。

なお、以上の実施の形態において、第１の配線層１０６ａの第１のプレーン電極１０６ａ’に電源電圧が供給され、第Ｎの配線層１０６ｂの第Ｎのプレーン電極１０６ｂ’に接地電圧が供給された例を示したが、これらは逆とすることもできる。

さらに、第１の実施の形態においても、何らかの方法でヒートスプレッダ１１６を接地することにより、サポートフレーム１１２とヒートスプレッダ１１６との間にも容量を形成するようにすることができる。

本発明の実施の形態（一例）における半導体パッケージの構成を示す断面図である。 本発明の実施の形態（一例）における絶縁性接着層の構成を示す平面図である。 本発明の実施の形態（一例）におけるサポートフレームの構成を示す平面図である。 本発明の実施の形態（一例）におけるサポートフレームおよび半導体チップが多層配線基板表面のソルダレジスト上に配置された状態を示す平面図である。 本発明の実施の形態（一例）における絶縁性接着層およびサポートフレームの開口部に導電性樹脂を形成した状態を示す平面図である。 本発明の実施の形態（一例）における半導体パッケージの構成を示す断面図（拡大）である。 本発明の実施の形態（他の例）における半導体パッケージの構成を示す断面図である。 本発明の実施の形態(他の例)における絶縁性接着層の構成を示す平面図である。 本発明の実施の形態(他の例)におけるサポートフレームの構成を示す平面図である。 本発明の実施の形態(他の例)におけるサポートフレームの構成を示す平面図である。 本発明の実施の形態（他の例）におけるサポートフレームおよび半導体チップが多層配線基板表面のソルダレジスト上に配置された状態を示す平面図である。 本発明の実施の形態(他の例)の半導体パッケージの平面図である。 絶縁性接着層が形成される箇所には形成しないようにしたソルダレジストの構成を示す平面図である。 図１３に示した構成の半導体パッケージの一例を示す部分拡大断面図である。 図１３に示した構成の半導体パッケージの他の例を示す部分拡大断面図である。 従来の半導体パッケージの構成を示す部分拡大断面図である。

符号の説明

１００ 半導体パッケージ
１０２ 多層配線基板
１０４ 樹脂層
１０６ａ 第１の配線層
１０６ａ’ 第１のプレーン電極
１０６ｂ 第Ｎの配線層
１０６ｂ’ 第Ｎのプレーン電極
１０７ 配線パターン
１０８ ソルダレジスト
１０８ａ 開口部
１１０ 絶縁性接着層
１１０ａ 開口部
１１０ｂ 開口部
１１２ サポートフレーム
１１２ａ 開口部
１１２ｂ 開口部
１１４ 絶縁性接着層
１１６ ヒートスプレッダ
１２０ 導電性樹脂
１２２ 絶縁樹脂材料
１３０ 半田ボール
１５０ 半導体チップ
１５２ 半田ボール
２００ 半導体パッケージ
２０２ 多層配線基板
２０４ 樹脂層
２０６ 配線層
２０８ ソルダレジスト
２１０ 導電性接着剤
２１２ サポートフレーム
２１４ 絶縁性接着層
２１６ ヒートスプレッダ
２５０ 半導体チップ

Claims (9)

1. 第１のプレーン電極を含む第１の配線層と、前記第１の配線層上に設けられ、前記第１のプレーン電極と絶縁された第２のプレーン電極を含む第２の配線層とを含む多層配線基板と、
   前記多層配線基板上に搭載された半導体チップと、
   前記半導体チップの側方に設けられ、導電性材料により構成されたサポートフレームと、
   前記多層配線基板と前記サポートフレームとの間に設けられ、当該サポートフレームを前記多層配線基板に接着する絶縁性の第１の接着層と、
   を含み、
   前記サポートフレームは、前記第１の配線層の前記第１のプレーン電極と電気的に接続されるとともに前記第２の配線層の前記第２のプレーン電極と絶縁され、
   前記サポートフレームと前記第２の配線層の前記第２のプレーン電極との間で前記第１の接着層を容量膜とする第１のキャパシタを形成する半導体パッケージ。
2. 請求項１に記載の半導体パッケージにおいて、
   前記第１のプレーン電極には、電源電圧が印加され、前記第２のプレーン電極には、接地電圧が印加された半導体パッケージ。
3. 請求項１または２に記載の半導体パッケージにおいて、
   前記サポートフレーム上に形成され、導電性材料により構成されたヒートスプレッダと、
   前記サポートフレームと前記ヒートスプレッダとの間に設けられ、前記ヒートスプレッダを前記サポートフレームに接着する絶縁性の第２の接着層と、
   をさらに含み、
   前記サポートフレームと前記ヒートスプレッダとの間で前記第２の接着層を容量膜とする第２のキャパシタを形成する半導体パッケージ。
4. 請求項３に記載の半導体パッケージにおいて、
   前記ヒートスプレッダには、接地電圧が印加された半導体パッケージ。
5. 請求項３または４に記載の半導体パッケージにおいて、
   前記サポートフレームには、当該サポートフレームを貫通する第１の貫通孔が設けられ、当該第１の貫通孔に埋め込まれた導電性材料を介して前記ヒートスプレッダと前記第２の配線層の前記第２のプレーン電極とが電気的に接続されるとともに、前記第１の貫通孔内において、前記導電性材料の周囲には、当該導電性材料と前記サポートフレームとを絶縁する絶縁材料が設けられた半導体パッケージ。
6. 請求項３から５いずれかに記載の半導体パッケージにおいて、
   前記第１の接着層は、シートにより構成され、当該シートを貫通する第２の貫通孔が設けられ、当該第２の貫通孔に埋め込まれた導電性材料を介して、前記ヒートスプレッダと前記第２の配線層の前記第２のプレーン電極とが電気的に接続される半導体パッケージ。
7. 請求項１から６いずれかに記載の半導体パッケージにおいて、
   前記サポートフレームには、当該サポートフレームを貫通する第３の貫通孔が設けられ、当該第３の貫通孔に埋め込まれた導電性材料を介して、前記サポートフレームと前記第１の配線層の前記第１のプレーン電極とが電気的に接続される半導体パッケージ。
8. 請求項１から７いずれかに記載の半導体パッケージにおいて、
   前記第１の接着層は、シートにより構成され、当該シートを貫通する第４の貫通孔が設けられ、当該第４の貫通孔に埋め込まれた導電性材料を介して、前記サポートフレームと前記第１の配線層の前記第１のプレーン電極とが電気的に接続される半導体パッケージ。
9. 請求項１から８いずれかに記載の半導体パッケージにおいて、
   前記多層配線基板の表面には、ソルダレジストが形成された半導体パッケージ。

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