JP2008010823A - 半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】電子機器の小型化及び薄型化の阻害要因を除去し、パッケージと受動素子間電気的連結長さを最小化させ、半導体チップの損傷を防止した半導体パッケージ及びその製造方法。
【解決手段】半導体パッケージ３００は、ベース基板２００と、ベース基板２００上に第１面がベース基板２００と向き合うように配置され第１面付近の内部に回路部１１２が具備された半導体チップ１１０と、半導体チップ１１０の第１面とは反対側の第２面上に形成された絶縁層１２０と、絶縁層１２０上に形成された受動素子１３０と、絶縁層１２０内に貫通し、受動素子１３０と連結されたビアパターン１４０と、半導体チップ１１０内に貫通するように形成され、回路部１１２と連結されると共にビアパターン１４０及びベース基板２００と連結されたビア配線１５２と、ベース基板２００の半導体チップ１１０が配置された面とは反対側の面に付着された外部接続端子２５０を含む。
【選択図】図１

Description

本発明は半導体パッケージに関するもので、より詳しくは、受動素子を内蔵させた半導体パッケージ及びその製造方法に関するものである。
半導体産業での半導体パッケージとは微細回路が設計された半導体チップを外部環境から保護しながら電子機器に実装して使用できるようにモールド樹脂やセラミック等で封止した構造物をいう。最近では半導体チップを単純に保護するか電子機器に実装する目的でパッケージングするよりは電子機器の小型化及び多機能化の達成を通じて前記電子機器の性能及び品質を向上させるための方向で半導体チップをパッケージングしている。
半導体パッケージング技術は電子機器の小型化及び多機能化の要求を満足させるために持続的に発展されてきた。例えば、小型化に対する要求はチップサイズに近接したチップサイズパッケージの開発に続き、多機能化に対する要求は多様な機能を有する複数のチップを積層させた積層パッケージの開発に続いた。そして、現在前記チップサイズパッケージ及び積層パッケージに対する研究は構造的に、そして方法的に多様になされている。
ところで、半導体パッケージの小型化のために大きさ及び厚さを縮める努力にもかかわらず、半導体パッケージと共に実装される抵抗（Ｒ：resistor）、インダクター（Ｌ：inductor）及びキャパシター（Ｃ：capacitor）等のような受動素子によって電子機器に最終的に装着される印刷回路基板の大きさ及び厚さを縮めるのに限界があり、これは電子機器の小型化及び薄型化を妨げる要因になっている。
かつ、従来技術では受動素子が印刷回路基板に実装されることに起因し半導体パッケージと受動素子間電気的連結長さが長いためインダクタンス成分の増加のため電子機器の電気的性能を向上させるのに限界がある。
さらに、チップサイズパッケージの１つであるウェハレベルパッケージの場合、半導体チップの後面が外部に現れることによって外部衝撃により半導体チップが損傷されるか誤動作が発生するなど製品信頼性の確保に困難がある。
本発明の目的は、電子機器の小型化及び薄型化の阻害要因を除去した半導体パッケージ及びその製造方法を提供することである。
さらにまた、本発明の目的は受動素子との電気的連結長さを最小化させることで電子機器の電気的性能を向上させることができる半導体パッケージ及びその製造方法を提供することである。
さらに、本発明の目的は、ウェハレベルパッケージ構造の場合にも半導体チップの損傷が防止できる半導体パッケージ及びその製造方法を提供することである。
本発明の一つの実施形態において、半導体パッケージは、ベース基板と、前記ベース基板上に第１面が前記ベース基板と向き合うように配置され、第１面付近の内部に回路部が具備された半導体チップと、前記半導体チップの第１面とは反対側の第２面上に形成された絶縁層と、前記絶縁層上に形成された受動素子と、前記絶縁層内に貫通するように形成され、前記受動素子と連結されたビアパターンと、前記半導体チップ内に貫通するように形成され、回路部と連結されると共にビアパターン及びベース基板と連結されたビア配線と、前記ベース基板の前記半導体チップが配置された面とは反対側の面に付着された外部接続端子と、を含む。
前記絶縁層、受動素子及びビアパターンは複層で形成される。
前記受動素子は、抵抗、インダクター及びキャパシターを含む。
前記ビア配線は半導体チップの第１面から突出されるように形成される。
前記外部接続端子ははんだボールである。
前記半導体パッケージは、前記半導体チップ、絶縁層、ビアパターン及びビア配線を含んだ半導体チップユニットが少なくとも２つ以上積層され、前記積層された半導体チップユニットは下部半導体チップユニットのビアパターンと上部半導体チップユニットのビア配線間の接続によって相互間の電気的な連結が成される。
前記半導体パッケージは、前記絶縁層上に受動素子を保護するように形成された保護層をさらに含み、前記保護層はビアパターンを露出させるホールを具備する。
本発明の他の実施形態において、半導体パッケージの製造方法は、第１面に回路部が形成された半導体チップの前記第１面とは反対側の第２面上に絶縁層を形成する第１ステップと、前記絶縁層上に受動素子を形成すると共に前記絶縁層内に前記受動素子と連結され前記絶縁層を貫通するビアパターンを形成する第２ステップと、前記半導体チップ内に貫通し、前記ビアパターンと連結されるビア配線を形成する第３ステップと、前記第２面上に受動素子及び絶縁層が形成された半導体チップを前記ベース基板上に前記半導体チップの第１面が向き合うように実装する第４ステップと、及び前記ベース基板の前記半導体チップが付着された面とは反対側の面に外部接続端子を付着する第５ステップと、を含む。
前記絶縁層を形成するステップは前記半導体チップの第１面上に保護膜を形成した状態で遂行する。
前記第１ステップ〜第３ステップは少なくとも２回以上繰り返し遂行し、このような第１ステップ〜第３ステップはウェハレベルで遂行する。
前記受動素子は、抵抗、インダクター及びキャパシターを含む。
前記半導体パッケージの製造方法は、前記第３ステップの後、そして、第４ステップの前、前記受動素子及びビアパターンが形成された絶縁層上に保護層を形成する第６ステップをさらに含む。
前記保護層は前記ビアパターンを露出させるホールを具備するように形成する。
前記半導体パッケージの製造方法は、前記第４ステップの後、そして、第５ステップの前、前記絶縁層、ビアパターン、受動素子、ビア配線及び半導体チップを含んだ半導体チップユニットを少なくとも２つ以上積層する第７ステップをさらに含み、前記第７ステップはウェハレベルで遂行する。
前記第７ステップはビアパターン及びビア配線により半導体チップユニット間電気的連結が成されるように遂行する。
前記外部接続端子ははんだボールで形成する。
本発明は、半導体チップの後面に、抵抗、インダクター及びキャパシターを含む受動素子を形成するにつれ印刷回路基板に別途の受動素子を実装する必要がないため、印刷回路基板の大きさ及び厚さを縮めることができ、同じ大きさの印刷回路基板ではより多い半導体パッケージが実装できる。
かつ、本発明は半導体チップの後面に受動素子を形成するので能動素子と受動素子間接続の長さを短縮できるので向上された電気的性能を有する電気電子製品が具現できる。
さらに、本発明は半導体チップの後面を保護層で保護することによって製品の信頼性が向上できる。
本発明は、抵抗、インダクター及びキャパシターを含む受動素子を埋蔵させ半導体パッケージを具現する。即ち、本発明は半導体チップの後面に抵抗、インダクター及びキャパシターを含む受動素子を形成して半導体チップユニットを構成し、この半導体チップユニットをベース基板に実装させ半導体パッケージを具現する。
このような本発明の半導体パッケージは半導体チップの後面に受動素子が設置されるので、印刷回路基板で受動素子を実装するための別途の面積が必要ではない。よって、本発明による半導体パッケージを利用する場合、パッケージの小型化だけで電子機器の小型化及び薄型化が達成できる。
また、本発明の半導体パッケージは受動素子が内蔵された構造であるので、半導体パッケージと受動素子間電気的連結長さを短くでき、よって、電子機器の電気的性能を向上させることができる。
さらに、本発明の半導体パッケージは半導体チップの後面に受動素子が形成されるためこのような受動素子によって前記半導体チップの後面が外部に露出されることが遮断され、よって、外部衝撃により半導体チップが損傷されるか誤動作が起こる欠陥が防止できる。
以下では添付された図面を参照して本発明の実施形態による半導体パッケージ及びその製造方法を詳細に説明する。
図１は本発明の一実施形態による半導体パッケージの断面図である。図示された通り、本発明の半導体パッケージ３００はベース基板２００と前記ベース基板２００上に実装された半導体チップユニット１００及び前記ベース基板２００の下面に付着された外部接続端子２５０を含む。
前記半導体チップユニット１００は多数の半導体チップ１１０が複数個の列と行で配列されたウェハレベルで備えられる。前記半導体チップユニット１００は半導体チップ１１０、絶縁層１２０、受動素子１３０、ビアパターン１４０及びビア配線１５２を含む。
前記半導体チップ１１０は平面状から見ると四角形状を有し、第１面、即ち、上面付近の内部に形成された回路部１１２及び前記上面１１０ａ上に回路部１１２と連結されるように形成された連結配線１１４を含む。
前記絶縁層１２０と受動素子１３０及びビアパターン１４０は半導体チップ１１０の第２面、即ち、下面１１０ｂ上に形成される。前記絶縁層１２０は第１絶縁層１２２と第２絶縁層１２４で構成され、前記受動素子１３０は第１絶縁層１２２の上部及び第２絶縁層１２４の上部に各々形成される。前記第１絶縁層１２２は半導体チップ１１０の下面１１０ｂと接触されるように形成され、そして、下面１１０ｂ全体を覆って半導体チップ１１０の下面１１０ｂを絶縁させるように役割する。前記第２絶縁層１２４は第１受動素子１３２が形成された第１絶縁層１２２上に形成され、前記第１受動素子１３２と前記第２絶縁層１２４上に形成された第２受動素子１３４間を絶縁する一方、受動素子のうち電荷を充電するキャパシターでの導伝体の役割をする。前記第２絶縁層１２４は第１絶縁層１２２と同一な物質で形成される。
前記受動素子１３０は、抵抗、インダクター及びキャパシターを含む電気素子であり、前記第１絶縁層１２２及び第２絶縁層１２４上に各々多様な形態の金属配線で形成され、複層構造を成すように形成される。この際、前記第１絶縁層１２２上に形成された第１受動素子１３２及び第２受動素子１３４各々は好ましく電気伝導率が優秀な金属で形成される。
このような抵抗、インダクター及びキャパシターを含む受動素子１３０は半導体パッケージ３００のような能動素子と共に電子回路を構成し、能動素子を制御するのに必ず必要である。受動素子の基本要素には電流を制限するか電圧を分配させる役割をしながら電位差を発生させる抵抗、周波数によって電流の流れが調節されるようにするインダクター及び前記インダクターと反対の性質を有しながら電荷を貯蔵するキャパシターである。ここで、インダクタンスは周波数が高くなるほど電流が流れないようにする性質を有し、キャパシタンスは周波数が高くなるほど電流が良く流れるようにする性質を有する。
前記ビアパターン１４０は第１絶縁層１２２及び第２絶縁層１２４の内部各々に形成される。このようなビアパターン１４０は半導体チップ１１０の縁に対応する位置に形成され、各々第１絶縁層１２２及び第２絶縁層１２４を貫通するように形成される。特に、前記第１絶縁層１２２に形成された第１ビアパターン１４２は前記第１絶縁層１２２上に形成された第１受動素子１３２と連結されるように形成され、前記第２絶縁層１２４に形成された第２ビアパターン１４４は前記第２絶縁層１２４上に形成された第２受動素子１３２と第２絶縁層１２４の同一な位置で相互連結されるように形成される。特に、前記第１ビアパターン１４２は第１受動素子１３２が形成された高さまで突出されるように形成される。
前記第１ビアパターン１４２は第１受動素子１３２と共に形成され、前記第２ビアパターン１４４は第２受動素子１３４と共に形成される。前記第１ビアパターン１４２及び第２ビアパターン１４４は第１受動素子１３２及び第２受動素子１３４と同一に電気伝導率が優秀な金属で形成される。前記第１ビアパターン１４２及び第２ビアパターン１４４はビアホール内壁に薄い膜形態で形成されるか、かつ、ビアホール内部を完全に埋め込む形態で形成される。
一方、前記第２受動素子１３４が形成された第２絶縁層１２４上には前記第２受動素子１３４を保護し、半導体チップユニット１００を外部から加えられる衝撃や環境から保護するために保護層１２６が形成される。この際、前記保護層１２６には第２ビアパターン１４４と対応する部分に前記第２ビアパターン１４４を露出させるホール１４８が具備される。
前記ビア配線１５２は半導体チップ１１０の縁のうち第１ビアパターン１４２と対応される位置に形成され、かつ、半導体チップ１１０の上面１１０ａに形成された連結配線１１４の高さより高く突出されるように形成される。前記ビア配線１５２は半導体チップ１１０の回路部１１２及び連結配線１１４と連結されるように形成され、回路部１１２と受動素子１３０間を電気的に連結させる。このような役割をするビア配線１５２は半導体チップ１１０の第１面１１０ａから第２面１１０ｂまで貫通する貫通ホール１６２（図２Ｆ参照）及び貫通ホール１６２を埋め込みながら連結配線１１４の高さより高く突出されるように形成された導電膜１６４（図２Ｇ参照）を含む。前記導電膜１６４は貫通ホール１６２内壁に薄い膜形態で形成するか、かつ、貫通ホール１６２内部を完全に埋めて形成する。
前記ベース基板２００は半導体チップユニット１００が実装される部材であり、半導体チップ１１０の上面１１０ａと向き合う上面に電極パッド２１０を具備し、前記上面とは反対側の下面にボールランド２２０を具備する。また、ベース基板２００は内部にビア回路（図示せず）を具備し、このようなビア回路により前記電極パッド２１０とボールランド２２０間電気的連結が成される。前記電極パッド２１０はビア配線１５２に対応する上面縁部分に位置する。よって、前記ベース基板２００と半導体チップ１１０は電極パッド２１０とビア配線１５２が接続され、相互間に電気的に連結される。
前記外部接続端子２５０は外部回路への実装手段及び外部回路との電気的接続手段として、ベース基板２００下面のボールランド２２０に付着される。このような外部接続手段２５０は、好ましくははんだボールで形成される。
図３は本発明の他の実施形態による２つの半導体チップユニットが積層された半導体パッケージの断面図であり、図示されたとおり、ベース基板２００上に２つの半導体チップユニット１００，１００ａが積層されている。各半導体チップユニット１００，１００ａの構成は前述したのと同一である。
このように、本発明は前述した半導体チップユニット１００を２つ以上を積層して積層構造の半導体パッケージ４００を具現することもでき、この際、積層された半導体チップユニット１００はビアパターン１４０及びビア配線１５２により相互間が電気的に連結される。
前述した本発明の半導体パッケージは半導体チップの後面に抵抗、インダクター及びキャパシターを含む受動素子を形成するにつれ印刷回路基板に別途の受動素子を実装する必要がない。よって、本発明は印刷回路基板の大きさ及び厚さを縮めることができ、同じ大きさの印刷回路基板でより多くの半導体パッケージが実装されるようにできる。
また、本発明は半導体チップの後面に受動素子を設置することによって印刷回路基板に受動素子が接続される接触パッド及びビアホール等を形成しないようにできるので印刷回路基板の製造費用が節減できるようにできる。
さらに、本発明は半導体チップの後面に受動素子を設置することによって能動素子と受動素子間の接続長さを短縮でき、よって、向上された電気的性能を有する電気電子製品の具現が可能になるようにできる。
以下では前述したような本発明の一実施形態による半導体パッケージの製造方法を図２Ａ〜図２Ｈを参照にして説明する。
図２Ａを参照すると、平面状で見たとき円形状を有するウェハに回路部１１２及び連結配線１１４を含む半導体チップ１１０を形成する。前記回路部１１２と連結配線１１４は半導体チップ１１０の第１面、つまり、上面１１０ａに形成する。前記半導体チップ１１０の厚さを小さくするために、上面とは反対側の第２面、つまり、下面１１０ｂをグラインディングし所定厚さ除去する。
図２Ｂを参照すると、半導体チップ１１０の上面１１０ａにストリップ可能な物質を塗布して保護膜１１６を形成する。前記保護膜１１６は後続工程が進行されている間回路部１１２及び連結配線１１４が損傷されないように保護するためのもので、好ましくは、フォトレジストで形成する。
図２Ｃを参照すると、半導体チップ１１０の上面１１０ａに保護膜１１６が形成された状態で、半導体チップ１１０のグラインディングされた後面１１０ｂ上に第１絶縁層１２２を形成する。前記第１絶縁層１２２をエッチングして前記第１絶縁層１２２を貫通する第１ビアホール１４１を形成する。前記ビアホール１４１は後面１１０ｂの縁に配置されるように形成される。
図２Ｄを参照すると、前記第１絶縁層１２２上に導電膜を蒸着する。この際、第１ビアホール１４１は導電膜で埋め込まれる。前記導電膜をエッチングして第１絶縁層１２２上に抵抗、インダクター及びキャパシターを含む第１受動素子１３２を形成すると共に第１ビアホール内に第１ビアパターン１４２を形成する。この際、前記第１ビアパターン１４２は第１受動素子１３２の高さ位第１絶縁層１２２から突出されるように形成される。
図２Ｅを参照すると、前記第１絶縁層１２２上に第１受動素子１３２及び第１ビアパターン１４２を覆うように第２絶縁層１２４を形成する。前記第２絶縁層１２４をエッチングして前記第１ビアパターン１４２に対応する縁部分に前記第１ビアパターン１４２を露出させる第２ビアホール１４３を形成する。前記第２ビアホール１４３を含んだ第２絶縁層１２４上に導電膜を蒸着した後、前記導電膜をエッチングして第２絶縁層１２４上に抵抗、インダクター及びキャパシターを含む第２受動素子１３４を形成すると共に第２ビアホール１４３内に第２ビアパターン１４４を形成する。前記第２ビアパターン１４４は第１ビアパターンと電気的に連結されるように形成され、前記第２受動素子１３４の高さ位第２絶縁層１２４から突出されるように形成される。
前記第２受動素子１３４を保護すると共に外部から加えられる衝撃や環境から半導体チップユニットを保護するために、前記第２受動素子１３４を覆うように第２絶縁層１２４上に保護膜１２６を形成する。その後、前記第２ビアパターン１４４と対応する保護層１２６部分に前記第２ビアパターン１４４を露出させるホール１４８を形成する。
ここで、前記第１絶縁層１２２と第２絶縁層１２４及び保護層１２６は全て同一な物質で形成される。好ましくは、グラインディングにより除去された半導体チップ１１０の後面厚さは第１絶縁層１２２の厚さと第２絶縁層１２４の厚さ及び保護層１２６の厚さを合わせた厚さと同一である。
図２Ｆを参照すると、半導体チップ１１０の上面１１０ａに形成された保護膜を除去する。前記半導体チップ１１０をエッチングするかレーザーを照射して第１ビアパターン１４２に対応する半導体チップ１１０部分に上面１１０ａから下面１１０ｂまで貫通する貫通ホール１５１を形成する。
図２Ｇを参照すると、貫通ホール１５１内に導電膜を埋め込んでビア配線１５２を形成し、これを通して、半導体チップユニット１００を形成する。ここで、前記ビア配線１５２は第１ビアパターン１４２と電気的に連結されるように形成され、かつ、半導体チップ１１０内部の回路部１１２とも電気的に連結されるように形成される。
好ましくは、前記ビア配線１５２はメッキ工程を通じて貫通ホール１５１を埋め込むように形成され、かつ、半導体チップ１１０の上面に形成された連結配線１１４より高い高さで突出されるように形成される。そして、このように突出されたビア配線１５２部分は、図３に図示されたように、半導体チップユニット１００，１００ａを積層する場合、下部半導体チップユニット１００に備えられた保護層１２６のホール１４８内に挿入され第２ビアパターン１４４と電気的に連結される。
図２Ｈを参照すると、ウェハレベルで形成された多数の半導体チップユニット１００を切断工程を進行して個々の半導体チップユニット１００に分離させる。その後、このように得られた半導体チップユニット１００を上面に電極パッド２１０を具備し、内部に前記電極パッド２１０とボールランド２２０間を連結するビア回路（図示せず）が具備されたベース基板２００上に実装する。このとき、前記電極パッド２１０は半導体チップユニット１００のビア配線１５２と対応する位置に配置され、よって、半導体チップユニット１００とベース基板２００はビア配線１５２と電極パッド２１０間連結により相互連結が成される。前記ベース基板２００のボールランド２２０に外部回路への実装手段としてはんだボールのような外部接続端子２５０が付着され、この結果として、本発明による半導体パッケージ３００が完成される。
図３は本発明の他の実施形態による２つの半導体チップユニットが積層された半導体パッケージの断面図である。図示されたとおり、本発明は２つ以上の半導体チップユニット１００，１００ａを積層し積層構造で半導体パッケージ４００が具現できる。この際、前述したとおり、下部に配置された半導体チップユニット１００と上部に配置された半導体チップユニット１００ａは前記下部に配置された半導体チップユニット１００の保護層１２６に具備されたホール１４８内に前記上部に配置された半導体チップユニット１００ａの突出されたビア配線１５２部分が挿入されることにより相互間の電気的な連結がなされる。
一方、前記積層構造の半導体パッケージは、半導体チップユニット１００，１００ａ間の積層を先に行ってから、積層された半導体チップユニット１００，１００ａをベース基板２００上に実装して具現する。このとき半導体チップユニット１００，１００ａ間積層はウェハレベルで遂行する。
以上、ここでは本発明を特定の実施形態に関連して図示し説明したが、本発明がそれに限定されるのではなく、以下の特許請求の範囲は本発明の精神と分野を脱しない限度内で本発明が多様に改造及び変更できるということを当業界で通常の知識を持っている者なら容易に分かる。
本発明の一実施形態による半導体パッケージを図示した断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の一実施形態による半導体パッケージの製造方法を説明するための工程別断面図である。 本発明の他の実施形態による２つの半導体チップユニットが積層された半導体パッケージの断面図である。
符号の説明
１００，１００ａ 半導体チップユニット
１１０ 半導体チップ
１１２ 回路部
１１４ 連結配線
１２０ 絶縁層
１２６ 保護層
１３０ 受動素子
１４０ ビアパターン
１４８ ホール
１５２ ビア配線
２００ ベース基板
２５０ 外部接続端子
３００，４００ 半導体パッケージ

Claims (20)

  1. ベース基板と、
    前記ベース基板上に第１面が前記ベース基板と向き合うように配置され、第１面付近の内部に回路部が具備された半導体チップと、
    前記半導体チップの第１面とは反対側の第２面上に形成された絶縁層と、
    前記絶縁層上に形成された受動素子と、
    前記絶縁層内に貫通するように形成され、前記受動素子と連結されたビアパターンと、
    前記半導体チップ内に貫通するように形成され、回路部と連結されると共にビアパターン及びベース基板と連結されたビア配線と、
    前記ベース基板の前記半導体チップが配置された面とは反対側の面に付着された外部接続端子と、
    を含むことを特徴とする半導体パッケージ。
  2. 前記絶縁層、前記受動素子及び前記ビアパターンは複層で形成されたことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記受動素子は、抵抗、インダクター及びキャパシターの少なくともいずれか１つを含むことを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記絶縁層上に受動素子を保護するように形成された保護層をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記保護層はビアパターンを露出させるホールが具備されたことを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記ビア配線は半導体チップの第１面から突出されるように形成されたことを特徴とする請求項１に記載の半導体パッケージ。
  7. 前記半導体チップ、絶縁層、ビアパターン及びビア配線を含んだ半導体チップユニットが少なくとも２つ以上積層されたことを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記積層された半導体チップユニットは下部半導体チップユニットのビアパターンと上部半導体チップユニットのビア配線間接触により相互間に電気的連結が成されることを特徴とする請求項７に記載の半導体パッケージ。
  9. 前記外部接続端子ははんだボールであることを特徴とする請求項１に記載の半導体パッケージ。
  10. 第１面に回路部が形成された半導体チップの前記第１面とは反対側の第２面上に絶縁層を形成する第１ステップと、
    前記絶縁層上に受動素子を形成すると共に前記絶縁層内に前記受動素子と連結され前記絶縁層を貫通するビアパターンを形成する第２ステップと、
    前記半導体チップ内に、貫通し、前記ビアパターンと連結されるビア配線を形成する第３ステップと、
    前記第２面上に受動素子及び絶縁層が形成された半導体チップを前記ベース基板上に前記半導体チップの第１面が向き合うように実装する第４ステップと、及び
    前記ベース基板の前記半導体チップが付着された面とは反対側の面に外部接続端子を付着する第５ステップと、
    を含むことを特徴とする半導体パッケージの製造方法。
  11. 前記絶縁層を形成するステップは前記半導体チップの第１面上に保護膜を形成した状態で遂行することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  12. 前記第１ステップ〜第３ステップは少なくとも２回以上繰り返し遂行することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  13. 前記第１ステップ〜第３ステップはウェハレベルで遂行することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  14. 前記受動素子は、抵抗、インダクタンス及びキャパシターの少なくともいずれか１つを含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  15. 前記第３ステップの後、そして、第４ステップの前、前記受動素子及びビアパターンが形成された絶縁層上に保護層を形成する第６ステップをさらに含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  16. 前記保護層は前記ビアパターンを露出させるホールを具備するように形成することを特徴とする請求項１５に記載の半導体パッケージの製造方法。
  17. 前記第４ステップの後、そして、第５ステップの前、
    前記絶縁層、ビアパターン、受動素子、ビア配線及び半導体チップを含んだ半導体チップユニットを少なくとも２つ以上積層する第７ステップをさらに含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  18. 前記第７ステップはウェハレベルで遂行することを特徴とする請求項１７に記載の半導体パッケージの製造方法。
  19. 前記第７ステップはビアパターン及びビア配線により半導体チップユニット間電気的連結が成されるように遂行することを特徴とする請求項１７に記載の半導体パッケージの製造方法。
  20. 前記外部接続端子ははんだボールで形成することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989895B2 (en) * 2006-11-15 2011-08-02 Avx Corporation Integration using package stacking with multi-layer organic substrates
KR100818116B1 (ko) 2007-06-20 2008-03-31 주식회사 하이닉스반도체 반도체 패키지
KR100869832B1 (ko) * 2007-09-18 2008-11-21 삼성전기주식회사 반도체칩 패키지 및 이를 이용한 인쇄회로기판
US7648911B2 (en) * 2008-05-27 2010-01-19 Stats Chippac, Ltd. Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
US8263437B2 (en) 2008-09-05 2012-09-11 STATS ChiPAC, Ltd. Semiconductor device and method of forming an IPD over a high-resistivity encapsulant separated from other IPDS and baseband circuit
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
TWI581384B (zh) * 2009-12-07 2017-05-01 英特希爾美國公司 堆疊式電子電感封裝組件及其製造技術
US8987830B2 (en) 2010-01-12 2015-03-24 Marvell World Trade Ltd. Attaching passive components to a semiconductor package
FR2961345A1 (fr) * 2010-06-10 2011-12-16 St Microelectronics Tours Sas Circuit integre passif
CN103247614A (zh) * 2013-04-28 2013-08-14 上海宏力半导体制造有限公司 电感器件
US9123735B2 (en) * 2013-07-31 2015-09-01 Infineon Technologies Austria Ag Semiconductor device with combined passive device on chip back side
CN108604387A (zh) * 2016-02-11 2018-09-28 3M创新有限公司 基于群体的表面网格重建
US10559213B2 (en) * 2017-03-06 2020-02-11 Rosemount Aerospace Inc. Method and system for aircraft taxi strike alerting
KR102179165B1 (ko) * 2017-11-28 2020-11-16 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
CN112652619B (zh) * 2020-12-22 2022-08-09 长江存储科技有限责任公司 垫片及其制造方法、封装结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267752A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置
JPH0888319A (ja) * 1994-09-16 1996-04-02 Toshiba Corp 半導体集積回路
JP2001060664A (ja) * 1999-08-23 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP2002057037A (ja) * 2000-08-09 2002-02-22 Fuji Electric Co Ltd 複合集積回路およびその製造方法
JP2002184933A (ja) * 2000-12-15 2002-06-28 Mitsubishi Electric Corp 半導体装置
JP2005032763A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186422A (ja) * 2002-12-03 2004-07-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2004221176A (ja) * 2003-01-10 2004-08-05 Matsushita Electric Ind Co Ltd 固体電解コンデンサ内蔵配線基板およびその製造方法
KR100886292B1 (ko) * 2003-09-09 2009-03-04 산요덴키가부시키가이샤 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267752A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置
JPH0888319A (ja) * 1994-09-16 1996-04-02 Toshiba Corp 半導体集積回路
JP2001060664A (ja) * 1999-08-23 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP2002057037A (ja) * 2000-08-09 2002-02-22 Fuji Electric Co Ltd 複合集積回路およびその製造方法
JP2002184933A (ja) * 2000-12-15 2002-06-28 Mitsubishi Electric Corp 半導体装置
JP2005032763A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 半導体装置

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