KR0154720B1 - 칩내의 노이즈를 제거하기 위한 레이아웃 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 제조공정을 이용하여 칩 내에서 발생되는 노이즈를 제거하기 위한 레이아웃에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
외부에서 인가되는 펄스형의 노이즈를 안정된 라인으로 패스시키므로 인한 노이즈 억제를 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
3. 발명의 해결방법의 요지
다수개의 시그널 라인들이 다층으로 이루어진 칩 내의 발생하는 노이즈를 제거하기 위한 반도체 제조공정의 레이아웃에 있어서, 인터커넥션이 가능한 층에서 상기 인터커넥션에 사용되는 공간이외의 영역에 그라운드 전압단과 연결되어진 소정의 폭으로 더미패턴을 형성시키는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 제조공정을 이용하여 칩 내에서 발생되는 노이즈를 제거하기 위한 레이아웃에 적합하다.
Description
제1도는 종래의 기술에 따른 시그널 라인의 패턴을 보인 도면.
제2도는 본 발명의 일실시예에 따른 시그널 라인의 패턴을 보인 도면.
제3도는 종래의 기술에 따른 시그널 라인의 패턴의 단면을 보인 도면.
제4도는 본 발명의 일실시예에 따른 시그널 라인의 패턴을 보인 도면.
제5도는 본 발명의 일실시예에 따른 효과를 검증하기 위한 검증 구조를 보인 도면.
본 발명은 반도체 집적회로의 제조공정에 관한 것으로, 특히 반도체 제조공정을 이용하여 칩 내에서 발생되는 노이즈를 제거하기 위한 레이아웃에 관한 것이다.
일반적으로, 반도체 기술이 고 주파수 또는 고 집적화 됨에 따라 노이즈 문제가 실제의 칩의 구동에 대한 신뢰성과 밀접한 관련을 갖고 있다. 기존의 반도체 제품에서는 노이즈를 제거하기 위한 노이즈 필터를 사용하거나 슬로 속도 제어(slew rate control)와 같은 회로 변경에 의하여 노이즈를 제거하고 있다. 특히, 설계 초기 단계의 레이아웃에서의 노이즈를 제거하기 위해서는 특정한 룰이 있지 않으며 제품 테스트 과정에서의 컴퍼넌트 삽입 경우와 같은 주변회로를 개선하는 정도이다. 하지만, 컴퍼넌트의 연결 또는 멀티 레이어 보드 제작과 같은 보드 레벨에서의 노이즈를 제거하기 위함은 실제적으로 그 효과가 크지만, 이를 구성하는 과정에서는 부가적인 노력과 비용이 소요되는 문제점이 있다.
그러므로, 노이즈는 시그널이 입력되는 모든 라인의 L.C 값등과 같은 기생소자에 의하여 발생하며 일반적인 시스템 레벨에서의 노이즈 제거 방법인 전원전압단과 접지전압단의 바이패스 케퍼시턴스를 이용한 노이지 필터를 사용하고 있으며, 특히 반도체 제조공정에서의 시그널 라인으로 사용되는 폴리/메탈1/메탈2 등을 이용한 각 배선간의 상기 바이패스 케퍼시턴스의 삽입은 연속되는 두 배선간의 간섭을 버퍼링 함으로서 안정된 시그널을 구현할 수 있는 것이다.
따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 시그널 라인으로 사용되는 각기의 배선(라인)간 발생하는 간섭현상을 억제하기 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
본 발명의 다른 목적은 외부에서 인가되는 펄스형의 노이즈를 안정된 라인으로 패스시키므로 인한 노이즈 억제를 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
본 발명의 또 다른 목적은 레이아웃과 레이아웃간에 발생하는 간섭현상으로 인한 노이즈를 억제하기 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
본 발명의 또 다른 목적은 시그널과 시그널 간의 간섭으로 인한 노이즈를 억제하기 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
본 발명의 또 다른 목적은 노이즈를 억제 할 뿐만 아니라 공정상의 스탭커버리지를 향상시키기 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
본 발명의 또 다른 목적은 포토 및 에칭 단계에서의 두 라인간에 발생하는 노이즈를 억제하기 위한 반도체 제조공정의 레이아웃을 제공함에 있다.
상기한 바와 같은 문제점을 해소하기 위한 본 발명의 기술적 사상에 따른면, 기판 상에 다수의 시그널 라인들을 가지며 칩 내에서 발생되는 노이즈를 제거하기 위한 반도체 제조공정의 레이아웃에 있어서, 상기 시그널 라인들 사이의 모든 영역에 소정의 폭을 가지며, 그라운드 전압단과 연결된 버퍼링 수단을 패턴하는 것을 특징으로 한다.
또한, 다수개의 시그널 라인들이 다층으로 이루어진 칩 내의 발생하는 노이즈를 제거하기 위한 반도체 제조공정의 레이아웃에 있어서, 인터커넥션이 가능한 층에서 상기 인터커넥션에 사용되는 공간이외의 영역에 그라운드 전압단과 연결되어진 소정의 폭으로 더미패턴을 형성시키는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 종래의 도면을 참조하여 상세히 설명한다.
제1도는 종래의 기술에 따른 시그널 라인의 패턴을 보인 도면이다. 제1도를 참조하면, 기판 Si 상에 에칭영역 6에 의해 각기 이격 및 절연되는 시그널 라인 2와 4로 패턴되어 있다.
제2도는 본 발명의 일실시예에 따른 시그널 라인의 패턴을 보인 도면이다. 제2도를 참조하면, 즉, 상기 제1도에서 에칭영역 6로 이격된 시그널 라인 2,4는 서로 인접하기 때문에 발생하는 간섭현상으로 인한 노이즈를 억제하기 위하여, 제조공정중 레이아웃 패턴의 루팅(routing)의 형성되는 단계에서 라인 2와 4 사이의 에칭영역 6에 소정의 폭으로 더미메탈 8을 형성하여 이를 그라운드와 접속시키는 레이아웃이다. 따라서, 시그널 라인들 간에 발생되는 노이즈를 버퍼링 할 수 있는 수단을 레이아웃 시키는 것이다.
또한, 이는 다층배선이 이루어지는 반도체 공정에서 보다 효율적으로 적용할 수 있는 것이다.
제3도는 종래의 기술에 따른 다층으로 이루어진 시그널 라인의 패턴의 단면을 보인 도면이다. 제3도를 참조하면, 실리콘 기판 10상에 도핑된 층간절연막 12와 이의 상부에 형성되고 소정의 영역에 시그널을 전송하기 위해 금속과 같은 전도성 물질로 층간절연막 14에 절연되어 형성된 시그널 라인 16과, 이와 같은 형태로 차례로 증착된 층간절연물 20, 26과 시그널 라인 18, 22, 24로 구성된다.
제4도는 본 발명의 일실시예에 따른 시그널 라인의 패턴을 보인 도면이다. 제3도를 비교하여 제4도를 참조하자면, 인접하는 시그널 라인들 16, 18, 22, 24의 사이에 발생되는 노이즈를 억제하기 위한 방도로서 이의 라인 사이의 모든 여유 공간에 버퍼링 수단 즉, 더미 메탈과 같은 전도성 물질 26, 28, 30, 32, 34, 36을 형성하고 그 중 26, 30, 34는 그라운드와 연결시킨다. 따라서, 시그널 라인들 간의 부분적인 실링(sealing) 효과를 발생시켜 라인들 간에 발생하는 시그널 간섭현상을 최소화 시킬 수 있는 효과가 있는 것이다.
제5도는 본 발명의 일실시예에 따른 효과를 검증하기 위한 검증 구조를 보인 도면이다. 제5도를 참조하면, 각 시그널 라인 50, 58간 간섭측정을 위하여 동일한 회로에서의 더미 메탈 즉, 더미 패턴 52의 유무에 따른 효과의 검토를 위해 측정되는 시그널에 대하여 동일한 조건으로 반복하여 시행하였다. 펄스 발생기 54로부터 5MHz 주파수를 출력시키고 이 출력을 시그널 라인 58로 연결한다. 이때, 이 시그널라인 58에 입력되는 파형을 관찰한다. 그리고, 상호간섭을 모니터링하기 위해서는 시그널라인 50을 통하여 노이즈 현상을 모니터한다. 이때, 상기 그라운드 단자와 연결된 더미패턴 52이 시그널라인 50, 58의 사이에 있을 경우의 노이즈 레벨은 동일 입력 레벨에서 픽(peak)사이의 전압이 실험결과 약 0.190v이며, 상기 더미패턴 52이 없을 경우에는 그 보다 더 증가한 2.280v이다.
따라서, 반도체 공정의 레이아웃 시에 인터커넥션(interconnection)이 가능한 레이어(layer)에서 인터커넥션이 사용되는 공간 이외의 영역에 더미 패턴을 형성하여 패턴과 패턴 또는 레이어 또는 시그널라인과 시그널라인 사이의 실드(sealed)효과를 증진하여 노이즈 발생을 최소화 할 수 있는 효과가 있다. 또한, 다층배선의 인터커넥션 이외의 영역에 더미패턴형성으로 인하여 공정상의 스탭커버리지를 향상시킬 수 가 있는 효과가 수반된다.
Claims (4)
- 기판 상에 다수의 시그널 라인들을 가지며 칩 내에서 발생되는 노이즈를 제거하기 위한 반도체 제조공정의 레이아웃에 있어서; 상기 시그널 라인들 사이의 모든 영역에 소정의 폭을 가지며, 그라운드 전압단과 연결된 버퍼링 수단을 패턴하는 것을 특징으로 하는 반도체 제조공정의 레이아웃.
- 제1항에 있어서; 상기 버퍼링 수단은 폴리 이거나 메탈과 같은 전도성 물질로 이루어지는 것을 특징으로 하는 반도체 제조공정의 레이아웃.
- 다수개의 시그널 라인들이 다층으로 이루어진 칩 내의 발생하는 노이즈를 제거하기 위한 반도체 제조공정의 레이아웃에 있어서; 인터커넥션이 가능한 층에서 상기 인터커넥션에 사용되는 공간이외의 영역에 그라운드 전압단과 연결되어진 소정의 폭으로 더미패턴을 형성시키는 것을 특징으로 하는 반도체 제조공정의 레이아웃.
- 제3항에 있어서; 상기 더미 패턴은 폴리이거나 메탈과 같은 전도성 물질로 이루어지는 것을 특징으로 하는 반도체 제조공정의 레이아웃.
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