JP2006140326A - 半導体装置 - Google Patents
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Abstract
【課題】多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制でき、さらに放熱能力を向上した配線構造を具備した半導体装置を提供する。
【解決手段】上記の課題を解決した半導体装置は、半導体基板の上方に形成された絶縁膜ILDと、前記絶縁膜内に形成された配線Mと、前記低誘電率絶縁膜内に前記配線と離間して形成された網目状ダミー構造体NDとを具備する。
【選択図】図1
【解決手段】上記の課題を解決した半導体装置は、半導体基板の上方に形成された絶縁膜ILDと、前記絶縁膜内に形成された配線Mと、前記低誘電率絶縁膜内に前記配線と離間して形成された網目状ダミー構造体NDとを具備する。
【選択図】図1
Description
本発明は、半導体装置の配線に係り、特に、絶縁膜として低誘電率絶縁膜を使用する多層配線を具備した半導体装置に関する。
半導体装置は、高速化、微細化を実現するために配線の寄生容量を低減する目的で、多層配線の配線間絶縁膜及び層間絶縁膜として低誘電率絶縁膜を使用している。この低誘電率絶縁膜は、従来から広く用いられているシリコン酸化膜(SiO2膜)よりも誘電率が低い絶縁膜であり、例えば、有機シリコン酸膜(SiOC膜)、フッ素添加シリコン酸化膜(SiOF膜)、有機ポリマー絶縁膜が挙げられる。これらの低誘電率絶縁膜は、好ましくは、3以下の比誘電率を有する。
これらの低誘電率絶縁膜は、SiO2膜と比較して誘電率が低いという特徴を有する反面、機械的強度、例えば、ヤング率、破壊強度、が弱いという欠点がある。低誘電率絶縁膜は、多層配線の上層を除く大部分の層に使用されるのが一般的である。これは、半導体基板に近い下層ほど、配線間及び配線層間の寄生容量が半導体装置の性能に与える影響が大きいためである。
低誘電率絶縁膜の機械的強度が弱いという欠点は、半導体装置の製造工程のみならず半導体装置の性能にも悪影響を及ぼす。例えば、多層配線を形成する際の平坦化に一般的に用いられる化学的機械的研磨(CMP:chemical-mechanical polishing)時に、例えば、配線の密度が疎の部分における窪みの発生、低誘電率絶縁膜と配線金属との境界部分における応力集中の発生、あるいは、低誘電率絶縁膜が変形して膜の剥れが発生すること、等の問題がある。
CMPにおける窪みの発生は、古くからの問題であり、パターンの密度が疎の部分にダミーパターンを形成して窪みの発生を抑制する方法が、例えば、特許文献1に開示されている。このダミーパターンは、孤立した長方形のパターンが一般的である。
応力集中に関して、使用される材料のヤング率を比較すると、例えば、配線材料である銅(Cu)のヤング率が、150GPaであるのに対して、低誘電率絶縁膜である上記のSiOC膜のヤング率は、2〜20GPaであり、1/10以下の値である。ちなみにSiO2膜のヤング率は、57GPaである。このような配線材料(Cu)と低誘電率絶縁膜とが混在する半導体基板の表面をCMPによって平坦化すると、研磨時に柔らかい材料である低誘電率絶縁膜は、研磨圧力によって大きく変位するが、硬い材料であるCuはほとんど変位しない。その結果、Cuと低誘電率絶縁膜の境界部分、特にコンタクト部分に大きな応力集中が生じる。このようにして発生した応力は、研磨の終了とともに全て解放されるのではなく、半導体装置完成後にも半導体装置内に一部が凍結されることがある。そのため、その後の信頼性試験において若しくはエンドユーザにおける半導体装置の動作中に配線及び/若しくはコンタクト部の抵抗を上昇させる、あるいはボイド発生の起点になり、半導体装置の信頼性を劣化させる。
さらに、上記したように、CMP加工によるせん断応力が大きくなると低誘電率絶縁膜の変位量は大きくなる。そして、極端な場合には、低誘電率絶縁膜が剥れるという問題が生じる。このような絶縁膜の剥れを解決する方法が、特許文献2に開示されている。特許文献2の方法は、低誘電率絶縁膜の表面に比誘電率が所定値より大きい絶縁膜を積層して形成し、この積層絶縁膜中に配線及びダミー配線を形成することによって絶縁膜剥れを回避している。しかし、比誘電率が大きい絶縁膜を積層するこのような構造は、絶縁膜全体の実効的な比誘電率の上昇、製造プロセスの工程数の増加につながり、好ましくない。
さらなる、低誘電率絶縁膜の欠点は、熱伝導特性が悪いことである。種々の材料の熱伝導率を比較すると、熱伝導が良いCuの熱伝導率が、395W/Kmであるのに対して、SiO2の熱伝導率は、2.03W/kmであり、低誘電率絶縁膜の熱伝導率は、0.1〜0.5W/kmである。すなわち、低誘電率絶縁膜の熱伝導率は、Cuの1/1000程度、SiO2膜の1/10程度である。半導体装置は、高集積化、高速化とともに局所的及び全体的な発熱量が大きくなるが、低誘電率絶縁膜を使用すると、表面への熱伝導が悪くなる。これを解決するための一例が、特許文献3に開示されている。この方法は、配線層の上方の半導体装置表面に実質的に金属からなる保護膜を形成する。この保護膜は、最上層の配線層に設けられたパッド電極に接続される。これによって、半導体装置の動作時の熱放出を改善したものである。さらに、配線とは独立した放熱用ビア若しくは放熱用配線あるいは両者を形成して放熱効果を促進している。しかし、この方法は、放熱用ビア若しくは放熱用配線近傍の熱放出には有効であるが、半導体装置全域にわたる能動領域及び配線で発生した熱を効率的に保護膜へ導く手段が開示されていない。
公開平10−335333号公報
公開2004−79732号公報
公開2003−324103号公報
本発明は、多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制でき、さらに放熱能力を向上した配線構造を具備した半導体装置を提供することを目的とする。
上記の課題は、以下の本発明に係る半導体装置によって解決される。
本発明の1態様による半導体装置は、半導体基板の上方に形成された第1の絶縁膜と、前記第1の絶縁膜内に形成された第1の配線と、前記第1の絶縁膜内に前記第1の配線と離間して形成された第1の網目状ダミー構造体とを具備する。
本発明の他の1態様による半導体装置は、半導体基板の上方に形成された第1の絶縁膜と、前記第1の絶縁膜内に形成された第1の配線と、前記第1の絶縁膜内に前記第1の配線と離間して形成された第1の網目状ダミー構造体と、前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第3の絶縁膜と、前記第3の絶縁膜内に形成された第2の配線と、前記第3の絶縁膜内に前記第2の配線と離間して形成された第2の網目状ダミー構造体と、前記第2の絶縁膜内に形成され、前記第1及び第2の網目状ダミー構造体を接続する接続体と、前記第1及び第2の配線、及び第1、第2及び第3の絶縁膜を被覆し、少なくとも前記第1若しくは第2の網目状ダミー構造体のいずれか1に接続された保護膜とを具備することを特徴とする半導体装置。
本発明によれば、多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制でき、さらに放熱能力を向上した配線構造を具備した半導体装置を提供することができる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
(第1の実施形態)
本発明の第1の実施形態は、配線間に設けられた配線間絶縁膜に網目状のダミー構造体を設けた配線構造を備えた半導体装置である。この網目状ダミー構造体を設けることによって、多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制できる。
本発明の第1の実施形態は、配線間に設けられた配線間絶縁膜に網目状のダミー構造体を設けた配線構造を備えた半導体装置である。この網目状ダミー構造体を設けることによって、多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制できる。
図1は、本実施形態による配線層の一例を示す平面図である。白ヌキの部分が網目状ダミー構造体NDであり、太い斜線を施した部分が配線間絶縁膜、例えば、低誘電率絶縁膜ILDである。低誘電率絶縁膜として、例えば、有機シリコン酸膜(SiOC膜)、フッ素添加シリコン酸化膜(SiOF膜)、有機ポリマー絶縁膜、若しくはこれらの多孔質膜を使用することができる。さらに、低誘電率絶縁膜の比誘電率は、好ましくは、3以下、さらに好ましくは、2以下である。図1は、配線Mが、直角に曲がった部分の内側を示しており、配線Mは、低誘電率配線間絶縁膜ILD中に形成されている。配線Mの内側の低誘電率絶縁膜ILD中には、配線Mと離間して網目状ダミー構造体NDが形成されている。この網目状ダミー構造体NDは、1つの配線層内の配線に囲まれた領域では連続したネットワークを形成している。このネットワークの中では、L字型をした低誘電率絶縁膜ILDが、少しずつ位置をずらせて配置されている。そして、ズレ量は上下方向と左右方向で異なる量に設定されている。その結果、この網目状ダミー構造体NDは、任意の方向に切断線した場合に、網目状ダミー構造体NDと低誘電率絶縁膜ILDとの境界が必ず含まれるように形成してある。すなわち、低誘電率絶縁膜ILDが網目状ダミー構造体NDによって小さく分断されている。このようにダミー構造体を網目状に形成することによって、例えば、CMPによる加工において、低誘電率絶縁膜ILDと配線Mとの境界部分に生じる応力を分散させて応力集中を低減し、低誘電率絶縁膜ILDの剥れを抑制できる。
半導体装置の一般的な多層配線100の断面構造の一例を図2に示す。図2では、2層の配線を例に説明する。半導体基板(図示せず)の上方に設けられた第1の配線層10は、第1の配線間絶縁膜(ILD1)16と第1の保護絶縁膜(PD1)18及びこれらの絶縁膜16,18中に形成された第1の配線M1を含む。第1の配線層10上に拡散防止絶縁膜(DBD)22を介して層間絶縁膜(ILD−V)24が形成され、これらの絶縁膜22,24中にビアプラグVが形成される。ビアプラグVは、第1の配線M1とこの上方に形成される第2の配線M2とを接続する接続体である。層間絶縁膜(ILD−V)24上に、第2の配線間絶縁膜(ILD2)26、第2の保護絶縁膜(PD2)28及び第2の配線M2を含む第2の配線層20が形成される。ここで、配線間絶縁膜(ILD1、ILD2)16,26及び層間絶縁膜(ILD−V)24は、低誘電率絶縁膜を使用する。
半導体装置が微細化すると、配線の寄生容量の増大を抑制して高速化を実現するために多層配線で使用されている各絶縁膜は、それぞれさらなる低誘電率化が要求され、それにともなって、絶縁膜の機械的な強度も低下する。例えば、デザインルールが、100nmから50nmへと2世代微細化が進むと、低誘電率絶縁膜ILDのヤング率は、約1/3に、保護絶縁膜PD及び拡散防止絶縁膜DBDのヤング率は、約1/5に減少すると予想される。低誘電率絶縁膜ILDと配線Mとの境界であるコンタクト部にかかる平均応力をシミュレーションすると、上記の微細化の結果、応力は、約20MPaから約80MPaに4倍に増加すると算出される。半導体装置のコンタクト部の応力が、65MPa以上になると信頼性の劣化が生じることが予測されている。
この応力集中は、配線Mの間隔に依存することが経験的に知られているが、配線Mを任意のパターンで形成することは現実的でない。そのため、ダミー構造体を配線間絶縁膜ILD中に形成することによって、コンタクト部にかかる応力を低減することができる。ダミー構造体は、配線Mと同一の材料、若しくは同等の機械的強度を有する材料が好ましい。図3は、2層配線(M1層、M2層)において、配線Mとダミー構造体との距離を変化させて応力集中をシミュレーションした結果である。横軸は、配線M若しくはコンタクトとダミー構造体との距離であり、縦軸は、コンタクト部の平均応力である。さらに、ダミー構造体を形成する層を変えて応力を計算している。図3の点線(1)は、1層の配線層(M1層若しくはM2層)のみにダミー構造体を形成した場合を示し、実線(2)は、各配線層(M1層及びM2層)にダミー構造体を形成した場合を示し、そして破線(3)は、各配線層(M1層及びM2層)とビア層の全ての層にダミー構造体を形成した場合を示す。図3から明らかなように、コンタクト部の応力を信頼性の劣化が生じない65MPa以下にできるのは、ダミー構造体を少なくとも各配線層(M1層及びM2層)に形成した場合である。ビア層を含む全層にダミー構造体を同様に形成する構造は、応力の低減に対しては、極めて有効である。しかしながら、配線層の設計に対して制約が大きくなるため、現状では、直ちに適用することは困難であると考えられている。ダミー構造体を各配線層のみに形成する場合、図3の実線(2)から、ダミー構造体と配線Mとの距離を0.5μm以下にすればコンタクト部の応力を65MPa以下にすることができることが分かる。さらに好ましくは、曲線が最小値を示す0.1から0.2μmにすることである。しかし、ダミー構造体を配線材料のような導電性材料で形成した場合には、配線Mとの距離が0.05μm以下になると、寄生容量が大きくなり無視できない大きさになる。そこで、ダミー構造体と配線Mとの距離は、0.05μm以上0.5μm以下とすることが好ましい。
さらに、図3の各線は、絶縁膜ILDの面積中にダミー構造体の占める割合(以下、被覆率と呼ぶ)を100%、すなわち絶縁膜ILDを含まないダミー構造体とした場合である。図3には、被覆率を20%に減少した場合を×印で、10%の場合を○印で示してある。これから、被覆率を10%に減少してもコンタクト部の応力を65MPa以下にすることが可能である。したがって、ダミー構造体の被覆率は、10%以上とすることができる。
一方、CMP等の加工時に生じる低誘電率膜の剥れは、低誘電率絶縁膜ILDの変位量に依存する。剥れを防止するためには、低誘電率絶縁膜ILDの変位量を0.15nm以下にすることが好ましい。図4は、低誘電率絶縁膜ILD中に四角形のダミー構造体を異なる間隔で配置して、CMP加工のようなせん断応力を加えた際に低誘電率絶縁膜ILDに生じる変位量をシミュレーションした結果である。横軸は、ダミー構造体間の距離であり、縦軸は、せん断方向の低誘電率絶縁膜ILDの変位量である。横軸の無限大で示した位置のプロットは、ダミー構造体を配置しない低誘電率絶縁膜ILDのみの場合である。この低誘電率絶縁膜ILDのみの場合には、変位量が0.3nm近くになり、容易に剥れが生じることが理解できる。低誘電率絶縁膜ILDの変位量は、ダミー構造体を設けることによって小さくなる。図4から、ダミー構造体の間隔が0.5μm以下であれば、低誘電率絶縁膜ILDの変位量を0.15nm以下にすることができる。
実際のCMP加工では、平面内であらゆる方向に応力が加わるため、低誘電率絶縁膜ILDは、任意の方向で0.5μm以下の大きさにダミー構造体によって分断されることが好ましい。
上記の2つの要件を満たすダミー構造体は、連続した網目状の構造になる。その網目状ダミー構造体NDの中では、低誘電率絶縁膜ILDが格子状に整列して配置されるのではなく、任意の方向にずれて配置されることが好ましい。しかも、低誘電率絶縁膜ILDは、任意の方向でその大きさが0.5μm以下に分断されることが好ましい。言い換えると、網目状ダミー構造体NDの中では、少なくとも0.5μm離れた任意の2点間に低誘電率絶縁膜ILDとダミー構造体NDの境界が存在することが好ましい。ただし、2点とも網目状ダミー構造体ND上にあって、上記の境界がこの2点間に存在しない場合を除く。
このような、網目状ダミー構造体NDのパターンは、無限に存在する。図1に示したもの以外のいくつかの例を図5から図9に示す。図中、白ヌキ部分が網目状ダミー構造体NDを示しており、斜線部分が低誘電率絶縁膜ILDを示す。網目状ダミー構造体NDのパターンは、パターンの自動発生の観点から、ある種の規則性を持つ周期性を有する連続した網目状であることが好ましい。
図5(a),(b)は、比較的単純なパターンの例である。図5(a)は、1個の低誘電率絶縁膜ILDは正方形をしており、網目状ダミー構造体NDの中に分散されている。正方形の低誘電率絶縁膜ILDは、左右及び上下方向で異なる量ずらせた位置に、一定の周期性を持たせて配置してある。この例では、網目状ダミー構造体NDの被覆率が比較的小さく、約25%である。図5(b)は、低誘電率絶縁膜ILDの形を長方形にした場合である。長方形の長辺を交互に縦・横に配置し、しかも左右及び上下方向で異なる量ずらせて、一定の周期性を持たせて配置してある。このようにして網目状ダミー構造体NDを形成することによって、網目状ダミー構造体NDの内部で任意の方向に切断した際に、網目状ダミー構造体NDと低誘電率絶縁膜ILDとの境界が必ず存在するようにできる。しかも、パターンの大きさを適切に設定することによって、少なくとも0.5μm離れた任意の2点間に低誘電率絶縁膜ILDとダミー構造体NDの境界を存在させることできる。
図6(a)から図8(a)は、この図5(b)のパターンを変形した例である。すなわち、長方形の低誘電率絶縁膜ILDのパターンの一部を削除して配置している。図6(a)は、長方形の長辺の中央部を削除して、低誘電率絶縁膜ILDをコの字型の形状にしたものである。図6(b)は、低誘電率絶縁膜ILDをE字型にしたものである。図7(a)は、長方形の中央部をさらに削除して、低誘電率絶縁膜ILDをC字型にしたものであり、網目状ダミー構造体NDの被覆率は大きく、約77%である。図7(b)は、長方形の低誘電率絶縁膜ILDのパターンの約1/4を削除してL字型にして配置した例である。これまでの例は、長方形あるいは長方形を変形した1つの形状の低誘電率絶縁膜ILDのパターンを縦横に向きを変えて交互に配置したが、縦横で異なる形状を組み合わせることもできる。図8(a)は、その一例で、長方形の低誘電率絶縁膜ILDのパターンを横長に配置し、図7(b)のL字型のパターンを縦長に配置した例である。
他の形状の例として、図8(b)に示したように、正方形の低誘電率絶縁膜ILDのパターンを中央からずらせてつなげた八橋模様の配置、図9(a)に示した、カギ型パターンを反転させて組み合わせた配置、若しくは、図9(b)に示したT字型パターンを組み合わせた配置、等があげられる。
このような網目状ダミー構造体ND、すなわち低誘電率絶縁膜ILDのパターンは、無限に存在するが、同じ基本パターンを使用してもその配置を適切に設定することが重要である。パターンの配置の設定を誤ると、低誘電率絶縁膜ILDを網目状ダミー構造体NDによって所望の大きさに分断できない場合があることに注意する必要がある。
これまでに説明したように、本実施形態によれば、網目状ダミー構造体NDを少なくとも各配線層の配線間絶縁膜中に上記の要件を満たすように配置することによって、低誘電率絶縁膜を配線間絶縁膜及び層間絶縁膜に使用しても、配線Mと低誘電率絶縁膜ILDとの境界部分の応力集中を低減でき、低誘電率絶縁膜ILDの剥れを防止できる配線構造を具備した半導体装置を実現することができる。
(第2の実施形態)
第2の実施形態は、半導体装置の発熱を効率的に排出する配線構造を備えた半導体装置である。具体的には、各配線層に網目状ダミー構造体NDを設け、さらに上下の網目状ダミー構造体を接続体、すなわちビアプラグによって接続し、さらに放熱用の保護膜を設けることによって、低誘電率絶縁膜の応力を緩和するとともに、半導体装置内での発熱を効率的に排出する配線構造である。高速半導体装置及び/若しくは低消費電力半導体装置では、この放熱特性は、半導体装置の性能に重大な影響を及ぼす。
第2の実施形態は、半導体装置の発熱を効率的に排出する配線構造を備えた半導体装置である。具体的には、各配線層に網目状ダミー構造体NDを設け、さらに上下の網目状ダミー構造体を接続体、すなわちビアプラグによって接続し、さらに放熱用の保護膜を設けることによって、低誘電率絶縁膜の応力を緩和するとともに、半導体装置内での発熱を効率的に排出する配線構造である。高速半導体装置及び/若しくは低消費電力半導体装置では、この放熱特性は、半導体装置の性能に重大な影響を及ぼす。
図10は、本実施形態の配線構造200の一例を示す断面図である。図では、2層配線を例に示すが、3層以上の多層配線でも同様である。半導体基板202、例えば、シリコン基板の上方に、配線領域200A、網目状ダミー構造体領域200D、及びガードリング200Gが形成されている。
シリコン基板202上に形成された能動素子(図示せず)、例えば、MOSFET(metal oxide semiconductor field effect transistor)、を覆うように第1の絶縁膜204を形成する。第1の絶縁膜204上に第1の配線層210を形成する。先ず、第1の絶縁膜204上の全面に第1の配線間絶縁膜ILD1を形成する。第1の配線間絶縁膜ILD1中に第1の配線M1及び特定の素子群を囲む第1のガードリングGR1を形成する。第1の配線M1と第1のガードリングGR1との間の領域に、第1の実施形態で説明した周期的な連続した網目パターンからなる第1の網目状ダミー構造体ND1を形成する。ここで、第1の配線M1、第1のガードリングGR1及び第1の網目状ダミー構造体ND1は、同一の金属材料、例えば、銅(Cu)、で形成することが好ましいが、異なる材料を使用することもできる。この場合、網目状ダミー構造体ND1は、伝熱性材料を使用する。第1の配線間絶縁膜ILD1は、低誘電率絶縁膜で形成することが好ましいが、他の絶縁膜を使用することもできる。低誘電率絶縁膜としては、例えば、有機シリコン酸膜(SiOC膜)、フッ素添加シリコン酸化膜(SiOF膜)、有機ポリマー絶縁膜、若しくはこれらの多孔質膜を使用することができる。さらに、低誘電率絶縁膜の比誘電率は、好ましくは、3以下、さらに好ましくは、2以下である。
第1の配線層210の上方に、層間絶縁膜ILD−Vを介して第2の配線層220を形成する。第2の配線層220は、第1の配線層210と同様に、第2の配線間絶縁膜ILD2中に形成された第2の配線M2、第2のガードリングGR2、及び第2の網目状ダミー構造体ND2を含む。第1の配線M1と第2の配線M2は、層間絶縁膜ILD−V中に形成された接続体であるビアプラグVによって接続される。同様に第1及び第2のガードリングGR1,GR2は、ビアプラグVgによって、第1及び第2の網目状ダミー構造体ND1,ND2はビアプラグVdによってそれぞれ接続される。また、第2の配線M2上の一部には、外部との接続のために使用されるパッド電極222が形成される。
第2の配線層220上に拡散防止絶縁膜224、例えば、シリコン窒化膜(SiN膜)を介して保護膜228を形成する。保護膜228は、拡散防止絶縁膜224に設けたコンタクト部226d、226gで、第2の網目状ダミー構造体ND2及び第2のガードリングGR2とそれぞれ接続される。保護膜228は、外部から半導体装置に水分等が侵入することを防止するパッシベーション機能と半導体装置から熱を放出する放熱機能とを備える。そのため、保護膜228の材料として、熱伝導特性の優れた金属、例えば、アルミニウム(Al)若しくはアルミニウム合金、を使用することができる。Al及びAl合金は、表面に安定な酸化膜、すなわち不動態膜230を、例えば、酸素プラズマ処理、によって形成できるため、保護膜228の材料として好ましい。
本実施形態の網目状ダミー構造体NDは、配線層内だけでなく層間絶縁膜ILD−V中にもビアプラグVdとして形成されるため、第1の実施形態と同等若しくはそれ以上に応力集中の抑制効果及び低誘電率絶縁膜の剥れ防止効果を有する。以下に本実施形態による網目状ダミー構造体NDの、優れた放熱機能について説明する。
本実施形態では、熱伝導性の良い網目状ダミー構造体NDが、配線層210、220全体にほぼ一様に形成され、しかも連続している。そのため、シリコン基板202に形成したMOSFET等の機能素子及び/若しくは配線M1、M2等で発生する局所的な発熱を、まず配線層内で一様に分散できる。各配線層の網目状ダミー構造体ND1及びND2は、熱伝導性が良いビアプラグVdによって接続される。各網目状ダミー構造体ND1、ND2が連続したネットワークであるため、ビアプラグVdを場所的にほとんど制約なく形成しても、網目状ダミー構造体ND1及びND2を接続することができる。このようにして、例えば、シリコン基板202上に形成されたMOSFETの発熱は、第1の配線層210に形成された第1の網目状ダミー構造体ND1により集められ、しかも分散される。さらに、第1の網目状ダミー構造体ND1の熱は、ビアプラグVdを介して第2の配線層220に形成された第2の網目状ダミー構造体ND2に伝達され、コンタクト部226dを介して保護膜228に伝達されて、半導体装置外部に排出される。
これまでに説明したように、本実施形態によれば、多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制できるだけでなく、さらに放熱能力を向上した配線構造を具備した半導体装置を実現することができる。
また、上記の網目状ダミー構造体ND1,ND2は、図11に示したように、各配線層210,220内でガードリングGR1,GR2と直接接続させて、すなわち連続して形成することができる。ガードリングGR1,GR2及びビアプラグVgは、配線M1,M2及びビアプラグVと同じ金属材料で形成されるため、放熱効果を高めることができる。
さらに、図12は、網目状ダミー構造体ND、ガードリングGR及び/若しくは保護膜228をシリコン基板202にビアプラグVds,Vgsを介して若しくは直接接続する構造である。このようにシリコン基板に接続することによって、シリコン基板を介して半導体装置内の発熱を排出でき、放熱効率をさらに高めることができる。
以上説明してきたように、本発明によれば、多層配線の層間絶縁膜として低誘電率絶縁膜を使用しても、CMP等による加工時に、配線と低誘電率絶縁膜との境界部分における応力集中を低減でき、絶縁膜の剥れを抑制でき、さらに放熱能力を向上した配線構造を具備した半導体装置を提供することができる。
ND…網目状ダミー構造体,M…配線,V,Vd,Vg…ビアプラグ,GR…ガードリング,100…多層配線構造,10、210…第1の配線層,20、220…第2の配線層,16、ILD1…第1の配線間絶縁膜,26、ILD2…第2の配線間絶縁膜,24、ILD−V…層間絶縁膜,18,28…保護絶縁膜,22、224…拡散防止絶縁膜,200…放熱配線構造,202…半導体基板(シリコン基板),204…第1の絶縁膜,222…パッド電極,226…コンタクト部,228…保護膜,230…不動態膜,232…絶縁膜。
Claims (5)
- 半導体基板の上方に形成された第1の絶縁膜と、
前記第1の絶縁膜内に形成された第1の配線と、
前記第1の絶縁膜内に前記第1の配線と離間して形成された第1の網目状ダミー構造体と
を具備することを特徴とする半導体装置。 - 半導体基板の上方に形成された第1の絶縁膜と、
前記第1の絶縁膜内に形成された第1の配線と、
前記第1の絶縁膜内に前記第1の配線と離間して形成された第1の網目状ダミー構造体と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記第3の絶縁膜内に形成された第2の配線と、
前記第3の絶縁膜内に前記第2の配線と離間して形成された第2の網目状ダミー構造体と、
前記第2の絶縁膜内に形成され、前記第1及び第2の網目状ダミー構造体を接続する接続体と、
前記第1及び第2の配線、及び第1、第2及び第3の絶縁膜を被覆し、少なくとも前記第1若しくは第2の網目状ダミー構造体のいずれか1に接続された保護膜と
を具備することを特徴とする半導体装置。 - 前記第1若しくは第2の網目状ダミー構造体の内側の任意の方向において、この第1若しくは第2の網目状ダミー構造体と前記第1若しくは第2の絶縁膜との境界が存在することを特徴とする請求項1若しくは2に記載の半導体装置。
- 前記第1若しくは第2の網目状ダミー構造体の内側にあって少なくともいずれか一方が前記第1若しくは第2の網目状ダミー構造体上にない少なくとも0.5μm離れた任意の2点間において、前記第1若しくは第2の網目状ダミー構造体と前記第1若しくは第2の絶縁膜との境界が存在することを特徴とする請求項1ないし3のいずれか1に記載の半導体装置。
- 前記第1若しくは第2の網目状ダミー構造体は、周期的な連続した網目パターンにより構成されることを特徴とする請求項1ないし4のいずれか1に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004328847A JP2006140326A (ja) | 2004-11-12 | 2004-11-12 | 半導体装置 |
US11/033,994 US20060103017A1 (en) | 2004-11-12 | 2005-01-13 | Semiconductor device |
CNA200510119433XA CN1790701A (zh) | 2004-11-12 | 2005-11-11 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004328847A JP2006140326A (ja) | 2004-11-12 | 2004-11-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006140326A true JP2006140326A (ja) | 2006-06-01 |
Family
ID=36385402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004328847A Abandoned JP2006140326A (ja) | 2004-11-12 | 2004-11-12 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20060103017A1 (ja) |
JP (1) | JP2006140326A (ja) |
CN (1) | CN1790701A (ja) |
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-
2005
- 2005-01-13 US US11/033,994 patent/US20060103017A1/en not_active Abandoned
- 2005-11-11 CN CNA200510119433XA patent/CN1790701A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
CN1790701A (zh) | 2006-06-21 |
US20060103017A1 (en) | 2006-05-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060619 |