KR20150037167A - 반도체 장치 및 이의 형성 방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는, 제1도전층과, 제1도전층 상에 형성되는 제2도전층과, 제1도전층과 제2도전층의 사이에 형성되고, 관통홀이 형성되는 더미 도전층을 포함하고, 제1,2도전층은 관통홀을 관통하는 신호 컨택에 의해 상호 전기적으로 연결되는 신호 도전라인을 각각 포함하고, 제2도전층은 파워 컨택에 의해 더미 도전층과 전기적으로 연결되는 파워 도전라인을 포함할 수 있다.

Description

반도체 장치 및 이의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 도전라인을 갖는 반도체 장치 및 이의 형성방법에 관한 것이다.
최근 들어 반도체 기술의 미세화 및 고집적화에 의해 도전라인은 다층 구조로 배치되고 있다. 이러한 다층 구조의 도전라인은 세 개의 층으로 이루어진 도전라인 레이아웃을 사용하다가 비용 이슈로 인해 두 개의 층으로 이루어진 도전라인 레이아웃을 사용하고 있는 추세이다.
그러나 상기의 두 개의 층으로 이루어진 도전라인 레이아웃은 파워라인의 감소로 이어졌고, 결국 파워 감소로 인한 불량을 유발하였다.
더불어 반도체 기술의 미세화 및 고집적화에 의해 상기의 두 개의 층으로 이루어진 도전라인 레이아웃은 각 도전층의 간격이 좁아짐에 따라 각 도전층에 배치되는 도전라인 사이에 커플링 캐패시턴스(Coupling capacitance)가 발생되는 문제점이 있다.
본 발명의 실시예는 파워를 증가시킬 수 있는 반도체 장치를 제공한다.
또, 본 발명의 실시예는 각 층에 배치되는 도전라인 사이에 커플링 캐패시턴스가 발생하는 것을 방지할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 제1도전층과, 상기 제1도전층 상에 형성되는 제2도전층과, 상기 제1도전층과 상기 제2도전층의 사이에 형성되고, 관통홀이 형성되는 더미 도전층을 포함하고, 상기 제1,2도전층은 상기 관통홀을 관통하는 신호 컨택에 의해 상호 전기적으로 연결되는 신호 도전라인을 각각 포함하고, 상기 제2도전층은 파워 컨택에 의해 상기 더미 도전층과 전기적으로 연결되는 파워 도전라인을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법은, 신호 도전라인을 포함하는 제1도전층을 형성하고, 상기 제1도전층 상에 제1절연층을 형성하고, 상기 제1절연층 상에 관통홀을 포함하는 더미 도전층을 형성하고, 상기 더미 도전층 상에 제2절연층을 형성하고, 상기 제1,2절연층에 상기 관통홀을 관통하는 신호 컨택을 형성하는 동시에 상기 제2절연층에 파워 컨택을 형성하고, 상기 제2절연층 상에 신호 도전라인과 파워 도전라인을 포함하는 제2도전층을 형성하는 것을 포함할 수 있다.
본 기술에 의하면, 제1,2도전층의 사이에 더미 도전층을 배치하되, 제2도전층에 형성되는 다수의 파워 도전라인을 파워 컨택을 통해 더미 도전층에 전기적으로 각각 연결시키므로 파워를 증가시킬 수 있다.
또, 본 기술에 의하면 제1도전층과 제2도전층에 각각 배치되는 다수의 신호 도전라인을 더미 도전층에 형성되는 관통홀을 관통하는 신호 컨택을 통해 전기적으로 연결시키므로 제1,2도전층 사이에 커플링 캐패시턴스가 발생되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 A-A선을 따라 절개한 상태를 도시한 단면도이다.
도 3은 도 2를 개략적으로 도시한 사시도이다.
도 4는 도 1의 B-B선을 따라 절개한 상태를 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도시한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다. 또한, 설명의 편의를 위하여 도면에서는 구성요소들의 크기가 과장 또는 축소될 수 있고, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 단수 형태는 구체적으로 문장에서 언급되지 않는 한 복수 형태를 포함할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치를 설명하면 다음과 같다. 여기서, 도 1 및 도 3은 본 발명의 실시예에 따른 반도체 장치의 평면도 및 절개 사시도를 도시하되, 절연층은 생략하여 도시하였다.
도 1 내지 도 4를 참고하면, 본 발명의 실시예에 따른 반도체 장치 즉, 도전라인 레이아웃은 제1도전층(10)과, 제1도전층(10) 상에 형성되는 제2도전층(30)과, 상기 제1,2도전층(10,30)의 사이에 형성되는 더미 도전층(20)을 포함한다.
제1도전층(10)에는 다수의 신호 도전라인(SL1,SL2)이 배치될 수 있다. 여기서, 신호 도전라인(SL1,SL2)은 로직 하이 또는 로직 로우 또는 기준 전원 신호와 같은 신호들을 전달하는 배선일 수 있다.
상기의 다수의 신호 도전라인(SL1,SL2)은 도시된 바와 같이 제1신호 도전라인(SL1)과 제2신호 도전라인(SL2)을 포함할 수 있는데, 제1신호 도전라인(SL1)과 제2신호 도전라인(SL2)은 상호 이격된 상태로 배치될 수 있다.
제2도전층(30)에는 다수의 파워 도전라인(PL)과 다수의 신호 도전라인(SL3)이 배치될 수 있다. 여기서, 파워 도전라인(PL)은 전원 전압 또는 그라운드 전압을 전달하는 배선일 수 있다. 신호 도전라인(SL3)은 제1도전층의 신호 도전라인(SL1,SL2)과 마찬가지로 로직 하이 또는 로직 로우 또는 기준 전원 신호와 같은 신호들을 전달하는 배선일 수 있다.
상기의 제2도전층(30)의 파워 도전라인(PL)과 신호 도전라인(예컨대, 제3신호 도전라인,SL3)은 제2도전층(30) 상에서 교번되게 배치될 수 있다. 다시 말하면, 파워 도전라인(PL)은 소정 간격으로 이격되게 배치되는데, 두 개의 파워 도전라인(PL)의 사이에 제3신호 도전라인(SL3)이 각 파워 도전라인(PL)과 이격되게 배치될 수 있다.
상기의 제3신호 도전라인(SL3)은 도시된 바와 같이 신호 컨택(Signal metal contact;SC)에 의해 제1신호 도전라인(SL1)과 전기적으로 상호 연결되고 제2신호 도전라인(SL2)과 상호 연결되지 않을 수 있다.
더미 도전층(20)은 상술한 바와 같이 제1도전층(10)과 제2도전층(30)의 사이에 형성된다. 이러한 더미 도전층(20)은 제2도전층(30)의 파워 도전라인(PL)과 파워 컨택(Power metal contact;PC)에 의해 전기적으로 상호 연결되어 파워 메쉬를 형성할 수 있다.
또한, 더미 도전층(20)에는 다수의 관통홀(20A)이 형성된다. 이러한 관통홀(20A)에는 제1신호 도전라인(SL1)과 제3신호 도전라인(SL3)을 전기적으로 연결하는 신호 컨택(SC)이 관통된다.
다시 말하면 신호 컨택(SC)은 더미 도전층(20)의 관통홀(20A)을 관통하여 더미 도전층(20)과 상호 접속(Interconnection)되지 않은 상태에서 제1신호 도전라인(SL1)과 제3 신호 도전라인(SL3)을 전기적으로 연결할 수 있다.
상기와 같이 신호 컨택(SC)이 제1도전층(10)과 제2도전층(30) 사이에 배치되는 더미 도전층(20)과 접속되지 않은 상태에서 제1신호 도전라인(SL1)과 제3신호 도전라인(SL3)이 직접적으로 연결되면, 제1도전층(10)과 제2도전층(30)의 사이에서 원하지 않은 커플링 캐패시턴스가 발생되지 않게 된다.
부연 설명하면, 제3신호 도전라인(SL3)과 제1신호 도전라인(SL1) 사이에서 신호를 전달할 때 제3신호 도전라인(SL3)의 신호로 인해 제2신호 도전라인(SL2)에서 커플링 캐패시턴스가 발생될 수 있는데, 본 발명의 실시예에서는 제1도전층(10)과 제2도전층(30)의 사이에 더미 도전층(20)이 배치됨에 따라 제2,3신호 도전라인(SL2,SL3) 사이의 커플링 캐패시턴스의 발생을 방지할 수 있다.
미설명부호 15는 제1도전층(10) 상에 형성되는 제1절연층이고, 미설명부호 25는 더미 도전층(20) 상에 형성되는 제2절연층이고, 미설명부호 35는 제2도전층(30) 상에 형성되는 제3절연층이다.
이하에서는 도면을 참고하여 본 발명의 실시예에 따른 반도체 장치를 형성하는 방법에 대해 살펴본다.
도 1 내지 도 5를 참고하면, 가장 먼저 제1도전층(10)을 형성한다(S110). 제1도전층(10)은 제1신호 도전라인(SL1)과 제2신호 도전라인(SL2)을 포함하는 다수의 신호 도전라인을 포함할 수 있다.
상기의 제1도전층(10)의 각 신호 도전라인(SL1,SL2)은 기판 상에 금속물질과 하드 마스크를 적층한 후 패터닝하는 스페이서 패터닝 기술(Spacer Patterning Technology;SPT)을 이용하여 형성할 수 있다. 이외에 본 발명의 실시예에서는 신호 도전라인을 형성할 수 있으면 다양한 방법이 적용되는 것이 가능하다.
다음으로, 제1도전층(10) 상에 제1절연물질을 적층하여 제1절연층(15)을 형성한다(S120). 이 과정에서 각 신호 도전라인(SL1,SL2) 사이의 공간에는 제1절연물질이 갭필될 수 있다. 또, 이 과정에서 세 개의 층으로 이루어진 통상의 도전라인 레이아웃과 비교하면 제1절연층(15) 상에 컨택을 형성하는 과정을 생략할 수 있으므로 종래 보다 도전라인 레이아웃의 형성 과정을 줄일 수 있다.
다음으로, 제1절연층(15) 상에 더미 도전층(20)을 형성하고, 더미 도전층(20)에 후속 과정에서 형성될 신호 컨택(SC)이 관통될 수 있도록 관통홀(20A)을 형성한다(S13O). 관통홀(20A)은 스페이서 패터닝 기술과 같은 다양한 기술을 통해 형성될 수 있다.
다음으로, 더미 도전층(20) 상에 제2절연물질을 적층하여 제2절연층(25)을 형성한다(S140). 이 과정에서 제2절연물질은 관통홀(20A)을 갭필할 수 있다. 이때의 제2절연물질은 제1절연층(15)을 형성하는 제1절연물질과 실질적으로 동일한 식각비를 갖는 물질로 형성되는 것이 바람직하다.
다음으로, 제2절연층(25) 상에 다수의 컨택을 형성한다(S150). 이때의 컨택은 후속 과정에서 형성될 제2도전층(30)의 다수의 파워 도전라인(PL)과 더미 도전층(20)을 전기적으로 연결하는 다수의 파워 컨택(PC)과, 제2도전층(30)의 제3신호 도전라인(SL3)과 제1도전층(10)의 제1신호 도전라인(SL1)을 전기적으로 연결하되 더미 도전층(20)의 관통홀(20A)을 관통하는 다수의 신호 컨택(SC)을 포함할 수 있다.
이 과정에서 신호 컨택(SC)은 관통홀(20A)이 앞선 과정에서 미리 형성되어 있으므로 파워 컨택(PC)의 형성과 동시에 형성될 수 있다.
다음으로, 전체 구조 상에 제2도전층(30)을 형성한다(S160). 제2도전층(30)은 다수의 파워 도전라인(PL)과 다수의 제3신호 도전라인(SL3)을 포함할 수 있다.
따라서 본 발명의 실시예는 제1,2도전층(10,30)의 사이에 더미 도전층(20)을 배치하되, 제2도전층(30)에 형성되는 다수의 파워 도전라인(PL)을 파워 컨택(PC)을 통해 더미 도전층(20)에 전기적으로 각각 연결시키므로 파워를 증가시킬 수 있다.
동시에 본 발명의 실시예는 제1도전층(10)과 제2도전층(30)에 각각 배치되는 다수의 신호 도전라인(SL1,SL3)을 더미 도전층(20)에 형성되는 관통홀(20A)을 관통하는 신호 컨택(SC)을 통해 전기적으로 연결시키므로 제1,2도전층(10,30) 사이에 커플링 캐패시턴스가 발생되는 것을 방지할 수 있다.
또, 본 발명의 실시예는 통상의 세 개의 층으로 이루어진 도전라인 레이아웃과 비교할 때 제1절연층(15)에 컨택을 형성하는 과정을 줄일 수 있다.
한편, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 제1도전층 15: 제1절연층
20: 더미 도전층 20A: 관통홀
25: 제2절연층 30: 제2도전층
35: 제3절연층 PL: 파워 도전라인
PC: 파워 컨택 SL1: 제1신호 도전라인
SL2: 제2신호 도전라인 SL3: 제3신호 도전라인
SC: 신호 컨택

Claims (11)

  1. 제1도전층과,
    상기 제1도전층 상에 형성되는 제2도전층과,
    상기 제1도전층과 상기 제2도전층의 사이에 형성되고, 관통홀이 형성되는 더미 도전층을 포함하고,
    상기 제1,2도전층은 상기 관통홀을 관통하는 신호 컨택에 의해 상호 전기적으로 연결되는 신호 도전라인을 각각 포함하고,
    상기 제2도전층은 파워 컨택에 의해 상기 더미 도전층과 전기적으로 연결되는 파워 도전라인을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 관통홀은 상기 신호 컨택에 대응되는 위치에 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 신호 컨택은 상기 더미 도전층과 접촉되지 않는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1도전층과 상기 더미 도전층의 사이에는 제1절연층이 형성되고,
    상기 제2도전층과 상기 더미 도전층의 사이에는 제2절연층이 형성된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 파워 도전라인과 상기 신호 도전라인은 상기 제2도전층에서 교번하게 배치된 것을 특징으로 하는 반도체 장치.
  6. 신호 도전라인을 포함하는 제1도전층을 형성하고,
    상기 제1도전층 상에 제1절연층을 형성하고,
    상기 제1절연층 상에 관통홀을 포함하는 더미 도전층을 형성하고,
    상기 더미 도전층 상에 제2절연층을 형성하고,
    상기 제1,2절연층에 상기 관통홀을 관통하는 신호 컨택을 형성하는 동시에 상기 제2절연층에 파워 컨택을 형성하고,
    상기 제2절연층 상에 신호 도전라인과 파워 도전라인을 포함하는 제2도전층을 형성하는 것을 포함하는 반도체 장치 형성 방법.
  7. 제6항에 있어서,
    상기 신호 컨택은 상기 관통홀을 관통하여 상기 더미 도전층과 접속되지 않은 상태에서 상기 제1도전층의 신호 도전라인과 상기 제2도전층의 신호 도전라인을 전기적으로 연결하는 것을 특징으로 하는 반도체 장치 형성 방법.
  8. 제7항에 있어서,
    상기 관통홀은 상기 신호 컨택에 대응되는 위치에 형성되는 것을 특징으로 하는 반도체 장치 형성 방법.
  9. 제6항에 있어서,
    상기 제2절연층을 형성하는 과정에서,
    상기 제2절연층을 이루는 절연물질이 상기 관통홀을 갭필하는 것을 특징으로 하는 반도체 장치 형성 방법.
  10. 제9항에 있어서,
    상기 제1절연층을 이루는 절연물질과 상기 제2절연층을 이루는 절연물질은 실질적으로 동일한 식각비를 갖는 물질인 것을 특징으로 하는 반도체 장치 형성 방법.
  11. 제6항에 있어서,
    상기 파워 컨택은 상기 제2도전층의 파워 도전라인과 상기 더미 도전층을 전기적으로 연결하는 것을 특징으로 하는 반도체 장치 형성 방법.
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Publication number Priority date Publication date Assignee Title
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
DE10058078C1 (de) * 2000-11-23 2002-04-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
KR20100063497A (ko) 2008-12-03 2010-06-11 삼성전자주식회사 더미 파워 라인을 구비하는 반도체 장치

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