CN100446011C - 图形生成方法、半导体器件及其制造方法和控制方法 - Google Patents

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CN100446011C CNB2005101156145A CN200510115614A CN100446011C CN 100446011 C CN100446011 C CN 100446011C CN B2005101156145 A CNB2005101156145 A CN B2005101156145A CN 200510115614 A CN200510115614 A CN 200510115614A CN 100446011 C CN100446011 C CN 100446011C
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Abstract

一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

Description

图形生成方法、半导体器件及其制造方法和控制方法
技术领域
本发明涉及半导体器件的制造所使用的光掩模的图形生成方法、半导体器件的制造方法、半导体器件和实施图形生成的程序。
背景技术
随着大规模集成电路(LSI)等的半导体器件的高速化，不断推进半导体器件所使用的晶体管等的元件的精细化和高集成化。在这样的半导体器件中，利用埋入设置在晶片上的层间绝缘膜的导电性通孔(过孔)或接触等连接元件或多层布线。与半导体器件的精细化和高集成化对应地在多层布线层中缩小了布线的宽度或周期，从而布线密度增大了。其结果，在同一布线层等级的布线间的布线电容以及在不同的布线层间的布线电容都要增加。因此由于布线电容的增加而产生的布线延迟会阻碍半导体器件的高速化。
在同一布线层内，当在接近与连接布线层间的导电性通孔或接触连接的布线而配置了其它的布线时，将产生布线的疏密不同。因此已经提出了如下的技术，即通过将与导电性通孔或接触连接的布线与其它布线的间隔设置成比导电性通孔或接触与其它布线之间的距离大的“コ字形”的布线部，而使布线密度均匀化来减小布线电容(参见国际公开第01/6355498号小册子)。此外，为了减小布线层间的布线电容，作为层间绝缘膜也可以使用低介电常数(low-k)绝缘膜。
例如，在计算机辅助设计(CAD)等中，对配置在图形处理区域的布线图形的布局以图形覆盖率超过所期望的基准值的方式进行生成虚设图形的图形处理。但是，如果图形处理区域全体的图形覆盖率变为基准值或基准值以上，则无法进行虚设图形的生成。此外，即使图形覆盖率小于等于基准值，当包含在图形处理区域内的密集图形多时，则能够生成的虚设图形，就无法使孤立图形周边的处理区域的图形覆盖率相对于基准值充分地增加。其结果，即使在图形处理区域全体中超过所期望的图形覆盖率，但在孤立图形周边的处理区域中，图形覆盖率也低于基准值。如上所述，在包含孤立图形和密集图形的图形处理区域中，就难以按照使孤立图形周边的处理区域的图形覆盖率增加的方式生成虚设图形等的追加图形。
发明内容
本发明的第1方面，是一种图形生成方法，包括：
读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；
在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；
提取包括上述孔图形的第1处理区域；
计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及
根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。
本发明的第2方面，是一种半导体器件的制造方法，包括：
在同一布线层等级内提取与图形处理区域中的布线图形连接的孔图形，以包括上述孔图形的方式提取第1处理区域，计算上述第1处理区域包含的上述布线图形的第1图形覆盖率，生成将在上述第1处理区域根据上述第1图形覆盖率生成的第1追加图形配置在上述布线图形上的布线布局的数据，
使用上述布线布局的数据制作半导体器件的制造所使用的光掩模。
本发明的第3方面，是一种半导体器件，包括：
设置在绝缘膜表面的布线区域的布线；
在包括在上述布线区域内与上述布线的下面连接的插塞的第1区域上，以第1周期、第1尺寸和表示上述第1周期内的图形覆盖率的第1局部的图形覆盖率配置的第1虚设布线；以及
在上述布线区域内在除了上述第1区域的第2区域上，以第2周期、第2尺寸和表示上述第2周期内的图形覆盖率的第2局部的图形覆盖率配置的上述第2周期、上述第2尺寸和上述第2局部的图形覆盖率中的至少一者与上述第1周期、上述第1尺寸和上述第1局部的图形覆盖率不同的第2虚设布线。
本发明的第4方面，是一种构成为由计算机执行的控制方法，包括：
读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据的命令；
在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形的命令；
提取包括上述孔图形的第1处理区域的命令；
计算上述第1处理区域包含的上述布线图形的图形覆盖率的命令；以及
根据上述图形覆盖率在上述第1处理区域生成图形的命令。
附图说明
图1是表示本发明的实施例的图形生成系统的一例的概要图。
图2是表示在本发明的实施例的说明中使用的布线布局的一例的图。
图3是表示在本发明的实施例的说明中使用的孔布局的一例的图。
图4是将在本发明的实施例的说明中使用的布线布局和孔布局重叠的图。
图5是表示与图4的V-V线对应的布线层的一例的剖面图。
图6是表示本发明的实施例的禁止区域的一例的图。
图7是表示本发明的实施例的第1处理区域的一例的图。
图8是表示本发明的实施例的第2处理区域的一例的图。
图9是表示本发明的实施例的第1处理区域的虚设图形的生成的一例的图。
图10是表示本发明的实施例的第2区域的虚设图形的生成的一例的图。
图11是表示本发明的实施例的配置在图形处理区域的虚设图形的一例的图。
图12是表示利用本发明的实施例的图形生成方法生成的布线布局的一例的图。
图13是表示利用本发明的实施例的图形生成方法生成的孔布局的一例的图。
图14是表示以由本发明的实施例的图形生成方法生成的布局图形为基础制作的布线层的一例的剖面图。
图15是表示在局部的图形覆盖率的说明中使用的虚设图形的一例的图。
图16是表示本发明的实施例的第1和第2区域的虚设图形的生成的另一例的图。
图17是表示本发明的实施例的图形生成方法的一例的流程图。
图18～22是表示本发明的实施例的半导体器件的制造方法的一例的工序剖面图。
图23是表示本发明的实施例的半导体器件的一例的图。
图24是表示插塞电阻与虚设图形的周期的关系的一例的图。
图25是表示插塞电阻与虚设图形的尺寸的关系的一例的图。
图26是表示插塞电阻与从插塞到虚设图形的距离的关系的一例的图。
图27～29是表示本发明的实施例的变形例的图形处理区域的虚设图形的生成的一例的图。
图30～32是表示本发明的实施例的变形例的第1处理区域的虚设图形的生成的一例的图。
图33是表示本发明的实施例的配置在图形处理区域的虚设图形的一例的图。
图34是表示本发明的实施例的变形例的图形生成方法的一例的流程图。
图35是表示在本发明的其它实施例的说明中使用的布线布局和孔布局重叠的一例的图。
图36是表示本发明的其它的实施例的第1处理区域的虚设图形的生成的一例的图。
图37是表示在本发明的其它的实施例的说明中使用的布线布局与孔布局重叠的另一例的图。
图38是表示本发明的其它实施例的第1处理区域的虚设图形的生成的另一例的图。
图39是表示利用本发明的其它实施例的图形生成方法生成的布线布局的一例的图。
图40是表示利用本发明的其它实施例的图形生成方法生成的孔布局的一例的图。
图41是表示以利用本发明的其它实施例的图形生成方法得到的布局图形为基础制作的布线层的一例的剖面图。
图42是表示本发明的其它实施例的第1处理区域的小区域的一例的图。
图43是表示本发明的其它实施例的第1处理区域的小区域的虚设图形的生成的一例的图。
具体实施方式
下面，参照附图对本发明的各种实施例进行说明。请注意在所有附图中对于那些相同或相似的部件或元件附加相同的标记并省略或简化其说明。
如图1所示，本发明的实施例的图形生成系统，具备图形生成单元10、输入装置12、输出装置14、外部存储装置16、以及描绘系统18等。此外，图形生成单元10，具备输入部30、区域设定部32、图形提取部34、区域提取部36、覆盖率计算部38、图形处理部40、输出部42、以及内部存储器44等。
图形生成单元10，从存储有设计信息的文件中读出规定布线图形的布线布局的数据、以及规定能够与布线图形连接的孔图形的孔布局的数据。提取在同一布线等级内与图形处理区域的布线图形连接的孔图形，并提取将孔图形包围的第1处理区域。计算出包含在第1处理区域内的布线图形的图形覆盖率，并根据图形覆盖率在第1处理区域内生成追加图形。
图形生成单元10只要作为通常的计算机系统的中央处理装置(CPU)的一部构成即可。输入部30、区域设定部32、图形提取部34、区域提取部36、覆盖率计算部38、图形处理部40和输出部42可以分别用专用的硬件构成，也可以使用通常的计算机系统的CPU以软件具有实质上等效的功能。
与图形生成单元10连接的外部存储装置16具备设计信息文件20、制造信息文件22和描绘数据文件24等。设计信息文件20存储有包括半导体器件的电路的规格和电路的布局等的光掩模的设计信息。制造信息文件22存储有半导体器件的制造规格、制造条件等。描绘数据文件24存储有用于光掩模的制作的掩模图形的描绘数据。此外，外部存储装置16存储有由图形生成单元10执行的各个处理的程序命令。程序命令根据需要被读入图形生成单元10中而执行运算处理。外部存储装置16，可以分别由半导体ROM和半导体RAM等的半导体存储装置、磁盘装置、磁鼓装置、磁带装置等辅助存储装置构成，也可以由计算机的CPU的主存储装置构成。
描绘系统18具备省略了图示的描绘控制单元和描绘装置等。描绘控制单元从描绘数据文件24或图形生成单元10中取得掩模图形的描绘数据。描绘装置使用由描绘控制单元所取得的描绘数据实施光掩模的制作。
图形生成单元10的输入部30，读出并取得存储在设计信息文件20中的布线图形和孔图形的布局。例如，如图2所示，布线布局60包括布线图形62a、62b和62c。如图3所示，孔布局64包括孔图形66。其中，布线图形62a是周边区域的图形覆盖率小于等于20％的孤立图形。在省略了图示的区域配置了密集图形。
图2和图3所示的布线布局60和孔布局64，是分别规定同一布线层等级内的布线图形62a、62b、62c和孔图形66的布局，如图4所示，它们被配置为使孔图形66与布线图形62a的一端部重叠。例如，使用以布线布局60和孔布局64为基础制作的光掩模进行双镶结构的槽加工。如图5所示，作为下层布线在第1层间绝缘膜70上形成阻挡层271和导电膜71。在下层布线和第1层间绝缘膜70上形成防扩散膜170。在防扩散膜170的表面上形成孔层绝缘膜72a、布线层绝缘膜72b、以及间隔绝缘膜72c，而形成第2层间绝缘膜74。与布线图形62a和孔图形66对应地分别地在布线层绝缘膜72b上形成布线槽76，在孔层绝缘膜72a上形成通孔78。向所形成的布线槽76和通孔78内填充金属而形成双镶结构的布线层。
如图6所示，区域设定部32将布线图形62a、62b、62c配置到图形处理区域80上。然后，相对于布线图形62a、62b、62c，根据预先确定的设计规则在布线图形62a、62b、62c的各自的周围设定禁止区域82a、82b、82c。其中，所谓“禁止区域”是根据由布线间和布线层间的电容降低、光邻近效应修正(OPC)的图形接近或重叠生成的限制以及上下布线层的焊盘或电源线等的图形配置的制约等规定的设计规则，禁止新的图形的生成的区域。另外，在实施例中，作为图形处理区域80，使用例如将布线布局60、或孔布局64的面分割成约200μm见方的区域。
如图7所示，图形提取部34将孔布局64配置在图形处理区域80内。例如，从孔布局64中提取与布线图形62a重叠的孔图形66。另外，为了简单起见，在图7中省略了布线图形62a、62b、62c和禁止区域82a、82b、82c的图示。
如图7所示，区域提取部36在将孔图形66包围的周边区域提取第1处理区域86。此外，如图8所示，提取除了禁止区域82a、82b、82c和第1处理区域86之外的第2处理区域88。在实施例中，作为第1处理区域86使用例如约20μm见方的区域。
覆盖率计算部38在第1和第2处理区域86、88的每个区域中计算布线图形的图形覆盖率。其中，图形覆盖率是配置在处理区域内的布线图形的面积对于处理区域的面积的比。
图形处理部40根据所计算的第1和第2处理区域86、88的各自的图形覆盖率在第1和第2处理区域86、88内生成追加图形。具体地说，对于第1和第2处理区域86、88中的每个区域预先确定图形覆盖率的基准值。在实施例中，第1和第2处理区域86、88各自的图形覆盖率的基准值，例如都被定为20％。
如图9所示，按照使在第1处理区域86中所计算出的图形覆盖率比基准值大的方式在第1处理区域86中作为第1追加图形生成以第1周期PA排列的虚设图形90a、90b、...、90i、90j、90k、...。此外，如图10所示，按照使在第2处理区域88中所计算出的图形覆盖率比基准值大的方式在第2处理区域88中作为第2追加图形生成以第2周期PB排列的虚设图形92a、92b、...、92i、92j、...。其结果，如图11所示，在图形处理区域80中生成了虚设图形90a～90k、...、92a～92j、...。
包含在第1处理区域86内的布线图形62a是孤立图形，在第2处理区域88包含密集图形。此外，虚设图形90a～90k、...、92a～92j、...的尺寸是大致相同的。因此，在第1处理区域86排列的虚设图形90a～90k、...、的第1周起PA比在第2处理区域88排列的虚设图形92a～92j、...的第2周期小。
此外，图形处理部40将所生成的虚设图形90a～90k、...、92a～92j、...追加到布线布局60中。其结果，如图12和图13所示，分别生成将虚设图形90a～90k、...、92a～92j、...追加到布线图形62a～62c上的布线布局60a和具有孔图形66的孔布局64。
输出部42将所生成的布线布局60a和孔布局64作为描绘数据存储在外部存储装置16的描绘数据文件24内。或者，输出部42也可以向直接描绘系统18传送布线布局60a和孔布局64。
内部存储器44，存储由输入部30所取得的布局、由区域设定部32所设定的图形处理区域和禁止区域、由图形提取部34所提取的孔图形、由区域提取部36所提取的第1和第2处理区域、由覆盖率计算部38计算出的图形覆盖率、以及由图形处理部40生成的追加图形和布局等。
输入装置12指的是键盘、鼠标等的设备。当由输入装置12进行输入操作时，则向图形生成单元10传送对应的键信息。输出装置14指的是监视器等的画面，可以使用阴极射线管、液晶显示装置(LCD)、发光二极管(LED)面板、电致发光(EL)面板等。输出装置14显示由图形生成单元10处理的图形处理区域或所得到的布局等。外部存储装置16存储有用于使图形生成单元10执行所取得的布局的图形提取、区域设定、区域提取、图形覆盖率的计算、图形生成、或图形处理等的程序。此外，图形生成单元10的内部存储器44或外部存储装置16，在图形生成单元10的运算或图形处理中暂时地存储计算中或处理中的数据。
如上所述，在本发明的实施例的图形生成系统中，如图7所示，提取与布线图形62a重叠的孔图形66，在孔图形66的周边区域提取第1处理区域86。根据第1处理区域86内的布线图形的图形覆盖率，如图9所示，生成虚设图形90a～90k、...。这样，就能够计算出第1处理区域86的图形覆盖率而不依赖于包括第1处理区域86的图形处理区域80的图形覆盖率。因此，能够按照增加配置在含有密集图形的图形处理区域上的孤立图形周边的处理区域的图形覆盖率的方式，生成虚设图形等的追加图形。
例如，在利用化学机械研磨(CMP)法进行平坦化后的布线部的表面上，按照由层间绝缘膜覆盖的布线等的图形覆盖率制成凹陷(Dishing)。为了确保平坦性，优选地在疏布线区域追加虚设图形等以使图形覆盖率的分布变为相同。但是，为了降低布线间和布线层间的布线电容，实际上不期望追加不需要的虚设图形等。由于这样的折衷关系，往往出现无法确保所期望的图形覆盖率而残存疏布线处的情况。
为了降低介电系数，层间绝缘膜使用了多孔质膜等的low-k绝缘膜。Low-k绝缘膜机械强度小。为此，为了对在制造工序中的机械损伤进行保护，在low-k绝缘膜等的表面上设置了致密的二氧化硅(Si2O)或氮化硅(Si3N4)等的间隔绝缘膜。Low-k绝缘膜等形成的层间绝缘膜，容易受到反应性离子蚀刻(RIE)引起的损伤，并容易吸附水分或残留气体成分等。层间绝缘膜包含的水分或残留气体等难以透过间隔绝缘膜被封闭在层间绝缘膜中。
例如，在挖进层间绝缘膜的通孔和接触孔等的孔或布线槽等内埋入金属的成膜工序中，在金属淀积之前进行脱气。在复制了布线等的图形覆盖率被确保为大于等于恒定值的密集布线图形的区域的层间绝缘膜中，从除去了间隔绝缘膜的孔部或布线槽部进行脱气。但是，在孤立布线图形的区域中，在脱气中层间绝缘膜中的水分和残留气体等没有被充分地除尽而残留下来。在疏布线图形区域中，在阻挡层或埋入金属的成膜工序中或成膜后，由于层间绝缘膜中的水分或残留气体而导致阻挡层氧化或变质。其结果，产生阻挡层与埋入孔内的通孔插塞或接触等的金属和层间绝缘膜的贴紧性不良，从而引起应力诱发空隙形成(SIV)。由于SIV将产生布线层间的高电阻化或断线等的布线不良。
在实施例中，例如以图12和图13所示的布线布局60a和孔布局64的描绘数据为基础制作光掩模。当使用所制作的光掩模形成布线槽76和通孔78后，如图14所示，则形成与虚设图形90i～90k对应的虚设槽77i、77j、77k。
作为用于形成第2层间绝缘膜74的孔层绝缘膜72a、布线层绝缘膜72b的low-k绝缘膜的材料，可以使用掺碳氧化硅(SiOC)、无机旋涂玻璃(SOG)等的无机材料、或有机SOG等的有机材料。此外，作为low-k绝缘膜，也可以使用无机材料和有机材料膜等的叠层膜。此外，作为孔层绝缘膜72a、布线层绝缘膜72b使用多孔质的low-k绝缘膜，这在实现层间、布线间电容的降低方面是特别理想的。作为间隔绝缘膜72c，为了保护机械强度弱的low-k绝缘膜可以使用Si2O或Si3N4等的气体透过率小的绝缘膜。另外，孔层绝缘膜72a和布线层绝缘膜72b虽然使用不同的绝缘膜，但也可以使用单一的low-k绝缘膜形成。
在孔层绝缘膜72a中含有水分或残留气体。例如，在接下来实施的金属埋入工序之前进行孔层绝缘膜72a的脱气。在实施例中，由于在布线槽76和通孔78的周边形成有除去了布线层绝缘膜72b、以及气体透过率小的间隔绝缘膜72c的虚设槽77i、77j、77k，所以能够效率良好地实施孔层绝缘膜72a的脱气。
另外，在实施例的说明中，作为图形处理区域80，使用的是将布线布局60或孔布局64的面分割成约200μm见方的区域。但是，图形处理区域80并不限于约200μm见方。例如，作为图形处理区域80可以采用细分割成小于等于200μm见方的区域，或者不进行分割而将布局整个面作为图形处理区域。在实际运用时，只要考虑到在微小的图形处理区域中增加处理量而处理时间变长、以及在大的图形处理区域中图形处理的精度会劣化等的情况来适当地确定图形处理区域即可。
此外，作为第1处理区域86提取了约20μm见方的区域。但是，第1处理区域86的大小并不受限制。第1处理区域86的大小只要根据图14所示的孔层绝缘膜72a的膜特性来确定即可。如果孔层绝缘膜72a所使用的low-k绝缘膜是更为多孔质而且脱气的材料，在优选地适当减小第1处理区域。
此外，第1处理区域86以使孔图形66位于大致中央的方式提取。这在连接孔图形66的布线图形62a是周边区域的图形覆盖率大致相同的孤立图形的情况下是有效的。但是，也可以提取孔图形66从中央偏离的任意的位置的第1处理区域。例如，在连接孔图形的布线图形的周边区域中，在图形覆盖率具有疏密分布的情况下，也可以使孔图形66位于第1处理区域的端部或者角部，而按照配置在图形覆盖率疏的周边区域的方式提取第1处理区域。
此外，如图7所示，第1处理区域86包括在图形处理区域80内。但是，提取的第1处理区域86并不限定于图形处理区域80内。例如，在所提取的孔图形66位于图形处理区域80的端部或角部的情况下，也可以超出图形处理区域80的边界而提取第1处理区域86。
此外，将第l和第2处理区域86、88的图形覆盖率的基准值都采用20％。但是，图形覆盖率的基准值并不限于20％。特别优选地使第1处理区域的图形覆盖率的基准值比第2处理区域大。即，如果孔层绝缘膜72a所使用的low-k绝缘膜是更为多孔质且脱气多的材料，则通过适当增大第1处理区域的图形覆盖率的基准值能够效率良好地实施脱气。
此外，如图9和图10所示，在第1和第2处理区域86、88中生成了相同尺寸的追加图形。但是，追加图形的尺寸在第1和第2处理区域86、88中也可以不同，只要根据在各个处理区域中所期望的图形覆盖率以每个区域的方式设定追加图形的尺寸和周期即可。特别优选地使第1处理区域86的第1追加图形的尺寸和周期比第2处理区域88的第2追加图形小。如果第1处理区域86的第1追加图形的局部的图形覆盖率是相同的，则当减小追加图形的尺寸时，则周期也变小。其中，所谓局部的图形覆盖率是在周期性排列的图形的1个周期中的图形覆盖率。例如，如图15所示，沿着正交轴的各个轴以周期P和宽度S排列的图形990的局部的图形覆盖率为(S2/P2)。
例如，如图16所示，在第1处理区域86中生成的虚设图形94a、94b、...、94i、94j、94k、...的第1宽度SA，比第2处理区域88的虚设图形92a～92j、...的第2宽度SB小。此外，虚设图形94a～94k、...的第1周期PA的值，比虚设图形92a～92j、...的第2周期PB和图9所示的虚设图形90a～90k、...的第1周期PA的值小。因此，在禁止区域82a、82b、82c的周围，能够使虚设图形94a～94k、...的第1局部的图形覆盖率的分布均匀。此外，为了效率良好地从孔图形66的周围的孔层绝缘膜72a进行脱气，优选地使虚设图形92a～92j、...的第1局部的图形覆盖率比第2局部的图形覆盖率大。
此外，如图11所示，作为第1和第2追加图形，使用了矩形的虚设图形90a～90k、...、92a～92j、...。但是，并不限制虚设图形90a～90k、...、92a～92j、...的形状，也可以是任意的形状。此外，作为追加图形，不仅是虚设图形，也可以追加布线图形。
下面，使用图17所示的流程图说明本发明的实施例的图形生成方法。另外，在外部存储装置16的设计信息文件20中存储有半导体器件的电路的布局。
(1)在步骤S100中，由图1所示的图形生成单元10的输入部30从设计信息文件20中取得图2和图3所示的布线布局60和孔布局64。布线布局60包括布线图形62a、62b、62c。孔布局64包括孔图形66。
(2)在步骤S101中，由区域设定部32设定图6所示的图形处理区域80，并在图形处理区域80配置布线图形62a、62b、62c。然后，相对于布线图形62a、62b、62c，根据预先确定的设计规则在布线图形62a、62b、62c的各自的周围设定禁止区域82a、82b、82c。
(3)在步骤S102中，由图形提取部34，从配置在图形处理区域80内的孔布局64中提取与布线图形62a重叠的孔图形66。在步骤S104中，由区域提取部36，在将孔图形66包围的周边区域内提取图7所示的第1处理区域86。此外，除了禁止区域82a、82b、82c和第1处理区域86之外提取图8所示的第2处理区域88。
(4)在步骤S105中，由覆盖率计算部38，在第1和第2处理区域86、88的每个区域中计算布线图形的图形覆盖率。在步骤S106中，由图形处理部40，根据所计算出的第1和第2区域86、88的各自的图形覆盖率，在第1和第2处理区域86、88中作为第1和第2追加图形生成虚设图形90a～90k、...、以及92a～92j、...。并对于图2所示的布线布局60追加虚设图形90a～90k、...、和92a～92j、...而生成图12所示的布线布局60a。
(5)在步骤S107中，由输出部42将所生成的布线布局60a和孔布局64作为描绘数据存储在外部存储装置16的描绘数据文件24中。在步骤S108中，由描绘系统18以布线布局60a和孔布局64的描绘数据为基础制作光掩模。在步骤S109中，由光刻装置将所制作的光掩模的图形复制到利用涂敷装置涂敷到半导体衬底上的层间绝缘膜上的光刻胶膜上。并将所复制的光刻胶图形作为掩模，利用蚀刻装置进行选择蚀刻在层间绝缘膜上形成布线槽，从而实施半导体器件的布线层的制造工序。
按照实施例的图形生成方法，则能够以增加孤立图形周边的处理区域的图形覆盖率的方式，生成虚设图形等的追加图形。
下面，作为在步骤S109中实施的半导体器件的制造方法，使用图18～图22所示的剖面图说明布线层的制造工序。在省略了图示的半导体衬底上形成有半导体器件的晶体管等的元件。在半导体衬底之上形成了多层的布线层。布线层的布线和与该布线的下面连接的插塞由双镶工序形成。在说明中，虽然在通孔形成后形成布线槽，但也可以在形成布线槽后形成通孔。
(1)如图18所示，作为对象布线层的下层布线，在具有阻挡层271和导电膜71的第1层间绝缘膜70上淀积防扩散膜170。在防扩散膜170上，作为第2层间绝缘膜74，形成孔层绝缘膜72a和间隔绝缘膜72c。例如，阻挡层271，是钽(Ta)、铌(Nb)、钛(Ti)、钨(W)和钒(V)等的高熔点金属膜、高熔点金属的氮化膜、或高熔点金属和高熔点金属的氮化物等的叠层膜。导电膜71，是以铜(Cu)为主要成分的金属等。第1层间绝缘膜70，是low-k绝缘膜、SiO2膜、或low-k膜和SiO2膜等的叠层膜。防扩散膜170，是Si3N4膜、炭化硅(SiC)膜、掺氮炭化硅(SiCN)膜等。孔层绝缘膜72a是low-k绝缘膜等，间隔绝缘膜72c是SiO2膜、Si3N4膜等。另外，虽然在此表示的是用单一low-k绝缘膜形成第2层间绝缘膜74的情况，但如图5、图14所示，也可以使用与孔层绝缘膜72a不同的绝缘膜形成布线层绝缘膜。
(2)使用描绘了图13所示的孔布局64的光掩模，利用光刻和RIE等有选择地除去第2层间绝缘膜74。如图19所示，以使导电膜71的表面露出的方式形成通孔78。
(3)使用描绘了图12所示的布线布局60a的光掩模，利用光刻和RIE等有选择地除去第2层间绝缘膜74。如图20所示，在通孔78的上部在布线槽76和布线槽76的周边形成虚设槽77i、77j、77k。
(4)在例如溅射装置等上装设在第2层间绝缘膜74上形成了布线槽76、通孔78、以及虚设槽77i～77k等的半导体衬底。加热第2层间绝缘膜74而实施孔层绝缘膜72a的脱气。然后，利用溅射法淀积阻挡层275、以及籽晶(seed)膜。进而，利用电解电镀法、溅射法、CVD法等形成填充膜。如图21所示，形成导电膜75而将第2层间绝缘膜74覆盖。分别用导电膜75填充布线槽76、通孔78和虚设槽77i～77k。例如，作为阻挡层275，使用Ta、Nb、Ti、W、V等的高熔点金属膜、高熔点金属的氮化膜、或高熔点金属与高熔点金属的氮化物等的叠层膜等。作为籽晶膜和填充膜，使用以Cu为主要成分的金属。
(5)利用CMP等使导电膜75和阻挡层275平坦化以使第2层间绝缘膜74的间隔绝缘膜72c的表面露出。如图22所示，在平坦化后的表面上淀积防扩散膜180。这样，就形成了布线176a、连接布线176a与导电膜71的插塞178、以及虚设布线177i、177j、177k。
如图23所示，在布线区域260上设置埋入到在第2层间绝缘膜74的表面形成的布线槽内的布线176a、176b、176c。在包括在布线区域260内与布线176a的下面连接的插塞178的第1区域286上，以第1周期Pa配置具有第1宽度Sa的虚设布线177a、177b、...、177i、177j、177k、...(第1虚设布线)。此外，在布线区域260内在除了第1区域286的第2区域288上以与第1周期Pa不同的第2周期Pb配置具有第2宽度Sb的虚设布线179a、179b、...、179i、179j、...(第2虚设布线)。另外，在图23所示的例子中，虽然使第1和第2宽度Sa、Sb大致相同，但也可以不同。从效率良好地实施配置插塞178的第1区域286的脱气的观点看，优选地使第1宽度Sa比第2宽度Sb小。
按照实施例的半导体器件的制造方法，由于在布线槽76和通孔78的周边形成有除去了气体透过率小的间隔绝缘膜72c的虚设槽77i、77j、77k，所以能够效率良好地实施孔层绝缘膜72a的脱气。其结果，能够抑制布线176和插塞178的阻挡层277表面氧化或变质，从而能够减少布线层间的高电阻化或断线等的布线不良的生成。
其次，使由追加图形的周期和尺寸决定的虚设图形的局部的图形覆盖率变化，对在第2层间绝缘膜74上形成的插塞178的电阻的局部的图形覆盖率依赖性进行评价。例如，作为插塞178的电阻临界值，求出与设计规格值相比100％增加的测定电阻值对应的周期和尺寸。作为孔层绝缘膜72a，使用相对介电系数为约2.2～约2.6(以下称为绝缘膜A)和约2.4～约2.8(以下称为绝缘膜B)的low-k绝缘膜。作为阻挡层277使用Ta和Ti。另外，作为追加图形的尺寸使用追加图形的宽度。此外，作为孔层绝缘膜72a和阻挡层277，例如，在绝缘膜A和Ta的组合的情况下，记为“绝缘膜A-Ta”。
如图24所示，作为插塞电阻成为临界值的条件，当使第2周期Pb减小时，则第1周期Pa增加。此外，如图25所示，作为插塞电阻成为临界值的条件，当使第2宽度Sb减小时，则第1宽度Sa增加。另外，图24和图25所示的实线是测定值的配合曲线，虚线是第1和第2周期Pa、Pb以及第1和第2宽度Sa、Sb分别相等时的直线。
为了使插塞电阻小于等于临界值，应用配合曲线或配合曲线以下的第1和第2周期Pa、Pb。此外，优选地使配置插塞的第1布线区域比第2布线区域具有高的局部的图形覆盖率。例如，对于绝缘膜A-Ta、绝缘膜A-Ti、以及绝缘膜B-Ta的各种情况，为了使插塞电阻小于等于临界值的第1和第2周期Pa、Pb的关系，如以下所示。
Pa＜1.6×(Pb-1.5)2+0.3，Pa＜Pb    (1)
Pa＜2.1×(Pb-1.7)2+0.7，Pa＜Pb    (2)
Pa＜1.6×(Pb-1.95)2+0.7，Pa＜Pb   (3)
此外，第1和第2宽度Sa、Sb的关系，如以下所示。
Sa＜3.7×(Sb-1)2+0.18，Pa＜Pb     (4)
Sa＜7.5×(Sb-1.1)2+0.48，Pa＜Pb   (5)
Sa＜6.5×(Sb-1.25)2+0.5，Pa＜Pb   (6)
此外，如图24和图25所示，插塞电阻的临界值依赖于孔层绝缘膜和阻挡层的材料。为了使插塞电阻小于等于临界值，与绝缘膜B相比，在绝缘膜A中需要使周期和尺寸减小，此外，与Ti相比，在Ta中需要使周期和尺寸减小。即，由于绝缘膜A的相对介电系数比绝缘膜B小，为多孔质的膜，所以容易吸附水分或残留气体成分等。此外，Ta与Ti相比表面容易氧化或变质。
如上所述，只要按照使插塞电阻小于等于临界值的方式选择第1和第2周期Pa、Pb以及第1和第2宽度Sa、Sb即可。此外，只要在与第1和第2布线区域对应的第1和第2处理区域生成具有与第1和第2周期Pa、Pb以及第1和第2宽度Sa、Sb对应的周期和尺寸的虚设图形即可。另外，在上述说明中，作为临界值使用设计规格值的100％的电阻值。但是，临界值可以是任意的值，例如，只要是根据半导体器件所要求的性能确定的电阻值即可。
此外，如图26所示，插塞电阻的测定值依赖于插塞与相邻的虚设图形间的距离。具体地说，相对于具有约75nm的直径的插塞，在虚设图形的局部的图形覆盖率为14％、25％、以及30％中的任意一种情况下，当插塞与虚设图形间的距离小于等于约1μm时，则插塞电阻大致是恒定的。当插塞与虚设图形间的距离超过约1μm时，则插塞电阻将增大。因此，在具有约75nm的直径的插塞中，只要插塞与虚设图形间的距离小于等于约1μm，就能够抑制插塞电阻的增大。当插塞的直径变大时，虽然插塞电阻成为大致恒定的上限的插塞与虚设图形间的距离也变大，但插塞的直径与插塞和虚设图形间的距离的上限值的关系却成为大致相同。即，只要插塞与虚设图形间的距离小于等于插塞的直径的约13倍，就能够抑制插塞电阻的增大。
在插塞的周围，与根据设计规则设定的禁止区域对应地没有配置追加图形。例如，往往有时禁止区域的范围很大，而从插塞到相邻的虚设图形的距离变得比插塞的直径的约13倍大。为了实现半导体器件的性能，如果需要抑制插塞电阻的增大，则优选地作为禁止区域的上限应用插塞的直径的约13倍的距离。
另外，图17所示的一连串的图形生成处理，能够利用与图17等价的算法的程序控制图1所示的图形生成系统来执行。程序只要存储在该图形生成系统所使用的计算机系统的程序存储装置(省略图示)内即可。此外，程序还可以存储在计算机能够读取的存储媒体内，并通过将存储媒体读入到图形生成系统的程序存储装置内而执行一连串的图形生成处理。
其中，所谓“计算机能够读取的存储媒体”，例如，指计算机的外部存储装置、半导体存储器、磁盘、光盘、光磁盘、磁带等的能够存储程序的媒体等。具体地说，在“计算机能够读取的存储媒体”中包括软盘、CD-ROM、MO盘等。
例如，图形生成系统本体，能够构成为内置或外部连接软盘装置(软盘驱动器)和光盘装置(光盘驱动器)。通过对于软盘驱动器从其插入口插入软盘，而对于光盘驱动器从其插入口插入CD-ROM，并进行指定的读出操作，就能够将存储在这些存储媒体中的程序装入到图形生成系统所使用的程序存储装置内。此外，通过连接指定的驱动器装置，也能够使用例如游戏盒等所利用的作为存储器装置的ROM、或作为磁带装置的盒式磁带。进而，通过因特网等的信息处理网络能够将程序存储在程序存储装置内。
(变形例)
在本发明的实施例的变形例的图形生成方法中，对于图2所示的配置布线布局60的图形处理区域80a的整个面计算布线图形62a～62c的图形覆盖率。如图27所示，根据计算出的图形覆盖率在图形处理区域80a的整个面上生成虚设图形92。
如图28所示，在图形处理区域80a上设定图6所示的禁止区域82a～82c。删除与设定的禁止区域82a～82c重叠的虚设图形92，如图29所示，生成虚设图形92a～92j、...。
其次，与实施例同样地在图形处理区域80上设定第1处理区域86，并计算第1处理区域86内的布线图形62a～62c的图形覆盖率。根据所计算出的图形覆盖率，如图30所示，在第1处理区域86的整个面上生成虚设图形90。如图31所示，使在图形处理区域80a中生成的禁止区域82a～82c和虚设图形92a～92j、...重叠到图形处理区域80上。如图32所示，删除与禁止区域82a～82c重叠的虚设图形90，生成虚设图形90a～90k、...。其结果，如图33所示，实施例的变形例也与实施例同样地在图形处理区域80上生成虚设图形90a～90k、...、92a～92j、...。
在实施例的变形例的图形生成方法中，在图形处理区域80a生成虚设图形92并删除与禁止区域82a～82c重叠的虚设图形92，在第1处理区域86生成虚设图形90并删除与禁止区域82a～82c重叠的虚设图形90这一点与实施例不同。其它的构成与实施例是同样的，所以省略重复的说明。
下面，使用图34所示的流程图说明本发明的实施例的变形例的图形生成方法。另外，在图1所示的外部存储装置16的设计信息文件20内存储有半导体器件的电路布局。
(1)在步骤S120中，由图1所示的图形生成单元10的输入部30从设计信息文件20内取得图2和图3所示的布线布局60和孔布局64。
(2)在步骤S121中，由区域设定部32根据预先确定的设计规则，在布线图形62a、62b、62c各自的周围设定图6所示的禁止区域82a、82b、82c。
(3)在步骤S122中，由覆盖率计算部38在图27所示的图形处理区域80a中计算布线图形62a～62c的图形覆盖率。在步骤S123中，由图形处理部40根据所计算出的图形覆盖率生成虚设图形92。在步骤S124中，由图形处理部40删除在图形处理区域80a中所设定的与禁止区域82a～82c重叠的虚设图形92。
(4)在步骤S125中，由图形提取部34从配置在图形处理区域80内的孔布局64中提取与布线图形62a重叠的孔图形66。在步骤S127中，由区域提取部36在将孔图形66包围的周边区域中提取图7所示的第1处理区域86。
(5)在步骤S128中，由覆盖率计算部38在第1处理区域86中计算布线图形62a～62c的图形覆盖率。在步骤S129中，由图形处理部40根据所计算出的图形覆盖率在第1处理区域86中生成虚设图形90。在步骤S130中，由图形处理部40删除在图形处理区域80中所设定的与禁止区域82a～82c重叠的虚设图形90。这样，在图形处理区域80上生成虚设图形90a～90k、...、92a～92j、...。接着，对于图2所示的布线布局60追加虚设图形90a～90k、...、92a～92j、...，从而生成图12所示的布线布局60a。
按照实施例的变形例的图形生成方法，则能够生成虚设图形等的追加图形以增加孤立图形周边的处理区域的图形覆盖率。
另外，在虚设图形92a～92j、...之中追加到第1处理区域86的虚设图形92，有时会与虚设图形90a～90k、...一部重叠地生成。在实际的运用中，也可以考虑图形生成处理的处理量增加使处理时间变长等，而删除追加到第1处理区域86的虚设图形92。
(其它实施例)
在本发明的实施例中，使用与布线图形62a～62c重叠的孔图形66进行了说明。但是，也可以是多个孔图形与布线图形62a～62c重叠。例如，如图35所示，相邻的孔图形66、66a与布线图形62a重叠。在这样的情况下，如图36所示，只要提取对于孔图形66的第1处理区域86和对于孔图形66a的第1处理区域86a即可。并且只要对于第1处理区域86生成虚设图形90a～90k、...，对于第1处理区域86a在不与第1处理区域86重复的部上生成虚设图形91a、91b、...即可。
此外，如图37所示，孔图形66和66b分别与布线图形62a和62b重叠。在这样的情况下，如图38所示，只要提取对于孔图形66的第1处理区域86，对于孔图形86b的第1处理区域86b即可。并且只要对于第1处理区域86生成虚设图形90a～90k、...，对于第1处理区域86b在不与第1处理区域86重复的部上生成虚设图形91p、91q、...即可。
此外，在实施例中，如图12和图13所示，对布线布局60a生成追加图形，而对于孔布局64原样地使用设计布局。例如，如图39和图40所示，也可以是布线布局60使用原样的设计布局，而作为追加图形在孔布局64a上，在适当地避开下层的布线图形的同时生成虚设图形90a～90k、...、92a～92j、...。采用以配置了布线布局60和追加图形的孔布局64a为基础制作的光掩模，则如图41所示，可以在布线槽76和通孔78的周边区域在第2层间绝缘膜74上形成虚设孔79i、79j、79k。在这种情况下，第2层间绝缘膜74的孔层绝缘膜72a的脱气也能够通过布线槽76、通孔78和虚设孔79i～79k效率良好地进行实施。另外，如果使用孔布局64a，则当然也能够应用于单镶工序。
此外，如图7所示，在孔图形66的周围设定了第1处理区域86。例如，如图42所示，也可以将第1处理区域86分割成多个区域，例如进行4分割而设定小区域87a、87b、87c、87d。在这种情况下，以每个小区域87a～87d为单位计算布线图形的图形覆盖率。如图43所示，根据所计算出的图形覆盖率在每个小区域87a～87d中生成虚设图形190a、190b、190c、190d。因此，如布线图形62a那样，能够对于图形覆盖率在第1处理区域86内分布的孤立图形有效地生成追加图形。
此外，在实施例和实施例的变形例中，在连接孔图形66的布线图形62a的周边区域上提取第1处理区域86。而提取的第1处理区域86也可以是多个。例如，在连接孔图形66的布线图形62a的周边区域中，一边作为检查区域以指定的间隔使指定面积的第1处理区域86偏移一边在各个第1处理区域86中计算图形覆盖率。对于图形覆盖率比基准值小的多个第1处理区域86进行图36或图38所示的逻辑和图形处理而生成虚设图形。使检查区域偏移的间隔越细则图形覆盖率比基准值小的第1处理区域86的提取精度越高。但是，当间隔变细时处理量将增大。因此，使检查区域进行偏移的间隔，最好参考孔层绝缘膜的膜质、成为对象的周边区域的图形覆盖率的疏密分布、以及处理时间等适当地确定。
此外，在实施例和实施例的变形例中，如图17和图34所示，在提取与布线图形62a连接的孔图形66之后，提取第1处理区域86。但第1处理区域86的提取步骤并不受限制，能够如下所示地进行变更。即，在配置了布线图形62a～62c的图形处理区域80a的整个区域中，设定与第1处理区域86相同的指定面积的检查区域而在各个检查区域中计算图形覆盖率。接着，也可以提取图形覆盖率比基准值小的检查区域，并从所提取的检查区域中将包括与布线图形62a连接的孔图形66的检查区域作为第1处理区域86提取。在这种情况下，也可以通过一边以指定的间隔使指定面积的检查区域偏移一边在各个检查区域中计算图形覆盖率，使最终提取的第1处理区域86变为多个。
此外，在实施例的变形例中，如图31所示，使在图形处理区域80a中所生成的虚设图形92a～92j在图形处理区域80a重叠到在第1处理区域86中所生成的虚设图形90上。但是，也可以在配置了虚设图形92a～92j的图形处理区域80a中提取第1处理区域86并生成虚设图形90。
例如，在配置了布线图形62a～62c和虚设图形92a～92j的图形处理区域80a的整个区域中，一边以指定的间隔使与第1处理区域86相同面积的检查区域偏移，一边在各个检查区域中计算图形覆盖率。从而提取图形覆盖率比基准值小的检查区域。并从所提取的检查区域中将包括与布线图形62a连接的孔图形66的检查区域作为第1处理区域86提取。
在图形处理区域80a上，已经配置了虚设图形92a～92j的图形覆盖率将增加。其结果，要提取的检查区域减小而能够缩短处理时间。这样，就能够在布线图形62a的周边区域上进一步有效地生成追加图形。
以上对本发明进行了说明。但构成本发明的一部分的说明和附图并不限定本发明。对于本领域的技术人员来说，能够从本发明引申出各种不同的实施例和使用技术。

Claims (20)

1.一种图形生成方法，包括：
读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；
在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；
提取包括上述孔图形的第1处理区域；
计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及
根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。
2.根据权利要求1所述的图形生成方法，还包括：
相对于上述布线图形根据设计规则在上述图形处理区域设定禁止新的图形的生成的禁止区域；以及
除去上述禁止区域而在上述第1处理区域根据上述第1图形覆盖率生成上述第1追加图形。
3.根据权利要求1所述的图形生成方法，还包括：
在上述图形处理区域中提取除了上述第1处理区域的第2处理区域；
计算上述第2处理区域包含的上述布线图形的第2图形覆盖率；以及
根据上述第2图形覆盖率在上述第2处理区域生成第2追加图形。
4.根据权利要求1所述的图形生成方法，还包括：
在生成上述第1追加图形之前，计算上述图形处理区域包含的上述布线图形的第2图形覆盖率；以及
根据上述第2图形覆盖率在上述图形处理区域生成第2追加图形。
5.根据权利要求3所述的图形生成方法，其中，上述第1追加图形以第1周期进行排列，上述第2追加图形以与上述第1周期不同的第2周期进行排列。
6.根据权利要求5所述的图形生成方法，其中，表示上述第1周期内的上述第1追加图形的图形覆盖率的第1局部的图形覆盖率，比表示上述第2周期内的上述第2追加图形的图形覆盖率的第2局部的图形覆盖率大。
7.根据权利要求6所述的图形生成方法，其中，上述第1周期比上述第2周期小。
8.根据权利要求7所述的图形生成方法，其中，上述第1追加图形的尺寸比上述第2追加图形小。
9.一种半导体器件的制造方法，包括：
在同一布线层等级内提取与图形处理区域中的布线图形连接的孔图形，以包括上述孔图形的方式提取第1处理区域，计算上述第1处理区域包含的上述布线图形的第1图形覆盖率，生成将在上述第1处理区域根据上述第1图形覆盖率生成的第1追加图形配置在上述布线图形上的布线布局的数据，
使用上述布线布局的数据制作半导体器件的制造所使用的光掩模。
10.根据权利要求9所述的半导体器件的制造方法，其中，生成上述布线布局的数据，还包括：
相对于上述布线图形根据设计规则在上述图形处理区域设定禁止新的图形的生成的禁止区域；以及
除去上述禁止区域在上述第1处理区域根据上述第1图形覆盖率生成上述第1追加图形。
11.根据权利要求9所述的半导体器件的制造方法，其中，生成上述布线布局的数据，还包括：
在上述图形处理区域中提取除了上述第1处理区域的第2处理区域；
计算上述第2处理区域包含的上述布线图形的第2图形覆盖率；以及
根据上述第2图形覆盖率在上述第2处理区域生成第2追加图形。
12.根据权利要求11所述的半导体器件的制造方法，其中，上述第1追加图形以第1周期进行排列，上述第2追加图形以与上述第1周期不同的第2周期进行排列。
13.根据权利要求12所述的半导体器件的制造方法，其中，表示上述第1周期内的上述第1追加图形的图形覆盖率的第1局部的图形覆盖率，比表示上述第2周期内的上述第2追加图形的图形覆盖率的第2局部的图形覆盖率大。
14.根据权利要求13所述的半导体器件的制造方法，其中，上述第1周期比上述第2周期小。
15.根据权利要求14所述的图形生成方法，其中，上述第1追加图形的尺寸比上述第2追加图形小。
16.一种半导体器件，包括：
设置在绝缘膜表面的布线区域的布线；
在包括在上述布线区域内与上述布线的下面连接的插塞的第1区域上，以第1周期、第1尺寸和表示上述第1周期内的图形覆盖率的第1局部的图形覆盖率配置的第1虚设布线；以及
在上述布线区域内在除了上述第1区域的第2区域上，以第2周期、第2尺寸和表示上述第2周期内的图形覆盖率的第2局部的图形覆盖率配置的上述第2周期、上述第2尺寸和上述第2局部的图形覆盖率中的至少一者与上述第1周期、上述第1尺寸和上述第1局部的图形覆盖率不同的第2虚设布线。
17.根据权利要求16所述的半导体器件，其中，上述第1局部的图形覆盖率比上述第2局部的图形覆盖率大。
18.根据权利要求17所述的半导体器件，其中，上述第1周期比上述第2周期小。
19.根据权利要求18所述的半导体器件，其中，上述第1尺寸比上述第2尺寸小。
20.一种构成为由计算机执行的控制方法，包括：
读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；
在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；
提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的图形覆盖率；以及根据上述图形覆盖率在上述第1处理区域生成图形。
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