TW201802889A - 形成用於心軸及非心軸互連線之自對準連續性區塊之方法 - Google Patents

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Abstract

一種在積體電路中形成用於互連線之圖案的方法,包含:提供一結構,其具有第一微影堆疊、心軸層及設置於介電堆疊上面的圖案層。圖案化該結構以在該心軸層中形成數個心軸以及設置間隔體層於該等心軸上面。蝕刻該間隔體層以形成設置於該等心軸之側壁上的數個間隔體。該等間隔體及心軸界定貝他及伽馬區域。貝他區域包括貝他區塊遮罩部以及伽馬區域包括該圖案層的伽馬區塊遮罩部。該方法也包括蝕刻在該貝他區塊遮罩部上面的貝他柱體以及蝕刻在該伽馬區塊遮罩部上面的伽馬柱體。該方法也包括蝕刻該結構以在該圖案層中形成一圖案,該圖案包括該等伽馬及貝他區塊遮罩部。

Description

形成用於心軸及非心軸互連線之自對準連續性區塊之方法
本發明係有關於半導體裝置及其製法。更特別的是,本發明有關於在積體電路中形成電性互連系統之圖案的各種方法。
隨著持續微小化以及對於超高密度積體電路之速度及機能的要求遞增,諸如電晶體、二極體、電容器之類的半導體裝置需要在裝置之間更複雜密集地封裝的電性互連系統。製造此類互連系統的習知製程已使用於一系列的微影製程以圖案化及設置金屬互連線及通孔於介電層上以形成金屬化層。該金屬化層會設置於有主動半導體裝置埋藏於其中的基板上方,而該互連系統會在裝置之間提供接觸及互連。
先前,微影製程是以二維(2D)尺度進行,亦即,在單一金屬化層上,其中幾何複雜圖案是設置在一層級上以形成裝置之間的互連。不過,當前微影製程的解析 度在約90奈米(nm)的間距就會變得糢糊到足以使得如此複雜的圖案化不可靠。在金屬化最稠密的頭兩個金屬化層(M1及M2)尤其如此。
因此,如第1圖之示範先前技術所示,在較低的技術級尺寸(technology class size),例如10奈米級尺寸,或在重覆間距距離不大於40奈米時,自對準雙重圖案化(SADP)製程此時用來提供包括多層陣列的互連系統10,該等陣列由設置於介電層16中的數對平行筆直金屬化溝槽(或互連線)12及14組成。各介電層16的互連線12及14之陣列與毗鄰介電層的陣列(未圖示)的相對方向常有90度角。該等多個介電層與由數個通孔組成的系統連接,使得,一旦該等溝槽及通孔被金屬化,互連系統10的層級之間就會有電性連續性。
為了提供裝置機能,阻斷相鄰互連線12及14之電連續性的多個未對準介電區塊18及20會被圖案化在特定位置的介電層中,以引導介電層16與裝置之間的電流流動。通過一系列的微影製程,區塊18及20被圖案化於介電層16中。在示範理想情況下,如第1圖所示,微影製程經完全對準成區塊18可打斷與任何相鄰互連線14有關但不伸入互連線14的精確主動互連線12。另外,區塊20打斷互連線14而不伸入任何鄰線12。
問題是,微影欠對準(lithographic misalignment)或重疊(overlay)在較低的技術節點尺寸是重大的問題,例如在技術級尺寸不大於10奈米時或在重覆間距距離不大 於40奈米時。重疊為兩個微影層(或步驟)之對準程度的度量。重疊可在X或Y方向並且用長度單元表示。
量產時,考慮到在最差的三標準差(3 sigma)情形下的重疊控制,經微影設置的介電區塊18及20必須大到足以確保它們總是會切斷應該切斷的主動線(亦即,各自為線12及14)而不會剪到任何鄰線。在例示最差的三標準差情形下,如第2圖的先前技術所示,至少以10奈米級或更小而言或以40奈米或更小的間距而言,在少數幾個可接受的情形下,當前最先進的三標準差重疊控制沒有精確到足以防止介電區塊18及20過度伸入主動鄰線。亦即,區塊18伸入鄰線14以及區塊20伸入鄰線12的失敗率會在工業可接受的三標準差標準之外。
區塊18(應該只切斷線12)不必要地過度伸入鄰線14,以及區塊20(與線14相關)不必要地過度伸入鄰線12,在最差條件下可能完全打斷錯線的電性連續性。另外,不經意地只被部份切斷的線可能仍然傳導一段時間,但是會過熱而提前失效。
因此,亟須一種對於能容忍微影欠對準或重疊之互連線進行圖案化的方法。另外,亟須一種方法,其能夠圖案化在互連線之間的介電區塊使得該等區塊不會剪到鄰線。
本發明藉由提供一種優於且可替代先前技術的方法,其能夠在積體電路中形成互連線及相關連續性介 電區塊的圖案。該圖案包括用於形成貝他及伽馬互連線的數個交替的貝他及伽馬區域。該圖案也包括至少一貝他區塊遮罩部用於形成越過貝他線的連續性貝他介電區塊,其中該貝他介電區塊不伸入伽馬線。該圖案更包括至少一伽馬區塊遮罩部用於形成越過伽馬線的連續性伽馬介電區塊,其中該伽馬介電區塊不伸入貝他線。
根據本發明的一或更多態樣,一種形成圖案的方法包括:提供一結構,其具有第一微影堆疊(lithographic stack)、心軸層及設置於介電堆疊上面的圖案層。然後,圖案化該結構以在該心軸層中形成數個心軸。接下來,設置間隔體層於該等心軸上面。蝕刻該間隔體層以形成設置於該等心軸之側壁上的數個間隔體,該等間隔體及該等心軸界定正交地延伸穿過該介電堆疊的貝他及伽馬區域。貝他區域包括貝他區塊遮罩部以及伽馬區域包括該圖案層的伽馬區塊遮罩部。蝕刻在該貝他區塊遮罩部上面的貝他柱體遮罩,該貝他柱體遮罩不在任何毗鄰貝他區域上面延伸。蝕刻在該伽馬區塊遮罩部上面的伽馬柱體遮罩,該伽馬柱體遮罩不在任何毗鄰伽馬區域上面延伸。該方法也包括蝕刻該結構以在該圖案層中形成一圖案,該圖案包括該等伽馬及貝他區塊遮罩部。
在本發明的另一示範具體實施例中,該方法包括提供具有設置於圖案層上面之心軸層的結構。然後,圖案化該結構以在該心軸層中形成數個心軸。接下來,設置一間隔體層於該等心軸上面。蝕刻該間隔體層以形成設 置於該等心軸之側壁上的數個間隔體。該等間隔體及心軸界定正交地延伸穿過該圖案層的替代貝他及伽馬區域。一貝他區域包括一貝他區塊遮罩部以及一伽馬區域包括該圖案層的一伽馬區塊遮罩部。蝕刻在該貝他區塊遮罩部上面的一貝他柱體遮罩。該貝他柱體遮罩不在任何毗鄰貝他區域上面延伸。蝕刻在該伽馬區塊遮罩部上面的一伽馬柱體遮罩。該伽馬柱體遮罩不在任何毗鄰伽馬區域上面延伸。該方法也包括蝕刻該結構以在該圖案層中形成一圖案,該圖案包括該等伽馬及貝他區塊遮罩部。
10‧‧‧互連系統
12、14‧‧‧溝槽/互連線
16‧‧‧介電層
18、20‧‧‧未對準介電區塊
100‧‧‧結構
102‧‧‧介電堆疊
104‧‧‧氮化鈦(TiN)圖案層
106‧‧‧非晶矽(a-Si)心軸層
108‧‧‧第一微影堆疊
110‧‧‧第一氮氧化矽介電層(第一SiON介電層)
112‧‧‧超低介電常數(ULK)層
114‧‧‧蝕刻終止層
116‧‧‧金屬化層
118‧‧‧互連線
120‧‧‧第二蝕刻終止層
122‧‧‧埋層
124‧‧‧光阻層
126‧‧‧抗反射鍍膜(BARC)底層
128‧‧‧第二SiON介電層
130‧‧‧旋塗硬遮罩(SOH)層
132‧‧‧平行心軸
134‧‧‧間距
136‧‧‧圖案
138‧‧‧非心軸(或伽馬)互連線
140‧‧‧心軸(或貝他)互連線
142‧‧‧伽馬(非心軸)區塊遮罩部
144‧‧‧貝他區塊遮罩部
146‧‧‧心軸132的寬度
148‧‧‧間隔體層
150‧‧‧間隔體
152‧‧‧寬度
154A、154B、154C‧‧‧貝他區域/心軸區域
156A、156B‧‧‧伽馬區域/非心軸區域
158‧‧‧寬度
160‧‧‧距離
162‧‧‧第二微影堆疊
164‧‧‧光阻層
166‧‧‧BARC層
168‧‧‧SiON介電層
170‧‧‧SOH層
172‧‧‧伽馬柱體遮罩(或伽馬柱體)
174‧‧‧第三微影堆疊
176‧‧‧光阻層
178‧‧‧BARC層
180‧‧‧SiON介電層
182‧‧‧SOH層
184‧‧‧貝他柱體遮罩(或貝他柱體)
186‧‧‧貝他互連線
188‧‧‧伽馬互連線
190‧‧‧貝他介電區塊
192‧‧‧伽馬介電區塊
由以下結合附圖的詳細說明可更加明白本發明。
第1圖的示範具體實施例之簡化上視圖圖示在理想情況下具有對準介電區塊的先前技術互連系統;第2圖的示範具體實施例之簡化上視圖圖示在最差情況下具有欠對準介電區塊之先前技術互連系統;第3A圖的示範具體實施例之簡化透視圖根據本發明圖示一種用於積體電路裝置的結構,其具有設置於心軸層上面的第一微影堆疊、設置於圖案層上面的心軸層、以及設置於介電堆疊上面的圖案層;第3B圖為第3A圖的側視圖;第4圖的示範具體實施例之簡化透視圖根據本發明圖示用於互連系統的圖案;第5A圖的示範具體實施例之透視圖圖示具 有被圖案化於心軸層中之心軸的第3A圖結構;第5B圖為第5A圖的側視圖;第6A圖的示範具體實施例之透視圖圖示具有設置於心軸上面之間隔體層的第5A圖結構;第6B圖為第6A圖的側視圖;第7A圖的透視圖根據本發明圖示具有經非等向性蝕刻成可暴露心軸正面之間隔體層的第6A圖結構;第7B圖為第7A圖的側視圖;第8A圖的透視圖圖示具有第二微影堆疊設置於其上的第7A圖結構;第8B圖為第8A圖的側視圖;第9A圖的透視圖圖示具有伽馬柱體遮罩設置於其上的第8A圖結構;第9B圖為第9A圖的側視圖;第10A圖的透視圖圖示伽馬柱體遮罩已被移除以暴露圖案層之伽馬區塊遮罩部的第9A圖結構;第10B圖為第10A圖的側視圖;第11A圖的透視圖圖示具有第三微影堆疊設置於其上的第10A圖結構;第11B圖為第11A圖的側視圖;第12A圖的透視圖圖示有貝他柱體遮罩設置於其上的第11A圖結構;第12B圖為第12A圖的側視圖;第13A圖的透視圖圖示心軸已被蝕刻去掉的 第12A圖結構;第13B圖為第13A圖的側視圖;第14A圖的透視圖圖示貝他區域中之暴露圖案層已被蝕刻去掉的第13A圖結構;第14B圖為第14A圖的側視圖;第15A圖的透視圖根據本發明圖示貝他柱體遮罩已被移除以暴露圖案的第14A圖結構;第15B圖為第15A圖的側視圖;第16圖的上視圖根據本發明圖示具有貝他及伽馬互連線設置於介電堆疊中的第15A圖結構。
此時描述一些示範具體實施例供整體了解揭示於本文的方法、系統及裝置之結構、功能、製造及用途的原理。這些具體實施例的一或更多實施例圖示於附圖。熟諳此藝者應瞭解,具體描述於本文及圖示於附圖的方法、系統及裝置均為非限定性示範具體實施例而且本發明的範疇單獨由申請專利範圍界定。在說明一示範具體實施例時所圖示及描述的特徵可與其他具體實施例的特徵結合。此類修改及變更係意圖被包括在本發明的範疇內。
第3圖至第16圖根據本發明圖示形成由用於積體電路之互連線及相關連續性區塊組成之圖案的各種方法示範實施例。
第3A圖及第3B圖的示範具體實施例之簡化視圖根據本發明圖示處於中間製造階段的積體電路裝置之 結構100。結構100包括有氮化鈦(TiN)圖案層104設置於其上以及在圖案層104上面設置非晶矽(a-Si)心軸層106的介電堆疊102。結構100也包括設置於心軸層106上面的第一微影堆疊108。
取決於諸如應用要求、成本、設計偏好之類的因子,介電堆疊102可包括層堆疊的許多不同組合。在此示範具體實施例中,介電堆疊102包括第一氮氧化矽介電層(第一SiON介電層)110,其設置於超低介電常數(ULK)層112上面,例如由矽、碳、氧及氫(SiCOH層)之各種組合構成的介電層。
ULK層112設置於也被包括在介電堆疊102中的蝕刻終止層114上面。在此具體實施例中,蝕刻終止層114為由矽、碳及氮(SiCN)層之各種組合構成的介電層。
介電堆疊102設置於包含構成用於結構100之電性互連系統之一部份之多條互連線118的金屬化層116上面。接著,金屬化層116設置於第二蝕刻終止層120上面。第二蝕刻終止層120設置於由從基板(未圖示)向上之數個埋層122組成的複雜堆疊上面。
取決於諸如應用要求、設計或專屬偏好之類的參數,微影堆疊108可由數個不同種類的層構成。此類層堆疊之一包括由4個薄膜組成的堆疊,其包括(由上到下)光阻層(resist layer)124、抗反射鍍膜(BARC)底層126、第二SiON介電層128及旋塗硬遮罩(SOH)層130。SOH的組合物通常為非晶碳,以及使用旋塗方法來沉積它使得該膜 可自我平坦化。
一旦堆疊108設置於心軸層106上面,通過眾所周知的微影技術,圖案化由平行心軸132組成的陣列於微影堆疊108的光阻層124中。應注意,在此示範具體實施例中,心軸之間的間距134(亦即,重覆特徵在積體電路上的中心至中心距離)設定為80奈米。
心軸層106設置於圖案層104上面的功能是要隔離在一系列製程中可形成於分離諸層104、106之中的不同幾何特徵。最終可加工該等特徵以組合成圖案層104以形成圖案136,如第4圖所示。
請參考第4圖,如以下所詳述的,圖案136會用來把平行溝槽的陣列蝕刻成介電堆疊102的ULK層112,它隨後會被金屬化以形成互連線,這些互連線為結構100之電性互連系統的至少一部份。更特別的是,圖案136界定非心軸(或伽馬)互連線138設置在ULK層112之伽馬區域中的位置。另外,圖案136界定心軸(或貝他)互連線140設置在ULK層112之貝他區域中的位置。該等伽馬及貝他區域以互相交替的方式設置。
圖案136包括一些伽馬(非心軸)區塊遮罩部142,彼等界定伽馬區塊在ULK層112中阻斷伽馬互連線之電性連續性的位置。伽馬區塊142延伸越過伽馬區域的全寬,但是不伸入可切斷貝他互連線的任何毗鄰貝他區域。圖案136也包括界定貝他區塊在ULK層112中阻斷貝他互連線之電性連續性之位置的貝他區塊遮罩部144。貝 他區塊144延伸越過貝他區域的全寬,但是不伸入可切斷伽馬互連線的任何毗鄰伽馬區域。
請參考第5A圖及第5B圖,隨後用各種眾所周知的製程蝕刻及修整光阻層124中的心軸132以,在此實施例中,實質減少心軸132的寬度(用箭頭146表示)至20奈米以及使心軸向下延伸到心軸層106。應注意,重要的是,即使心軸132的寬度146已減少到20奈米,80奈米的間距134沒有變。
也應注意,重要的是,心軸層106(從而,心軸132)與圖案層104有不同的材料組合物以便在後續的步驟中能夠選擇性蝕刻各個特徵。在此特殊示範具體實施例中,氮化鈦(TiN)被選為圖案層104的材料以及非晶矽(a-Si)被選為心軸132的材料。不過,熟諳此藝者應瞭解,可使用許多其他材料。必要的是,圖案層104的材料與心軸132的材料不同足以使得這兩個材料對於不同的蝕刻製程會有不同的蝕刻速率。更佳的是,該等材料的不同程度應足以使得第一蝕刻製程可輕易蝕刻圖案層104而心軸132一點都不會被蝕刻,同時對於不同的第二蝕刻製程,心軸132容易蝕刻而圖案層104一點都不會被蝕刻。以此方式,在各種其餘步驟中,可選擇性蝕刻心軸132及圖案層104。
請參考第6A圖及第6B圖,間隔體層148設置於結構100上面。在此實施例中,間隔體層148為二氧化矽(SiO2)薄膜,其係共形地塗上心軸132(從而,心軸層106)及暴露圖案層104。間隔體層148的SiO2材料組合物 被選擇為與心軸132(從而,心軸層106)及圖案層104不同的SiO2材料組合物。也可使用其他材料用於間隔體層148。不過,高度期望的情況是,間隔體層148之材料組合物的不同程度足以能夠選擇性蝕刻心軸132、圖案層104及間隔體層148的任何組合。
間隔體層148可用可精確控制膜厚的沉積製程來鋪設,例如原子層沉積(ALD)製程。在此具體實施例中,膜厚被控制在大致20奈米。
請參考第7A圖及第7B圖,例如用RIE製程,間隔體層148被非等向性蝕刻成可暴露圖案層104之正面的一部份和暴露心軸132的上表面。此外,該非等向性蝕刻製程形成由設置於心軸132側壁上之間隔體150組成的陣列。由於該非等向性蝕刻製程實質只在垂直方向蝕刻,所以其餘間隔體有大致等於20奈米之原始間隔體層厚度的寬度152。
應注意,重要的是,互連線製造的先前技術方法通常在加工流程的此一階段移除心軸132,有效地把間距距離割成兩半(在此實施例中,是從80奈米至40奈米)。如下文所詳細解釋的,本發明的優點是讓心軸132保持原狀直到後面的加工流程。
如第7B圖所示,間隔體150及心軸132界定在伽馬區域(在此也被稱為“非心軸區域”)156A、156B之間交替的貝他區域(在此也被稱為“心軸區域”)154A、154B、154C。該等貝他及伽馬區域正交地(垂直地)延伸穿 過包括介電堆疊102的整個結構100。貝他區域154B包括圖案層104中之圖案136的貝他區塊遮罩部144(第4圖圖示最清楚)。伽馬區域156B包括圖案層104中之圖案136的伽馬區塊遮罩部142(第4圖圖示最清楚)。
更特別的是,貝他區域154A、B、C延伸穿過心軸132且有等於心軸寬度146的寬度。貝他區域154A、B、C延伸穿過且界定貝他(或心軸)互連線在圖案136中的位置140(第4圖圖示最清楚)。在此特別實施例中,由於心軸132有20奈米的設定寬度,所以貝他區域(及貝他區域內的心軸互連線)會有20奈米的寬度。
再者,更特別的是,伽馬區域156A、B延伸穿過圖案層104中沒有任何上覆間隔體150或心軸132的暴露部份。伽馬區域156A、B延伸穿過且界定伽馬(或非心軸)互連線在圖案136中的位置138(第4圖圖示最清楚)。
伽馬區域156A、B的寬度158等於心軸132的距離160減去兩倍間隔體寬度152。在此示範具體實施例中,由於間距有80奈米以及心軸有20奈米,因此心軸之間的距離160有60奈米(80奈米間距減去20奈米心軸寬度)。再者,由於間隔體寬度152已被控制為20奈米,所以伽馬區域寬度158(及伽馬區域內的非心軸互連線)也有20奈米(心軸間的60奈米的距離減去兩倍的20奈米的間隔體寬度)。
儘管此示範具體實施例以3個貝他區域154A、B、C及兩個伽馬區域156A、B圖解說明,然而此 加工流程可圖案化任意多個貝他或伽馬區域。另外,儘管此實施例以20奈米的貝他(心軸)區域寬度146及20奈米的伽馬(非心軸)區域寬度圖解說明,然而熟諳此藝者應瞭解,貝他及伽馬區域寬度可選擇任何寬度。此外,在同一個積體電路結構上,該等寬度也可隨著貝他區域而有所不同或隨著伽馬區域而有所不同。
請參考第8A圖及第8B圖,第二微影堆疊162設置於結構100上面。微影堆疊162再度由(由上到下)光阻層164、BARC層166、SiON介電層168及SOH層170構成。然後,將伽馬柱體遮罩(或伽馬柱體)172圖案化於堆疊162之光阻層164的預定位置。更特別的是,為了形成伽馬區塊遮罩部142(第4圖圖示最清楚),伽馬柱體遮罩172居中地設置於伽馬區域156B的全寬158上面。
請參考第9A圖及第9B圖,非等向性蝕刻製程,例如RIE蝕刻製程,隨後用來把伽馬柱體172選擇性蝕刻成為SOH層170,使得它整個設置在貝他區域156B中之圖案層104的伽馬區塊遮罩部142上面(第4圖圖示最清楚)。另外,該蝕刻製程暴露出其他伽馬區域中不被伽馬柱體172覆蓋的圖案層104(在此範例,為伽馬區域156A)。
伽馬區塊遮罩部142最終會用來形成通到在介電堆疊102之ULK層112中之伽馬(非心軸)互連線的電性連續性介電區塊(伽馬區塊)。應注意,在此實施例中,該等互連線的寬度大致有20奈米。因此,如前述,至關重要的是,伽馬柱體172被精確地安置成其前緣不過度伸入 相鄰暴露的互連線。在心軸132已被移除的習知先前技術加工流程中,如果伽馬柱體172的前緣伸進毗鄰暴露的貝他區域154B的話,伽馬柱體172會過度延伸。由於該過度延伸的距離為單一間隔體150的寬度(在此實施例中,只有20奈米),這很難用習知微影技術來控制及防止。在這些情況下,伽馬柱體172會形成不經意地削剪貝他互連線的伽馬區塊。
不過,有利的是,在本發明中,已讓心軸132保持原狀以保護毗鄰的貝他區域154B不會受到伽馬柱體172的過度延伸。因此,除非伽馬柱體的前緣伸進毗鄰的伽馬區域(在此情形下,為伽馬區域156A),否則該伽馬柱體不會過度延伸,而不是限制伽馬柱體172過度延伸到任何毗鄰貝他區域。這意謂在伽馬柱體172可能不經意地形成會削剪伽馬互連線的伽馬區塊之前,伽馬柱體172的前緣將必須延伸超過整個心軸132以及保護貝他區域154B的一對相關間隔體150。在此實施例中,由於心軸132及間隔體150各有20奈米的寬度,過度延伸的距離整整有60奈米,這在習知最先進微影製程的重疊控制內算情況良好。
一旦伽馬柱體172已被蝕刻成為SOH層170,非等向性蝕刻去掉TiN圖案層104在伽馬區域156A、156B中不被伽馬柱體172覆蓋的部份。這會暴露圖案136的伽馬互連線位置138(第4圖圖示最清楚)。
請參考第10A圖及第10B圖,伽馬柱體172 從結構100移除。這暴露圖案136的伽馬區塊遮罩部142(第4圖圖示最清楚)。
請參考第11A圖及第11B圖,第三微影堆疊174設置於結構100上面。微影堆疊174再度由(由上到下)光阻層176、BARC層178、SiON介電層180及SOH層182構成。貝他柱體遮罩(或貝他柱體)184隨後圖案化於堆疊174之光阻層176的預定位置。更特別的是,為了形成貝他區塊遮罩部144(第4圖圖示最清楚),貝他柱體遮罩184居中地設置於貝他區域154B的全寬146上面。
請參考第12A圖及第12B圖,非等向性蝕刻製程,例如RIE蝕刻製程,隨後被用來把貝他柱體184選擇性蝕刻成為SOH層182。貝他柱體184經安置成它可整個設置於在貝他區域154B中的心軸132上面,其係重疊圖案層104的貝他區塊遮罩部144(第4圖圖示最清楚)。
另外,SOH層182的蝕刻製程停在暴露心軸132之正面的點,而不是將SOH層182一路蝕刻到圖案層104。以此方式,用SOH層182覆蓋及保護伽馬區域156A及156B,同時暴露貝他區域154A及154C以便選擇性蝕刻。
貝他區塊遮罩部144最終會用來形成通到在介電堆疊102之ULK層112中之貝他(心軸)互連線的電性連續性介電區塊(貝他區塊)。應注意,在此實施例中,該等互連線的寬度實質有20奈米。因此,如前述,至關重要的是,貝他柱體184被精確地安置成其前緣不過度伸入相鄰暴露互連線。在SOH層182已被整個移除的習知先前技 術加工流程中,如果貝他柱體184的前緣伸進毗鄰暴露的伽馬區域156A及156B的話,貝他柱體184會過度延伸。由於過度延伸距離為單一間隔體150的寬度(在此實施例僅有20奈米),所以很難用習知微影技術來控制及防止。在這些情況下,貝他柱體184會形成不經意地削剪伽馬互連線的貝他區塊。
不過,有利的是,在本發明中,已讓SOH層182中重疊毗鄰伽馬區域156A及156B的部份保持原狀以保護該等伽馬區域不受到貝他柱體184的過度延伸。因此,除非前緣伸進毗鄰的貝他區域(在此情形下,為貝他區域154A及154C),否則該貝他柱體不會過度延伸,而不是限制貝他柱體184過度延伸到任何毗鄰伽馬區域。這意謂在貝他柱體184可能不經意地形成會削剪貝他互連線之貝他區塊之前,貝他柱體184的前緣將必須延伸超過兩個毗鄰間隔體150及兩者跨過的伽馬區域。在此實施例中,由於伽馬區域156A及156B和間隔體150各有20奈米的寬度,所以過度延伸的距離整整有60奈米,這在習知最先進微影製程的重疊控制內算情況良好。
請參考第13A圖及第13B圖,一旦貝他柱體184被蝕刻成SOH層182,選擇性地蝕刻去除貝他區域154A及154C的暴露a-Si心軸132。用SOH層182保護伽馬區域156A、156B及貝他區域154B不受到蝕刻製程。
請參考第14A圖及第14B圖,一旦貝他區域154A及154C中的心軸132已被蝕刻去除,非等向性蝕刻 去除TiN圖案層104在貝他區域154A、154B及154C中不被貝他柱體184覆蓋的部份。這會暴露圖案136的貝他互連線位置140(第4圖圖示最清楚)。
請參考第15A圖及第15B圖,蝕刻去掉貝他柱體184與SOH層182的其餘部份。這會暴露圖案層104中的全部圖案136。
此時,製程準備蝕刻圖案136以在介電堆疊102中之ULK層112的貝他及伽馬區域154、156中各自形成貝他及伽馬線溝槽。另外,會形成從圖案136之貝他區塊遮罩部144越過貝他線溝槽的貝他介電區塊。會形成從圖案136之伽馬區塊遮罩部142越過伽馬線溝槽的另一伽馬介電區塊。
請參考第16圖,在溝槽形成後,金屬會設置在ULK層112的伽馬及貝他線溝槽中以形成由交替平行且線間有40奈米間距的貝他互連線186及伽馬互連線188組成的陣列。貝他介電區塊190(由貝他區塊遮罩部144形成)會延伸越過貝他互連線186而不伸入伽馬互連線188,以及伽馬介電區塊192(由伽馬區塊遮罩部142形成)會延伸越過伽馬互連線188而不伸入貝他互連線186。
由於貝他及伽馬介電區塊190及192的界限由框住它們的心軸132及間隔體150界定,所以介電區塊190、192可視為自對準。亦即,框住在貝他區域154A、154B、154C中之心軸132的間隔體150提供貝他介電區塊190的硬停止(hard stop)。另外,框住伽馬區域156A及156B 之邊界的間隔體150也提供伽馬介電區塊192的硬停止。
儘管此實施例展示80奈米的心軸間距與40奈米的間隔體間距,然而熟諳此藝者應瞭解,形成圖案的此一方法可使用其他的間距。例如,心軸陣列可具有100奈米或更小的間距,以及間隔體陣列可具有50奈米或更小的間距。
儘管已參考特定具體實施例描述本發明,然而應瞭解,在所述本發明概念的精神及範疇內可做出許多改變。因此,希望本發明不受限於所述具體實施例,而是具有用以下請求項語言界定的完整範疇。
100‧‧‧結構
110‧‧‧第一氮氧化矽介電層(第一SiON介電層)
112‧‧‧超低介電常數(ULK)層
114‧‧‧蝕刻終止層
116‧‧‧金屬化層
120‧‧‧第二蝕刻終止層
122‧‧‧埋層
136‧‧‧圖案
138‧‧‧非心軸(或伽馬)互連線
140‧‧‧心軸(或貝他)互連線
142‧‧‧伽馬(非心軸)區塊遮罩部
144‧‧‧貝他區塊遮罩部

Claims (20)

  1. 一種方法,包含:提供一結構,其具有第一微影堆疊、心軸層及設置於介電堆疊上面的圖案層;圖案化該結構以在該心軸層中形成數個心軸;設置間隔體層於該等心軸上面;蝕刻該間隔體層以形成設置於該等心軸之側壁上的數個間隔體,該等間隔體及該等心軸界定正交地延伸穿過該介電堆疊的貝他及伽馬區域,貝他區域包括貝他區塊遮罩部以及伽馬區域包括該圖案層的伽馬區塊遮罩部;蝕刻在該貝他區塊遮罩部上面的貝他柱體遮罩,該貝他柱體遮罩不在任何毗鄰貝他區域上面延伸;蝕刻在該伽馬區塊遮罩部上面的伽馬柱體遮罩,該伽馬柱體遮罩不在任何毗鄰伽馬區域上面延伸;以及蝕刻該結構以在該圖案層中形成一圖案,該圖案包括該等伽馬及貝他區塊遮罩部。
  2. 如申請專利範圍第1項所述之方法,其包含:該貝他區域延伸穿過該等心軸,以及該伽馬區域延伸穿過該圖案層中沒有任何上覆間隔體及心軸的部份。
  3. 如申請專利範圍第2項所述之方法,其包含:該貝他區域具有等於心軸寬度的寬度;以及該伽馬區域的寬度等於該等心軸之間的距離減去 兩倍的間隔體寬度。
  4. 如申請專利範圍第1項所述之方法,其包含:設置由數層組成的第二微影堆疊於該結構上面,該第二微影堆疊包括作為頂層的光阻層與作為底層的旋塗硬遮罩(SOH)層;圖案化該伽馬柱體遮罩於該光阻層中;通過該SOH層非等向性蝕刻該微影堆疊以形成該伽馬柱體遮罩於該SOH層中,以及暴露該圖案層在數個伽馬區域中不被該伽馬柱體遮罩覆蓋的部份;以及選擇性蝕刻該等圖案層暴露部份以形成該圖案的數個伽馬互連線位置。
  5. 如申請專利範圍第4項所述之方法,其包含:移除該伽馬柱體遮罩以暴露該圖案之該伽馬區塊遮罩部。
  6. 如申請專利範圍第5項所述之方法,其包含:設置由數層組成之第三微影堆疊於該結構上面,該第三微影堆疊包括作為頂層的光阻層與作為底層的旋塗硬遮罩(SOH)層;圖案化該貝他柱體遮罩於該光阻層中;通過該SOH層非等向性蝕刻該第三微影堆疊以形成該貝他柱體遮罩於該SOH層中,該貝他柱體遮罩設置於在貝他區域中的心軸上面,其中,該心軸重疊該圖案之該貝他區塊遮罩部;以及非等向性蝕刻該SOH層以暴露該等心軸之正面而不暴露在該等伽馬區域中的該圖案層。
  7. 如申請專利範圍第6項所述之方法,其包含:選擇性蝕刻去掉該等貝他區域的該等心軸以暴露在該等貝他區域中的該圖案層。
  8. 如申請專利範圍第7項所述之方法,其包含:選擇性蝕刻在該等貝他區域中的該圖案層的暴露部份以在該圖案中形成數個貝他互連線位置。
  9. 如申請專利範圍第8項所述之方法,其包含:蝕刻去掉該貝他柱體遮罩和該SOH層的其餘部份以完全暴露該圖案。
  10. 如申請專利範圍第9項所述之方法,其包含:蝕刻該圖案以:各自在該介電堆疊之該等伽馬及貝他區域中形成數個伽馬及貝他線溝槽,形成從該圖案之該貝他區塊遮罩部越過貝他線溝槽的貝他介電區塊,以及形成從該圖案之該伽馬區塊遮罩部越過伽馬線溝槽的伽馬介電區塊;以及設置金屬於該等伽馬及貝他線溝槽中以形成由數條交替平行的伽馬及貝他互連線組成的陣列;其中,該貝他介電區塊延伸越過貝他互連線而不伸入伽馬互連線,以及該伽馬介電區塊延伸越過伽馬互連線而不伸入貝他互連線。
  11. 如申請專利範圍第1項所述之方法,其中,該等心軸具有100奈米或更小的間距。
  12. 如申請專利範圍第11項所述之方法,其中,該等間隔體具有等於該等心軸之該間距之一半的間距。
  13. 如申請專利範圍第12項所述之方法,其中,該等間隔體具有等於50奈米或更小的間距。
  14. 如申請專利範圍第1項所述之方法,其中,該心軸層、圖案遮罩層及間隔體層由不同的材料構成。
  15. 如申請專利範圍第14項所述之方法,其中,該心軸層、圖案層及間隔體層由氮化鈦、非晶矽及氧化矽中之一者構成。
  16. 一種方法,包含:提供具有設置於圖案層上面之心軸層的結構;圖案化該結構以在該心軸層中形成數個心軸;設置間隔體層於該等心軸上面;蝕刻該間隔體層以形成設置於該等心軸之側壁上的數個間隔體,該等間隔體及心軸界定正交地延伸穿過該圖案層的數個交替的貝他及伽馬區域,貝他區域包括貝他區塊遮罩部以及伽馬區域包括該圖案層的伽馬區塊遮罩部;蝕刻在該貝他區塊遮罩部上面的貝他柱體遮罩,該貝他柱體遮罩不在任何毗鄰貝他區域上面延伸;蝕刻在該伽馬區塊遮罩部上面的伽馬柱體遮罩,該伽馬柱體遮罩不在任何毗鄰伽馬區域上面延伸;以及蝕刻該結構以在該圖案層中形成一圖案,該圖案包括該等伽馬及貝他區塊遮罩部。
  17. 如申請專利範圍第16項所述之方法,其包含:該貝他區域延伸穿過該等心軸,以及該伽馬區域延伸穿過該圖案層中沒有任何上覆間隔體及心軸的部份。
  18. 如申請專利範圍第16項所述之方法,其包含:設置由數層組成的第二微影堆疊於該結構上面,該第二微影堆疊包括作為頂層的光阻層與作為底層的旋塗硬遮罩(SOH)層;圖案化該伽馬柱體遮罩於該光阻層中;通過該SOH層非等向性蝕刻該微影堆疊以形成該伽馬柱體遮罩於該SOH層中以及暴露該圖案層在數個伽馬區域中不被該伽馬柱體遮罩覆蓋的部份;以及選擇性蝕刻該圖案層的暴露部份以形成該圖案的數個伽馬互連線位置。
  19. 如申請專利範圍第18項所述之方法,其包含:移除該伽馬柱體遮罩以暴露該伽馬區塊遮罩部;設置由數層組成之第三微影堆疊於該結構上面,該第三微影堆疊包括作為底層的旋塗硬遮罩(SOH)層;圖案化該貝他柱體遮罩於該SOH層中,該貝他柱體遮罩設置於在貝他區域中的心軸上面,其中,該心軸重疊該圖案之該貝他區塊遮罩部;非等向性蝕刻該SOH層以暴露該等心軸之正面而不暴露在該等伽馬區域中的該圖案層;選擇性蝕刻去掉該等貝他區域的該等心軸以暴露 在該等貝他區域中的該圖案層;選擇性蝕刻在該等貝他區域中的該圖案層之暴露部份以在該圖案中形成數個貝他互連線位置;以及蝕刻去掉該貝他柱體遮罩和該SOH層的其餘部份以完全暴露該圖案。
  20. 如申請專利範圍第19項所述之方法,其包含:設置該圖案層於設置在其中的超低介電常數(ULK)層上面,該等伽馬及貝他區域正交地延伸穿過該ULK層;蝕刻該圖案以:各自在該ULK層之該等伽馬及貝他區域中形成數個伽馬及貝他線溝槽,形成從該圖案之該貝他區塊遮罩部越過貝他線溝槽的貝他介電區塊,以及形成從該圖案之該伽馬區塊遮罩部越過伽馬線溝槽的伽馬介電區塊;以及設置金屬於該等伽馬及貝他線溝槽中以形成由數條交替平行的伽馬及貝他互連線組成的陣列;其中,該貝他介電區塊延伸越過貝他互連線而不伸入伽馬互連線,以及該伽馬介電區塊延伸越過伽馬互連線而不伸入貝他互連線。
TW105137245A 2016-03-22 2016-11-15 形成用於心軸及非心軸互連線之自對準連續性區塊之方法 TWI634593B (zh)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809116B (zh) * 2018-06-08 2023-07-21 美商微材料有限責任公司 產生完全自對準通孔之方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10199270B2 (en) * 2017-05-25 2019-02-05 Globalfoundries Inc. Multi-directional self-aligned multiple patterning
EP3618103A1 (en) 2018-08-30 2020-03-04 IMEC vzw A patterning method
KR20200033067A (ko) 2018-09-19 2020-03-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
EP3660890B1 (en) 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
EP3723112B1 (en) 2019-04-09 2023-12-20 Imec Vzw Method for forming a gate mask layer
US11158536B2 (en) 2020-01-07 2021-10-26 International Business Machines Corporation Patterning line cuts before line patterning using sacrificial fill material
US11527434B2 (en) 2020-02-20 2022-12-13 International Business Machines Corporation Line cut patterning using sacrificial material
US11373880B2 (en) 2020-09-22 2022-06-28 International Business Machines Corporation Creating different width lines and spaces in a metal layer
CN113097133A (zh) * 2021-04-02 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US8802451B2 (en) * 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8298943B1 (en) * 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
KR20140008863A (ko) 2012-07-12 2014-01-22 에스케이하이닉스 주식회사 더블 spt를 이용한 반도체 소자의 미세패턴 형성방법
US9269747B2 (en) * 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
US9362133B2 (en) * 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US8716156B1 (en) * 2013-02-01 2014-05-06 Globalfoundries Inc. Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US8932957B2 (en) * 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9093386B2 (en) * 2013-11-20 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-damage-free etching
US9257282B2 (en) * 2014-05-02 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9123656B1 (en) 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US20160049307A1 (en) * 2014-08-15 2016-02-18 Yijian Chen Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques
US9508642B2 (en) 2014-08-20 2016-11-29 Globalfoundries Inc. Self-aligned back end of line cut
US9263325B1 (en) 2014-08-20 2016-02-16 Globalfoundries Inc. Precut metal lines

Cited By (1)

* Cited by examiner, † Cited by third party
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TWI809116B (zh) * 2018-06-08 2023-07-21 美商微材料有限責任公司 產生完全自對準通孔之方法

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