JP4435069B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造に用いるフォトマスクのパターン発生方法、半導体装置の製造方法、半導体装置及びパターン発生を実施するプログラムに関する。

大規模集積回路（ＬＳＩ）等の半導体装置の高速化に伴い、半導体装置に用いられるトランジスタ等の素子の微細化及び高集積化が進められている。このような半導体装置では、ウェハ上に設けられる層間絶縁膜に埋め込まれた導電性ビアやコンタクト等により素子や多層配線が接続される。半導体装置の微細化及び高集積化に対応して、多層配線層では、配線の幅や周期が縮小され、配線密度が増大する。その結果、同一配線層レベルの配線間の配線容量、及び異なる配線層間での配線容量が共に増加する。配線容量の増加により生じる配線遅延が半導体装置の高速化を阻害する。

同一配線層内において、配線層間を接続する導電性ビア又はコンタクトに接続された配線に近接して他の配線が配置された場合、配線の疎密が生じる。導電性ビア又はコンタクトに接続された配線と他の配線との間隔を、導電性ビア又はコンタクトと他の配線との間の距離より大きくする「コの字状」配線部を設けることにより、配線密度を均一化させて配線容量を低減しているものがある（例えば、特許文献１参照）。また、配線層間の配線容量を低減するために、層間絶縁膜として低誘電率（ｌｏｗ−ｋ）絶縁膜が用いられる。

例えば、コンピュータ支援設計（ＣＡＤ）等において、パターン処理領域に配置された配線パターンのレイアウトに、パターン被覆率が所望の基準値を超えるようにダミーパターンを発生させるパターン処理が行われる。しかし、パターン処理領域全体のパターン被覆率が基準値以上となっていればダミーパターンの発生はされない。また、パターン被覆率が基準値以下でも、パターン処理領域内に含まれる密集パターンが多いと、発生させることができるダミーパターンでは孤立パターン周辺の処理領域のパターン被覆率を基準値に対して十分に増加させることができない。その結果、パターン処理領域の全体では、所望のパターン被覆率を上回っていても、孤立パターン周辺の処理領域ではパターン被覆率は基準値より下回ってしまう。このように、孤立パターン及び密集パターンが含まれるパターン処理領域においては、孤立パターン周辺の処理領域のパターン被覆率を増加させるようにダミーパターン等の追加パターンを発生させることが困難である。
国際公開第０１／６３６７３号パンフレット

本発明の目的は、孤立パターン周辺の領域のパターン被覆率を増加させることができる半導体装置の製造方法を提供することにある。

本発明の態様によれば、（イ）パターン発生システムを用いて、同一配線層レベル内でパターン処理領域中の配線パターンに接続されるホールパターンを抽出し、ホールパターンを含むように所定面積の第１の処理領域を抽出し、第１の処理領域に含まれる配線層レベルの配線パターンのパターン被覆率を算出し、第１の処理領域に対して予め定められた基準値より第1の処理領域のパターン被覆率が大きくなるように第1の処理領域にパターン被覆率に基づいて発生させた追加パターンを配線パターンに配置した配線レイアウトのデータを作成し、（ロ）配線レイアウトのデータ及びホールパターンを規定するホールレイアウトのデータを用いて半導体装置の製造に用いる所定の配線層レベルのフォトマスクを作製し、(ハ) 半導体基板上に低誘電率絶縁膜を用いて層間絶縁膜を形成し、（ニ）層間絶縁膜の表面に塗布したレジスト膜にホールレイアウトが描画されたフォトマスクのパターンを転写してホールレジストパターンを形成し、（ホ）ホールレジストパターンをマスクとして層間絶縁膜を選択エッチングして、ホールパターンに対応するホールを層間絶縁膜に形成し、（ヘ）層間絶縁膜の表面に塗布した新たなレジスト膜に配線レイアウトが描画されたフォトマスクのパターンを転写して配線レジストパターンを形成し、（ト）配線レジストパターンをマスクとして層間絶縁膜を選択エッチングして、配線パターンに対応してホールに接続する配線溝、及び追加パターンに対応するダミー配線溝を層間絶縁膜に形成し、（チ）ホール、配線溝、及びダミー配線溝を形成した層間絶縁膜を加熱した後、ホール、配線溝、及びダミー配線溝に導電膜を充填することを含む半導体装置の製造方法が提供される。

本発明によれば、孤立パターン周辺の領域のパターン被覆率を増加させることができる半導体装置の製造方法を提供することが可能となる。

以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

本発明の実施の形態に係るパターン発生システムは、図１に示すように、パターン発生ユニット１０、入力装置１２、出力装置１４、外部記憶装置１６、及び描画システム１８等を備える。また、パターン発生ユニット１０は、入力部３０、領域設定部３２、パターン抽出部３４、領域抽出部３６、被覆率算出部３８、パターン処理部４０、出力部４２、及び内部メモリ４４等を備えている。

パターン発生ユニット１０は、設計情報を格納したファイルから配線パターンを規定する配線レイアウトデータ、及び配線パターンに接続可能なホールパターンを規定するホールレイアウトデータを読み出す。同一配線層レベル内でパターン処理領域の配線パターンに接続されるホールパターンを抽出し、ホールパターンを囲む第１の処理領域を抽出する。第１の処理領域に含まれる配線パターンのパターン被覆率を算出し、第１の処理領域にパターン被覆率に基づいて追加パターンを発生させる。

パターン発生ユニット１０は、通常のコンピュータシステムの中央処理装置（ＣＰＵ）の一部として構成すればよい。入力部３０、領域設定部３２、パターン抽出部３４、領域抽出部３６、被覆率算出部３８、パターン処理部４０、及び出力部４２は、それぞれ専用のハードウェアで構成しても良く、通常のコンピュータシステムのＣＰＵを用いて、ソフトウェアで実質的に等価な機能を有していても構わない。
パターン発生ユニット１０に接続された外部記憶装置１６は、設計情報ファイル２０、製造情報ファイル２２、及び描画データファイル２４等を備える。設計情報ファイル２０は、半導体装置の回路の仕様及び回路のレイアウト等を含むフォトマスクの設計情報を格納している。製造情報ファイル２２は、半導体装置の製造仕様、製造条件等を格納している。描画データファイル２４は、フォトマスクの作製に用いるマスクパターンの描画データを格納している。また、外部記憶装置１６は、パターン発生ユニット１０で実行される各処理のプログラム命令を記憶している。プログラム命令は必要に応じてパターン発生ユニット１０に読み込まれ、演算処理が実行される。外部記憶装置１６は、それぞれ、半導体ＲＯＭ、半導体ＲＡＭ等の半導体メモリ装置、磁気ディスク装置、磁気ドラム装置、磁気テープ装置などの補助記憶装置で構成してもよく、コンピュータのＣＰＵの主記憶装置で構成しても構わない。

描画システム１８は、図示を省略した描画制御ユニット及び描画装置等を備える。描画制御ユニットは、描画データファイル２４あるいはパターン発生ユニット１０からマスクパターンの描画データを取得する。描画装置は、描画制御ユニットにより取得された描画データを用いてフォトマスクの作製を実施する。

パターン発生ユニット１０の入力部３０は、設計情報ファイル２０に格納されている配線パターン及びホールパターンのレイアウトを読み出して取得する。例えば、配線レイアウト６０は、図２に示すように、配線パターン６２ａ、６２ｂ、及び６２ｃを含む。ホールレイアウト６４は、図３に示すように、ホールパターン６６を含む。ここで、配線パターン６２ａは、周辺領域のパターン被覆率が２０％以下の孤立パターンである。図示を省略した領域に密集パターンが配置されている。

図２及び図３に示した配線レイアウト６０及びホールレイアウト６４は、同一配線層レベル内の配線パターン６２ａ、６２ｂ、６２ｃとホールパターン６６をそれぞれ規定するものであって、図４に示すように、配線パターン６２ａの一端部にホールパターン６６が重なるように配置されている。例えば、配線レイアウト６０及びホールレイアウト６４を基に作製されたフォトマスクを用いて、デュアルダマシン構造の溝加工が行われる。図５に示すように、下層配線としてバリア層２７１及び導電膜７１が第１の層間絶縁膜７０に形成される。下層配線及び第１の層間絶縁膜７０上に拡散防止膜１７０が成膜される。拡散防止膜１７０の表面にホール層絶縁膜７２ａ、配線層絶縁膜７２ｂ、及びキャップ絶縁膜７２ｃが成膜され、第２の層間絶縁膜７４が形成される。配線パターン６２ａ及びホールパターン６６に対応して、配線層絶縁膜７２ｂに配線溝７６、及びホール層絶縁膜７２ａにビアホール７８がそれぞれ形成される。形成した配線溝７６及びビアホール７８に金属を充填してデュアルダマシン構造の配線層が形成される。

領域設定部３２は、図６に示すように、配線パターン６２ａ、６２ｂ、６２ｃをパターン処理領域８０に配置する。そして、配線パターン６２ａ、６２ｂ、６２ｃに対して、予め定められた設計規則に基いて禁止領域８２ａ、８２ｂ、８２ｃを配線パターン６２ａ、６２ｂ、６２ｃそれぞれの周囲に設定する。ここで、「禁止領域」とは、配線間及び配線層間の容量低減、光近接効果補正（ＯＰＣ）によるパターン接近や重なり発生の制限、及び上下配線層のパッドや電源ライン等のパターン配置による制約等から規定される設計規則に基いて、新たなパターンの発生が禁止された領域である。なお、実施の形態では、パターン処理領域８０として、例えば配線レイアウト６０、あるいはホールレイアウト６４の面を約２００μｍ角に分割した領域を用いる。

パターン抽出部３４は、図７に示すように、パターン処理領域８０にホールレイアウト６４を配置する。例えば、ホールレイアウト６４の中から配線パターン６２ａと重なるホールパターン６６が抽出される。なお、便宜のため図７には、配線パターン６２ａ、６２ｂ、６２ｃ、及び禁止領域８２ａ、８２ｂ、８２ｃの図示が省略されている。

領域抽出部３６は、図７に示すように、ホールパターン６６を囲む周辺領域に第１の処理領域８６を抽出する。また、図８に示すように、禁止領域８２ａ、８２ｂ、８２ｃ、及び第１の処理領域８６を除いた第２の処理領域８８を抽出する。実施の形態では、第１の処理領域８６として、例えば約２０μｍ角の領域を用いる。

被覆率算出部３８は、第１及び第２の処理領域８６、８８のそれぞれで配線パターンのパターン被覆率を算出する。ここで、パターン被覆率は、処理領域の面積に対する処理領域内に配置された配線パターンの面積の比である。

パターン処理部４０は、算出された第１及び第２の処理領域８６、８８それぞれのパターン被覆率に基いて第１及び第２の処理領域８６、８８に追加パターンを発生させる。具体的には、第１及び第２の処理領域８６、８８それぞれにパターン被覆率の基準値が、予め定められる。実施の形態では、第１及び第２の処理領域８６、８８それぞれのパターン被覆率の基準値は、例えば共に２０％と定めている。

図９に示すように、第１の処理領域８６で算出されたパターン被覆率が基準値より大きくなるように第１の処理領域８６に第１の追加パターンとして、第１の周期ＰＡで配列されたダミーパターン９０ａ、９０ｂ、・・・、９０ｉ、９０ｊ、９０ｋ、・・・を発生させる。更に、図１０に示すように、第２の処理領域８８で算出されたパターン被覆率が基準値より大きくなるように第２の処理領域８８に第２の追加パターンとして、第２の周期ＰＢで配列されたダミーパターン９２ａ、９２ｂ、・・・、９２ｉ、９２ｊ、・・・を発生させる。その結果、図１１に示すように、パターン処理領域８０に、ダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・が発生させられる。

第１の処理領域８６に含まれる配線パターン６２ａは、孤立パターンであり、第２の処理領域８８には密集パターンが含まれている。また、ダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・のサイズは、ほぼ同じである。したがって、第１の処理領域８６に配列されたダミーパターン９０ａ〜９０ｋ、・・・、の第１の周期ＰＡは、第２の処理領域８８に配列されたダミーパターン９２ａ〜９２ｊ、・・・の第２の周期ＰＢより小さい。

更に、パターン処理部４０は、発生させたダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・を配線レイアウト６０に追加する。その結果、図１２及び図１３に示すように、配線パターン６２ａ〜６２ｃにダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・が追加された配線レイアウト６０ａ、及びホールパターン６６を有するホールレイアウト６４がそれぞれ作成される。

出力部４２は、作成された配線レイアウト６０ａ及びホールレイアウト６４を描画データとして外部記憶装置１６の描画データファイル２４に格納する。あるいは、出力部４２は、配線レイアウト６０ａ及びホールレイアウト６４を直接描画システム１８に伝送してもよい。

内部メモリ４４は、入力部３０で取得されたレイアウト、領域設定部３２で設定されたパターン処理領域及び禁止領域、パターン抽出部３４で抽出されたホールパターン、領域抽出部３６で抽出された第１及び第２の処理領域、被覆率算出部３８で算出されたパターン被覆率、並びにパターン処理部４０で作成された追加パターン及びレイアウト等を格納する。

入力装置１２は、キーボード、マウス等の機器を指す。入力装置１２から入力操作が行われると対応するキー情報がパターン発生ユニット１０に伝達される。出力装置１４は、モニタなどの画面を指し、ブラウン管、液晶表示装置（ＬＣＤ）、発光ダイオード（ＬＥＤ）パネル、エレクトロルミネセンス（ＥＬ）パネル等が使用可能である。出力装置１４は、パターン発生ユニット１０により処理されるパターン処理領域や得られるレイアウト等を表示する。外部記憶装置１６は、取得したレイアウトのパターン抽出、領域設定、領域抽出、パターン被覆率の算出、パターン発生、あるいはパターン処理等をパターン発生ユニット１０に実行させるためのプログラムを保存している。また、パターン発生ユニット１０の内部メモリ４４又は外部記憶装置１６は、パターン発生ユニット１０における演算やパターン処理において、計算途中や処理途中のデータを一時的に保存する。

以上説明したように、本発明の実施の形態に係るパターン発生システムでは、図７に示したように、配線パターン６２ａと重なるホールパターン６６を抽出して、ホールパターン６６の周辺領域に第１の処理領域８６を抽出している。第１の処理領域８６内の配線パターンのパターン被覆率に基いて、図９に示したようにダミーパターン９０ａ〜９０ｋ、・・・を発生させている。このように、第１の処理領域８６のパターン被覆率を、第１の処理領域８６を含むパターン処理領域８０のパターン被覆率に依存することなく算出することができる。したがって、密集パターンを含むパターン処理領域に配置された孤立パターン周辺の処理領域のパターン被覆率を増加させるようにダミーパターン等の追加パターンを発生させることが可能となる。

例えば、化学機械研磨（ＣＭＰ）法により平坦化された配線部の表面に、層間絶縁膜で覆われる配線等のパターン被覆率に従って窪み（ディッシング）が生じる。平坦性確保のため、疎配線領域にダミーパターン等を追加して、パターン被覆率の分布を一様にするのが望ましい。しかし、配線間及び配線層間の配線容量低減のためには、実際には不要なダミーパターン等を追加することは望ましくない。このようなトレードオフ関係のために、所望のパターン被覆率が確保できずに残された疎配線箇所が存在する場合が生じる。

層間絶縁膜には、誘電率低減のため多孔質膜等のｌｏｗ−ｋ絶縁膜が用いられる。ｌｏｗ−ｋ絶縁膜は機械的強度が小さい。そのため、製造工程での機械的損傷の保護のため緻密な酸化シリコン（ＳｉＯ₂）や窒化シリコン（Ｓｉ₃Ｎ₄）等のキャップ絶縁膜がｌｏｗ−ｋ絶縁膜等の表面に設けられる。ｌｏｗ−ｋ絶縁膜等の成膜される層間絶縁膜には、反応性イオンエッチング（ＲＩＥ）等によるダメージを受けやすく、水分や残留ガス成分等が吸着し易い。層間絶縁膜に含まれる水分や残留ガス等は、キャップ絶縁膜を透過するのは困難で、層間絶縁膜中に閉じ込められる。

例えば、層間絶縁膜に掘り込まれたビアホール及びコンタクトホール等のホールや配線溝等に金属を埋めこむ成膜工程では、金属堆積の前に脱ガスが行われる。配線等のパターン被覆率が一定値以上に確保された密集配線パターンが転写された領域の層間絶縁膜では、キャップ絶縁膜が除去されたホール部や配線溝部から脱ガスが行われる。しかし、孤立配線パターンの領域においては、脱ガス中に層間絶縁膜中の水分及び残留ガス成分等が十分抜け切れず残留する。疎配線パターン領域では、バリア層や埋め込み金属の成膜工程中あるいは成膜後に、層間絶縁膜中の水分及び残留ガスにより、バリア層が酸化、あるいは変質する。その結果、バリア層と、ホールに埋め込まれたビアプラグやコンタクト等の金属及び層間絶縁膜との密着性不良が生じ、ストレス誘起ボイド形成（ＳＩＶ）が引き起こされる。ＳＩＶにより、配線層間の高抵抗化や断線等の配線不良が発生する。

実施の形態では、例えば、図１２及び図１３に示した配線レイアウト６０ａ及びホールレイアウト６４の描画データを基にフォトマスクが作製される。作製したフォトマスクを用いて配線溝７６及びビアホール７８を形成すると、図１４に示すように、ダミーパターン９０ｉ〜９０ｋに対応するダミー溝７７ｉ、７７ｊ、７７ｋが形成される。

第２の層間絶縁膜７４のホール層絶縁膜７２ａ、配線層絶縁膜７２ｂを形成するためのｌｏｗ-ｋ絶縁膜の材料としては、炭素添加酸化シリコン（ＳｉＯＣ）、無機スピンオングラス（ＳＯＧ）等の無機材料、あるいは有機ＳＯＧ等の有機材料が使用できる。また、ｌｏｗ-ｋ絶縁膜として、無機材料膜及び有機材料膜等の積層膜を用いてもよい。更に、ホール層絶縁膜７２ａ、配線層絶縁膜７２ｂとして、多孔質のｌｏｗ−ｋ絶縁膜を用いることが層間、配線間容量低減を図る上で特に望ましい。キャップ絶縁膜７２ｃには、機械的強度の弱いｌｏｗ-ｋ絶縁膜を保護するためＳｉＯ₂やＳｉ₃Ｎ₄等のガス透過率の小さな絶縁膜が用いられる。なお、ホール層絶縁膜７２ａ及び配線層絶縁膜７２ｂは異なる絶縁膜を用いているが、単一のｌｏｗ-ｋ絶縁膜で形成してもよい。

ホール層絶縁膜７２ａには、水分や残留ガスが含まれている。例えば、引き続き実施される金属埋め込み工程の前に、ホール層絶縁膜７２ａの脱ガスが行われる。実施の形態では、配線溝７６及びビアホール７８の周辺に、配線層絶縁膜７２ｂ、及びガス透過率の小さなキャップ絶縁膜７２ｃが除去されたダミー溝７７ｉ、７７ｊ、７７ｋが形成されているので、ホール層絶縁膜７２ａの脱ガスを効率よく実施することが可能となる。

なお、実施の形態の説明では、パターン処理領域８０として、配線レイアウト６０、あるいはホールレイアウト６４の面を約２００μｍ角に分割した領域を用いている。しかし、パターン処理領域８０は、約２００μｍ角に制限されない。例えば、パターン処理領域８０として、２００μｍ角以下に細分割した領域でもよく、あるいは、分割せずにレイアウト全面をパターン処理領域としてもよい。実際の運用に際して、細かいパターン処理領域では処理量が増加し処理時間が長くなること、大きいパターン処理領域ではパターン処理の精度が劣化すること等を考慮して、適宜パターン処理領域を定めればよい。

また、第１の処理領域８６として、約２０μｍ角の領域が抽出されている。しかし、第１の処理領域８６の大きさは、制限されない。第１の処理領域の大きさは、図１４に示したホール層絶縁膜７２ａの膜特性に基いて定めればよい。ホール層絶縁膜７２ａに用いるｌｏｗ-ｋ絶縁膜が、より多孔質で脱ガスが多い材料であれば、適宜第１の処理領域を小さくするのが望ましい。

また、第１の処理領域８６は、ホールパターン６６がほぼ中央に位置するように抽出されている。ホールパターン６６が接続される配線パターン６２ａが、周辺領域のパターン被覆率がほぼ一様な孤立パターンである場合、有効である。しかし、ホールパターン６６が中央からずれた任意の位置になるような第１の処理領域が抽出されてもよい。例えば、ホールパターンが接続される配線パターンの周辺領域において、パターン被覆率に疎密分布がある場合、ホールパターン６６を第１の処理領域の端部あるいは角部に位置させて、第１の処理領域が、パターン被覆率が疎な周辺領域に配置されるように抽出されてもよい。

また、第１の処理領域８６は、図７に示したように、パターン処理領域８０内に含まれている。しかし、抽出される第１の処理領域８６は、パターン処理領域８０内に限定されない。例えば、抽出されたホールパターン６６がパターン処理領域８０の端部あるいは角部に位置している場合、第１の処理領域８６が、パターン処理領域８０の境界を越えるように抽出されてもよい。

また、第１及び第２の処理領域８６、８８のパターン被覆率の基準値を、共に２０％としている。しかし、パターン被覆率の基準値は、２０％に制限されない。特に、第１の処理領域のパターン被覆率の基準値を第２の処理領域より大きくすることが望ましい。即ち、ホール層絶縁膜７２ａに用いるｌｏｗ-ｋ絶縁膜が、より多孔質で脱ガスが多い材料であれば、第１の処理領域のパターン被覆率の基準値を、適宜大きくすることにより、脱ガスが効率よく実施できる。

また、第１及び第２の処理領域８６、８８には、図９及び図１０に示したように、同一のサイズの追加パターンを発生させている。しかし、追加パターンのサイズは、第１及び第２の処理領域８６、８８で異なっていてもよく、各処理領域において望まれるパターン被覆率に応じて、処理領域ごとに追加パターンのサイズと周期を設定すればよい。特に、第１の処理領域８６の第１の追加パターンのサイズと周期を第２の処理領域８８の第２の追加パターンより小さくすることが望ましい。第１の処理領域８６の第１の追加パターンの局所的パターン被覆率が同じであれば、追加パターンのサイズを小さくすると周期も小さくなる。ここで、局所的パターン被覆率とは、周期的に配列されたパターンの１周期でのパターン被覆率である。例えば、図１５に示すように、直交軸のそれぞれに沿って周期Ｐ及び幅Ｓで配列されたパターン９９０の局所的パターン被覆率は、（Ｓ^２／Ｐ^２）となる。

例えば、図１６に示すように、第１の処理領域８６に発生させるダミーパターン９４ａ、９４ｂ、・・・、９４ｉ、９４ｊ、９４ｋ、・・・の第１の幅ＳＡは、第２の処理領域８８のダミーパターン９２ａ〜９２ｊ、・・・の第２の幅ＳＢより小さい。また、ダミーパターン９４ａ〜９４ｋ、・・・の第１の周期ＰＡの値は、ダミーパターン９２ａ〜９２ｊ、・・・の第２の周期ＰＢ、及び図９に示したダミーパターン９０ａ〜９０ｋ、・・・の第１の周期ＰＡの値よりも小さい。したがって、禁止領域８２ａ、８２ｂ、８２ｃの周囲において、ダミーパターン９４ａ〜９４ｋ、・・・の第１の局所的パターン被覆率の分布を一様にすることができる。更に、ホールパターン６６の周囲のホール層絶縁膜７２ａからの脱ガスを効率よく行うため、ダミーパターン９２ａ〜９２ｊ、・・・の第２の局所的パターン被覆率に比べ、第１の局所的パターン被覆率を大きくすることが望ましい。

更に、図１１に示したように、第１及び第２の追加パターンとして、矩形状のダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・を用いている。しかし、ダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・の形状は制限されず、任意の形状であってもよい。また、追加パターンとして、ダミーパターンだけでなく、配線パターンを追加してもよい。

次に、本発明の実施の形態に係るパターン発生方法を、図１７に示すフローチャートを用いて説明する。なお、外部記憶装置１６の設計情報ファイル２０に半導体装置の回路のレイアウトが格納されている。

（イ）ステップＳ１００で、図１に示すパターン発生ユニット１０の入力部３０により、設計情報ファイル２０から図２及び図３に示す配線レイアウト６０及びホールレイアウト６４が取得される。配線レイアウト６０は、配線パターン６２ａ、６２ｂ、及び６２ｃを含む。ホールレイアウト６４は、ホールパターン６６を含む。

（ロ）ステップＳ１０１で、領域設定部３２により、図６に示すパターン処理領域８０が設定され、配線パターン６２ａ、６２ｂ、６２ｃがパターン処理領域８０に配置される。そして、配線パターン６２ａ、６２ｂ、６２ｃに対して、予め定められた設計規則に基いて禁止領域８２ａ、８２ｂ、８２ｃが、配線パターン６２ａ、６２ｂ、６２ｃそれぞれの周囲に設定される。

（ハ）ステップＳ１０２で、パターン抽出部３４により、パターン処理領域８０に配置されたホールレイアウト６４の中から配線パターン６２ａと重なるホールパターン６６が抽出される。ステップＳ１０４で、領域抽出部３６により、ホールパターン６６を囲む周辺領域に図７に示す第１の処理領域８６が抽出される。また、禁止領域８２ａ、８２ｂ、８２ｃ、及び第１の処理領域８６を除いて図８に示す第２の処理領域８８が抽出される。

（ニ）ステップＳ１０５で、被覆率算出部３８により、第１及び第２の処理領域８６、８８のそれぞれで配線パターンのパターン被覆率が算出される。ステップＳ１０６で、パターン処理部４０により、算出された第１及び第２の処理領域８６、８８それぞれのパターン被覆率に基いて第１及び第２の処理領域８６、８８に第１及び第２の追加パターンとして、ダミーパターン９０ａ〜９０ｋ、・・・、及び９２ａ〜９２ｊ、・・・が発生させられる。図２に示した配線レイアウト６０に対してダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・が追加されて、図１２に示す配線レイアウト６０ａが作成される。

（ホ）ステップＳ１０７で、出力部４２により、作成された配線レイアウト６０ａ及びホールレイアウト６４が描画データとして外部記憶装置１６の描画データファイル２４に格納される。ステップＳ１０８で、描画システム１８により、配線レイアウト６０ａ及びホールレイアウト６４の描画データを基にフォトマスクが作製される。ステップＳ１０９で、半導体基板上の層間絶縁膜に塗布装置により塗布されたレジスト膜に、作製されたフォトマスクのパターンがフォトリソグラフィ装置により転写される。転写されたレジストパターンをマスクとして、エッチング装置により選択エッチングして配線溝等を層間絶縁膜に形成して半導体装置の配線層の製造工程が実施される。

実施の形態に係るパターン発生方法によれば、孤立パターン周辺の処理領域のパターン被覆率を増加させるようにダミーパターン等の追加パターンを発生させることが可能となる。

次に、ステップＳ１０９で実施される半導体装置の製造方法として、配線層の製造工程を、図１８〜図２２に示す断面図を用いて説明する。図示を省略した半導体基板に半導体装置のトランジスタ等の素子が形成されている。半導体基板の上に多層の配線層が形成される。配線層の配線及びこの配線の下面に接続されるプラグは、デュアルダマシン工程で形成される。説明では、ビアホール形成後に配線溝を形成しているが、配線溝形成の後にビアホールを形成してもよい。

（イ）図１８に示すように、対象配線層の下層配線としてバリア層２７１及び導電膜７１を有する第１の層間絶縁膜７０上に拡散防止膜１７０が堆積される。拡散防止膜１７０上に第２の層間絶縁膜７４として、ホール層絶縁膜７２ａ、及びキャップ絶縁膜７２ｃが成膜される。例えば、バリア層２７１は、タンタル（Ｔａ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）等の高融点金属膜、高融点金属の窒化膜、あるいは高融点金属及び高融点金属の窒化物等の積層膜等である。導電膜７１は、銅（Ｃｕ）を主成分とする金属等である。第１の層間絶縁膜７０は、ｌｏｗ-ｋ絶縁膜、ＳｉＯ₂膜、あるいはｌｏｗ-ｋ絶縁膜及びＳｉＯ₂膜等の積層膜等である。拡散防止膜１７０は、Ｓｉ₃Ｎ₄膜、炭化シリコン（ＳｉＣ）膜、窒素添加炭化シリコン（ＳｉＣＮ）膜等である。ホール層絶縁膜７２ａは、ｌｏｗ-ｋ絶縁膜等、キャップ絶縁膜７２ｃは、ＳｉＯ₂膜、Ｓｉ₃Ｎ₄膜等である。なお、ここでは、第２の層間絶縁膜７４を単一のｌｏｗ−ｋ絶縁膜で形成する場合を示すが、図５、図１４に示したようにホール層絶縁膜７２ａとは異なる絶縁膜を使用して配線層絶縁膜を形成しても構わない。

（ロ）図１３に示すホールレイアウト６４が描画されたフォトマスクを用いて、フォトリソグラフィ及びＲＩＥ等により、第２の層間絶縁膜７４が選択的に除去される。図１９に示すように、導電膜７１の表面が露出するようにビアホール７８が形成される。

（ハ）図１２に示す配線レイアウト６０ａが描画されたフォトマスクを用いて、フォトリソグラフィ及びＲＩＥ等により、第２の層間絶縁膜７４が選択的に除去される。図２０に示すように、ビアホール７８の上部に配線溝７６、及び配線溝７６の周辺にダミー溝７７ｉ、７７ｊ、７７ｋが形成される。

（ニ）第２の層間絶縁膜７４に配線溝７６、ビアホール７８、及びダミー溝７７ｉ〜７７ｋ等が形成された半導体基板が、例えばスパッタ装置等に装着される。第２の層間絶縁膜７４を加熱してホール層絶縁膜７２ａの脱ガスが実施される。その後、バリア層２７５、及びシード膜がスパッタ法により堆積される。更に、電解メッキ法、スパッタ法、ＣＶＤ法等により充填膜が成膜され、図２１に示すように、第２の層間絶縁膜７４を覆うように導電膜７５が形成される。配線溝７６、ビアホール７８、及びダミー溝７７ｉ〜７７ｋはそれぞれ、導電膜７５で充填される。例えば、バリア層２７５として、Ｔａ、Ｎｂ、Ｔｉ、Ｗ、Ｖ等の高融点金属膜、高融点金属の窒化膜、あるいは高融点金属及び高融点金属の窒化物等の積層膜等が用いられる。シード膜及び充填膜として、Ｃｕを主成分とした金属が用いられる。

（ホ）ＣＭＰ等により導電膜７５及びバリア層２７５が、第２の層間絶縁膜７４のキャップ絶縁膜７２ｃの表面が露出するように平坦化される。平坦化された表面に、図２２に示すように、拡散防止膜１８０が堆積される。このようにして、配線１７６ａ、配線１７６ａ及び導電膜７１を接続するプラグ１７８、並びにダミー配線１７７ｉ、１７７ｊ、１７７ｋが形成される。

図２３に示すように、第２の層間絶縁膜７４の表面に形成された配線溝に埋め込まれた配線１７６ａ、１７６ｂ、１７６ｃが、配線領域２６０に設けられる。第１の幅Ｓａを有するダミー配線１７７ａ、１７７ｂ、・・・、１７７ｉ、１７７ｊ、１７７ｋ、・・・（第１のダミー配線）は、配線領域２６０内で配線１７６ａの下面に接続するプラグ１７８を含む第１の領域２８６に第１の周期Ｐａで配置されている。また、第２の幅Ｓｂを有するダミー配線１７９ａ、１７９ｂ、・・・、１７９ｉ、１７９ｊ、・・・（第２のダミー配線）は、配線領域２６０内で第１の領域２８６を除いた第２の領域２８８に第１の周期Ｐａとは異なる第２の周期Ｐｂで配置されている。なお、図２３に示す例では、第１及び第２の幅Ｓａ、Ｓｂは、ほぼ同じとしてあるが、異なっていてもよい。プラグ１７８が配置される第１の領域２８６の脱ガスを効率よく実施する観点から、第１の幅Ｓａを第２の幅Ｓｂより小さくすることが望ましい。

実施の形態に係る半導体装置の製造方法によれば、配線溝７６及びビアホール７８の周辺に、ガス透過率の小さなキャップ絶縁膜７２ｃが除去されたダミー溝７７ｉ、７７ｊ、７７ｋが形成されているので、ホール層絶縁膜７２ａの脱ガスを効率よく実施することが可能となる。その結果、配線１７６ａ〜１７６ｃ及びプラグ１７８におけるバリア層２７７表面が酸化、あるいは変質することを抑制することができ、配線層間の高抵抗化や断線等の配線不良の発生を低減することが可能となる。

次に、追加パターンの周期及びサイズで決定されるダミーパターンの局所的パターン被覆率を変化させて、第２の層間絶縁膜７４に形成されたプラグ１７８の抵抗の局所的パターン被覆率依存性を評価する。例えば、プラグ１７８の抵抗の臨界値として、設計仕様値に比べて１００％増加する測定抵抗値に対応する周期及びサイズが求められる。ホール層絶縁膜７２ａとして、比誘電率が約２．２〜約２．６（以下、絶縁膜Ａと称す。）及び約２．４〜約２．８（以下、絶縁膜Ｂと称す。）のｌｏｗ-ｋ絶縁膜が用いられる。バリア層２７７として、Ｔａ及びＴｉが用いられる。なお、追加パターンのサイズとして、追加パターンの幅が用いられる。また、ホール層絶縁膜７２ａ及びバリア層２７７として、例えば、絶縁膜Ａ及びＴａの組み合わせの場合、「絶縁膜Ａ−Ｔａ」と記載する。

図２４に示すように、プラグ抵抗が臨界値となる条件として、第２の周期Ｐｂを減少させれば、第１の周期Ｐａは増加する。また、図２５に示すように、プラグ抵抗が臨界値となる条件として、第２の幅Ｓｂを減少させれば、第１の幅Ｓａは増加する。なお、図２４及び図２５に示す実線は測定値のフィッティング曲線であり、点線は第１及び第２の周期Ｐａ、Ｐｂ並びに第１及び第２の幅Ｓａ、Ｓｂがそれぞれ等しい時の直線である。

プラグ抵抗を臨界値以下にするために、フィッティング曲線以下の第１及び第２の周期Ｐａ、Ｐｂが適用される。また、プラグが配置される第１の領域を第２の領域より高い局所的パターン被覆率にすることが望ましい。例えば、絶縁膜Ａ−Ｔａ、絶縁膜Ａ−Ｔｉ，及び絶縁膜Ｂ−Ｔａの場合のそれぞれに対して、プラグ抵抗を臨界値以下にするための第１及び第２の周期Ｐａ、Ｐｂの関係は、次のように表せる。

Pa < 1.6 × (Pb - 1.5)2 + 0.3, Pa < Pb （１）

Pa < 2.1 × (Pb - 1.7)2 + 0.7, Pa < Pb （２）

Pa < 1.6 × (Pb - 1.95)2 + 0.7, Pa < Pb （３）

また、第１及び第２の幅Ｓａ、Ｓｂの関係は、次のように表せる。

Sa < 3.7 × (Sb - 1)2 + 0.18, Sa < Sb （４）

Sa < 7.5 × (Sb - 1.1)2 + 0.48, Sa < Sb （５）

Sa < 6.5 × (Sb - 1.25)2 + 0.5, Sa < Sb （６）

また、図２４及び図２５に示したように、プラグ抵抗の臨界値は、ホール層絶縁膜及びバリア層の材料に依存する。プラグ抵抗を臨界値以下にするためには、絶縁膜Ｂに比べ絶縁膜Ａで、また、Ｔｉに比べＴａで、周期及びサイズを減少させる必要がある。即ち、絶縁膜Ａの比誘電率は絶縁膜Ｂより小さく多孔質な膜であるため、水分や残留ガス成分等が吸着し易い。また、ＴａはＴｉに比べ表面が酸化、あるいは変質し易い。

このように、プラグ抵抗を臨界値以下とするように、第１及び第２の周期Ｐａ、Ｐｂ、並びに第１及び第２の幅Ｓａ、Ｓｂを選べばよい。また、第１及び第２の周期Ｐａ、Ｐｂ、並びに第１及び第２の幅Ｓａ、Ｓｂに対応する周期及びサイズを有するダミーパターンを第１及び第２の領域に対応する第１及び第２の処理領域に発生させればよい。なお、上記説明では、臨界値として、設計仕様値＋１００％の抵抗値が用いられている。しかし、臨界値は任意の値でよく、例えば、半導体装置に求められる性能に基いて定められる抵抗値であればよい。

また、プラグ抵抗の測定値は、図２６に示すように、プラグ及び隣接するダミーパターン間の距離に依存する。具体的に約７５ｎｍの径を有するプラグに対し、ダミーパターンの局所的パターン被覆率が１４％、２５％、及び３０％のいずれの場合においても、プラグ及びダミーパターン間距離が約１μｍ以下ではプラグ抵抗はほぼ一定である。プラグ及びダミーパターン間距離が約１μｍを越えると、プラグ抵抗は増加する。したがって、約７５ｎｍの径を有するプラグでは、プラグ及びダミーパターン間距離が約１μｍ以下であれば、プラグ抵抗の増加を抑制することができる。プラグの径が大きくなると、プラグ抵抗がほぼ一定となる上限のプラグ及びダミーパターン間距離も大きくなるが、プラグの径とプラグ及びダミーパターン間距離の上限値の関係はほぼ同じとなる。即ち、プラグ及びダミーパターン間距離がプラグの径の約１３倍以下であれば、プラグ抵抗の増加を抑制することができる。

プラグの周囲には、設計規則に基いて設定された禁止領域に対応して、追加パターンが配置されない。例えば、禁止領域の範囲が広く、プラグから隣接するダミーパターンまでの距離がプラグの径の約１３倍より大きくなる場合がある。半導体装置の性能を実現するために、プラグの抵抗の増加を抑制することが必要であれば、禁止領域の上限として、プラグの径の約１３倍の距離を適用することが望ましい。

なお、図１７に示した一連のパターン発生処理は、図１７と等価なアルゴリズムのプログラムにより、図１に示したパターン発生システムを制御して実行出来る。プログラムは、このパターン発生システムに用いられるコンピュータシステムのプログラム記憶装置（図示省略）に記憶させればよい。また、プログラムは、コンピュータ読取り可能な記録媒体に保存し、記録媒体をパターン発生システムのプログラム記憶装置に読み込ませることにより、一連のパターン発生処理を実行することができる。

ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯディスク等が「コンピュータ読取り可能な記録媒体」に含まれる。

例えば、パターン発生システムの本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをパターン発生システムに用いられるプログラム記憶装置にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。さらに、インターネット等の情報処理ネットワークを介して、プログラムをプログラム記憶装置に格納することが可能である。

（変形例）
本発明の実施の形態の変形例に係るパターン発生方法では、図２に示した配線レイアウト６０を配置するパターン処理領域８０ａの全面に対して、配線パターン６２ａ〜６２ｃのパターン被覆率が算出される。図２７に示すように、算出されたパターン被覆率に基いて、パターン処理領域８０ａの全面にダミーパターン９２が発生させられる。

図２８に示すように、図６に示した禁止領域８２ａ〜８２ｃがパターン処理領域８０ａに設定される。設定された禁止領域８２ａ〜８２ｃに重なるダミーパターン９２を削除して、図２９に示すように、ダミーパターン９２ａ〜９２ｊ、・・・が作成される。

次に、実施の形態と同様に、パターン処理領域８０に第１の処理領域８６を設定して、第１の処理領域８６内の配線パターン６２ａ〜６２ｃのパターン被覆率が算出される。算出されたパターン被覆率に基いて、図３０に示すように、第１の処理領域８６の全面に、ダミーパターン９０が発生させられる。図３１に示すように、パターン処理領域８０ａで作成された禁止領域８２ａ〜８２ｃ及びダミーパターン９２ａ〜９２ｊ、・・・がパターン処理領域８０に重ね合わせられる。禁止領域８２ａ〜８２ｃに重なるダミーパターン９０を削除して、図３２に示すように、ダミーパターン９０ａ〜９０ｋ、・・・が作成される。その結果、図３３に示すように、実施の形態の変形例でも実施の形態と同様に、パターン処理領域８０に、ダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・が発生させられる。

実施の形態の変形例に係るパターン発生方法では、パターン処理領域８０ａにダミーパターン９２を発生させ禁止領域８２ａ〜８２ｃに重なるダミーパターン９２を削除し、第１の処理領域８６にダミーパターン９０を発生させ禁止領域８２ａ〜８２ｃに重なるダミーパターン９０を削除する点が、実施の形態と異なる。他の構成は、実施の形態と同様であるので、重複する記載は省略する。

次に、本発明の実施の形態の変形例に係るパターン発生方法を、図３４に示すフローチャートを用いて説明する。なお、図１に示した外部記憶装置１６の設計情報ファイル２０に半導体装置の回路のレイアウトが格納されている。

（イ）ステップＳ１２０で、図１に示したパターン発生ユニット１０の入力部３０により、設計情報ファイル２０から図２及び図３に示す配線レイアウト６０及びホールレイアウト６４が取得される。

（ロ）ステップＳ１２１で、領域設定部３２により、予め定められた設計規則に基いて、図６に示した禁止領域８２ａ、８２ｂ、８２ｃが、配線パターン６２ａ、６２ｂ、６２ｃそれぞれの周囲に設定される。

（ハ）ステップＳ１２２で、被覆率算出部３８により、図２７に示したパターン処理領域８０ａで、配線パターン６２ａ〜６２ｃのパターン被覆率が算出される。ステップＳ１２３で、パターン処理部４０により、算出されたパターン被覆率に基いてダミーパターン９２が発生させられる。ステップＳ１２４で、パターン処理部４０により、パターン処理領域８０ａで設定された禁止領域８２ａ〜８２ｃに重なるダミーパターン９２が削除される。

（ニ）ステップＳ１２５で、パターン抽出部３４により、パターン処理領域８０に配置されたホールレイアウト６４の中から配線パターン６２ａと重なるホールパターン６６が抽出される。ステップＳ１２７で、領域抽出部３６により、ホールパターン６６を囲む周辺領域に図７に示す第１の処理領域８６が抽出される。

（ホ）ステップＳ１２８で、被覆率算出部３８により、第１の処理領域８６で配線パターン６２ａ〜６２ｃのパターン被覆率が算出される。ステップＳ１２９で、パターン処理部４０により、算出されたパターン被覆率に基いて第１の処理領域８６にダミーパターン９０が発生させられる。ステップＳ１３０で、パターン処理部４０により、パターン処理領域８０で設定された禁止領域８２ａ〜８２ｃに重なるダミーパターン９０が削除される。このようにして、パターン処理領域８０に、図３３に示すダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・が発生させられる。引き続き、図２に示した配線レイアウト６０に対してダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・が追加されて、図１２に示す配線レイアウト６０ａが作成される。

実施の形態の変形例に係るパターン発生方法によれば、孤立パターン周辺の処理領域のパターン被覆率を増加させるようにダミーパターン等の追加パターンを発生させることが可能となる。

なお、ダミーパターン９２ａ〜９２ｊ、・・・のうち、第１の処理領域８６に追加されたダミーパターン９２が、ダミーパターン９０ａ〜９０ｋ、・・・と一部重なって発生する場合がある。実際の運用に際して、パターン発生処理の処理量が増加し処理時間が長くなること等を考慮して、第１の処理領域８６に追加されたダミーパターン９２を削除してもよい。

（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。

本発明の実施の形態においては、配線パターン６２ａ〜６２ｃに重なるホールパターン６６を用いて説明している。しかし、複数のホールパターンが配線パターン６２ａ〜６２ｃに重なってもよい。例えば、図３５に示すように、隣接するホールパターン６６、６６ａが、配線パターン６２ａと重なっている。このような場合、図３６に示すように、ホールパターン６６に対する第１の処理領域８６と、ホールパターン６６ａに対する第１の処理領域８６ａを抽出すればよい。第１の処理領域８６に対してダミーパターン９０ａ〜９０ｋ、・・・を発生させ、第１の処理領域８６ａに対しては、第１の処理領域８６と重複しない部分にダミーパターン９１ａ、９１ｂ、・・・を発生させればよい。

また、図３７に示すように、ホールパターン６６及び６６ｂが、配線パターン６２ａ及び６２ｂにそれぞれ重なっている。このような場合、図３８に示すように、ホールパターン６６に対する第１の処理領域８６と、ホールパターン６６ｂに対する第１の処理領域８６ｂを抽出すればよい。第１の処理領域８６に対してダミーパターン９０ａ〜９０ｋ、・・・を発生させ、第１の処理領域８６ｂに対しては、第１の処理領域８６と重複しない部分にダミーパターン９１ｐ、９１ｑ、・・・を発生させればよい。

また、実施の形態では、図１２及び図１３に示したように、配線レイアウト６０ａに追加パターンを発生させ、ホールレイアウト６４は設計レイアウトのまま用いている。例えば、図３９及び図４０に示すように、配線レイアウト６０は設計レイアウトのままで用い、ホールレイアウト６４ａに追加パターンとして、ダミーパターン９０ａ〜９０ｋ、・・・、９２ａ〜９２ｊ、・・・を、下層の配線パターンを適宜避けつつ発生させてもよい。配線レイアウト６０及び追加パターンを配置したホールレイアウト６４ａを基に作製したフォトマスクによれば、図４１に示すように、配線溝７６及びビアホール７８の周辺領域にダミーホール７９ｉ、７９ｊ、７９ｋが第２の層間絶縁膜７４に形成される。この場合でも、第２の層間絶縁膜７４のホール層絶縁膜７２ａの脱ガスは、配線溝７６、ビアホール７８、及びダミーホール７９ｉ〜７９ｋを介して効率よく実施できる。なお、ホールレイアウト６４ａを用いれば、シングルダマシン工程にも適用できることは、勿論である。

また、第１の処理領域８６は、図７に示したように、ホールパターン６６の周囲に設定されている。例えば、第１の処理領域８６を、図４２に示すように、複数の領域、例えば４分割して、小領域８７ａ、８７ｂ、８７ｃ、８７ｄを設定してもよい。この場合、各小領域８７ａ〜８７ｄ毎に配線パターンのパターン被覆率が算出される。算出されたパターン被覆率に基いて、図４３に示すように、各小領域８７ａ〜８７ｄ毎にダミーパターン１９０ａ、１９０ｂ、１９０ｃ、１９０ｄが発生させられる。したがって、配線パターン６２ａのようにパターン被覆率が第１の処理領域８６内で分布している孤立パターンに対して、効果的に追加パターンを発生させることが可能となる。

また、実施の形態及び実施の形態の変形例では、ホールパターン６６が接続される配線パターン６２ａの周辺領域で、第１の処理領域８６が抽出されている。しかし、抽出される第１の処理領域８６は複数であってもよい。例えば、ホールパターン６６が接続される配線パターン６２ａの周辺領域で、検査領域として所定面積の第１の処理領域８６を所定の間隔でずらしながら、それぞれの第１の処理領域８６でパターン被覆率を算出する。パターン被覆率が基準値より小さい複数の第１の処理領域８６に対して、図３６や図３８に示されるような論理和図形処理を行って、ダミーパターンが発生される。検査領域をずらす間隔は細かいほど、パターン被覆率が基準値より小さい第１の処理領域８６の抽出精度は向上する。しかし、間隔が細かくなれば、処理量が増大する。したがって、検査領域をずらす間隔は、ホール層絶縁膜の膜質、対象となる周辺領域のパターン被覆率の疎密分布、及び処理時間等を参酌して適宜定めればよい。

更に、実施の形態及び実施の形態の変形例では、図１７及び図３４に示したように、配線パターン６２ａに接続されるホールパターン６６が抽出された後に、第１の処理領域８６が抽出されている。しかし、第１の処理領域８６の抽出手順は、以下に示すように変更可能であり限定されない。すなわち、配線パターン６２ａ〜６２ｃが配置されたパターン処理領域８０ａの全域で、第１の処理領域８６と同じ所定面積の検査領域を設定して、各検査領域でパターン被覆率を算出する。次いで、パターン被覆率が基準値より小さい検査領域を抽出し、抽出された検査領域の中から、配線パターン６２ａに接続されるホールパターン６６を含む検査領域が第１の処理領域８６として抽出されてもよい。この場合も、所定面積の検査領域を所定の間隔でずらしながら各検査領域でパターン被覆率を算出することで、最終的に抽出される第１の処理領域８６が複数となってもよい。

また、実施の形態の変形例では、図３１に示したように、第１の処理領域８６に発生させたダミーパターン９０に、パターン処理領域８０ａで発生させたダミーパターン９２ａ〜９２ｊがパターン処理領域８０ａで重ね合わされている。しかし、ダミーパターン９２ａ〜９２ｊが配置されたパターン処理領域８０ａで、第１の処理領域８６を抽出してダミーパターン９０を発生させてもよい。

例えば、配線パターン６２ａ〜６２ｃ及びダミーパターン９２ａ〜９２ｊが配置されたパターン処理領域８０ａの全域で、第１の処理領域８６と同じ面積の検査領域を所定の間隔でずらしながら、各検査領域でパターン被覆率を算出する。パターン被覆率が基準値より小さい検査領域を抽出する。抽出された検査領域の中から、配線パターン６２ａに接続されるホールパターン６６を含む検査領域が第１の処理領域８６として抽出される。

パターン処理領域８０ａには、既にダミーパターン９２ａ〜９２ｊが配置され、パターン被覆率が増加している。その結果、抽出される検査領域が減少して処理時間の短縮が可能となる。このように、配線パターン６２ａの周辺領域に、より効果的に追加パターンを発生させることが可能となる。

このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。

本発明の実施の形態に係るパターン発生システムの一例を示す概略図である。 本発明の実施の形態の説明に用いる配線レイアウトの一例を示す図である。 本発明の実施の形態の説明に用いるホールレイアウトの一例を示す図である。 本発明の実施の形態の説明に用いる配線レイアウト及びホールレイアウトを重ねた図である。 図４のＡ−Ａ線に対応する配線層の一例を示す断面図である。 本発明の実施の形態に係る禁止領域の一例を示す図である。 本発明の実施の形態に係る第１の処理領域の一例を示す図である。 本発明の実施の形態に係る第２の処理領域の一例を示す図である。 本発明の実施の形態に係る第１の処理領域のダミーパターンの発生の一例を示す図である。 本発明の実施の形態に係る第２の領域のダミーパターンの発生の一例を示す図である。 本発明の実施の形態に係るパターン処理領域に配置されるダミーパターンの一例を示す図である。 本発明の実施の形態に係るパターン発生方法により作成された配線レイアウトの一例を示す図である。 本発明の実施の形態に係るパターン発生方法により作成されたホールレイアウトの一例を示す図である。 本発明の実施の形態に係るパターン発生方法によるレイアウトパターンを基に作製された配線層の一例を示す断面図である。 局所的パターン被覆率の説明に用いるダミーパターンの一例を示す図である。 本発明の実施の形態に係る第１及び第２の領域のダミーパターンの発生の他の例を示す図である。 本発明の実施の形態に係るパターン発生方法の一例を示すフローチャートである。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である 本発明の実施の形態に係る半導体装置の一例を示す図である。 プラグ抵抗とダミー配線パターンの周期との関係の一例を示す図である。 プラグ抵抗とダミー配線パターンのサイズとの関係の一例を示す図である。 プラグ抵抗と、プラグからダミー配線パターンまでの距離との関係の一例を示す図である。 本発明の実施の形態の変形例に係るパターン処理領域のダミーパターンの発生の一例を示す図（その１）である。 本発明の実施の形態の変形例に係るパターン処理領域のダミーパターンの発生の一例を示す図（その２）である。 本発明の実施の形態の変形例に係るパターン処理領域のダミーパターンの発生の一例を示す図（その３）である。 本発明の実施の形態の変形例に係る第１の処理領域のダミーパターンの発生の一例を示す図（その１）である。 本発明の実施の形態の変形例に係る第１の処理領域のダミーパターンの発生の一例を示す図（その２）である。 本発明の実施の形態の変形例に係る第１の処理領域のダミーパターンの発生の一例を示す図（その３）である。 本発明の実施の形態の変形例に係るパターン処理領域に配置されるダミーパターンの一例を示す図である。 本発明の実施の形態の変形例に係るパターン発生方法の一例を示すフローチャートである。 本発明のその他の実施の形態の説明に用いる配線レイアウト及びホールレイアウトの重ね合せの一例を示す図である。 本発明のその他の実施の形態に係る第１の処理領域のダミーパターンの発生の一例を示す図である。 本発明のその他の実施の形態の説明に用いる配線レイアウト及びホールレイアウトの重ね合せの他の例を示す図である。 本発明のその他の実施の形態に係る第１の処理領域のダミーパターンの発生の他の例を示す図である。 本発明のその他の実施の形態に係るパターン発生方法により作成された配線レイアウトの一例を示す図である。 本発明のその他の実施の形態に係るパターン発生方法により作成されたホールレイアウトの一例を示す図である。 本発明のその他の実施の形態に係るパターン発生方法によるレイアウトパターンを基に作製された配線層の一例を示す断面図である。 本発明のその他の実施の形態に係る第１の処理領域の小領域の一例を示す図である。 本発明のその他の実施の形態に係る第１の処理領域の小領域のダミーパターンの発生の一例を示す図である。

符号の説明

１０ パターン発生ユニット
１２ 入力装置
１４ 出力装置
１６ 外部記憶装置
１８ 描画システム
２０ 設計情報ファイル
２２ 製造情報ファイル
２４ 描画データファイル
３０ 入力部
３２ 領域設定部
３４ パターン抽出部
３６ 領域抽出部
３８ 被覆率算出部
４０ パターン処理部
４２ 出力部
４４ 内部メモリ
６０、６０ａ 配線レイアウト
６２ａ〜６２ｃ 配線パターン
６４、６４ａ ホールレイアウト
６６、６６ａ、６６ｂ ホールパターン
７０ 第１の層間絶縁膜
７１、７５ 導電膜
７２ａ ホール層絶縁膜
７２ｃ キャップ絶縁膜
７４ 第２の層間絶縁膜
７６ 配線溝
７７ｉ〜７７ｋ ダミー溝
７８ ビアホール
８０、８０ａ パターン処理領域
８２ａ〜８２ｃ 禁止領域
８６ 第１の処理領域
８８ 第２の処理領域
９０、９０ａ、９０ｂ、９０ｉ〜９０ｋ、９１ａ、９１ｂ、９１ｐ、９１ｑ、９２、９２ａ、９２ｂ、９２ｉ、９２ｊ、１９０ａ〜１９０ｄ ダミーパターン
１７０、１８０ 拡散防止膜
１７６ａ〜１７６ｃ 配線
１７７ａ、１７７ｂ、１７７ｉ〜１７７ｋ、１７９ａ、１７９ｂ、１７９ｉ、１７９ｊ ダミー配線
１７８ プラグ
２６０ 配線領域
２８６ 第１の領域
２８８ 第２の領域

Claims (3)

1. パターン発生システムを用いて、同一配線層レベル内でパターン処理領域中の配線パターンに接続されるホールパターンを抽出し、前記ホールパターンを含むように所定面積の第１の処理領域を抽出し、前記第１の処理領域に含まれる前記配線層レベルの配線パターンのパターン被覆率を算出し、前記第１の処理領域に対して予め定められた基準値より前記第1の処理領域のパターン被覆率が大きくなるように前記第1の処理領域に発生させた追加パターンを前記配線パターンに配置した配線レイアウトのデータを作成し、
   前記配線レイアウトのデータ及び前記ホールパターンを規定するホールレイアウトのデータを用いて半導体装置の製造に用いる所定の配線層レベルのフォトマスクを作製し、
   半導体基板上に低誘電率絶縁膜を用いて層間絶縁膜を形成し、
   前記層間絶縁膜の表面に塗布したレジスト膜に前記ホールレイアウトが描画されたフォトマスクのパターンを転写してホールレジストパターンを形成し、
   前記ホールレジストパターンをマスクとして前記層間絶縁膜を選択エッチングして、前記ホールパターンに対応するホールを前記層間絶縁膜に形成し、
   前記層間絶縁膜の表面に塗布した新たなレジスト膜に前記配線レイアウトが描画されたフォトマスクのパターンを転写して配線レジストパターンを形成し、
   前記配線レジストパターンをマスクとして前記層間絶縁膜を選択エッチングして、前記配線パターンに対応して前記ホールに接続する配線溝、及び前記追加パターンに対応するダミー配線溝を前記層間絶縁膜に形成し、
   前記ホール、前記配線溝、及び前記ダミー配線溝を形成した前記層間絶縁膜を加熱した後、前記ホール、前記配線溝、及び前記ダミー配線溝に導電膜を充填する
   ことを含むことを特徴とする半導体装置の製造方法。
2. 前記配線パターンに対して設計規則に基づいて新たなパターンの発生が禁止される禁止領域を前記パターン処理領域に設定することを更に含み、
   前記禁止領域を除いて、前記基準値より前記第1の処理領域のパターン被覆率が大きくなるように前記第1の処理領域に前記追加パターンを発生させることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記パターン発生システムを用いて前記第１の処理領域を除いた第２の処理領域を抽出し、前記第２の処理領域に含まれる前記配線層レベルの配線パターンのパターン被覆率を算出し、前記第２の処理領域に対して予め定められた第２の基準値より前記第２の処理領域のパターン被覆率が大きくなるように前記第２の処理領域に発生させた新たな追加パターンを前記配線パターンに更に配置した配線レイアウトのデータを作成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。

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