JP4444765B2 - 半導体装置 - Google Patents

Description

本発明は、集積化した半導体装置のパターン配置に関する。

半導体装置、特に高集積化半導体装置（LSI）は電気機器に欠かせないキーデバイスとなっている。近年、電気機器の高性能化、小型化に伴ってＬＳＩの微細化、高集積化は進む一方であり、微細かつ複雑なパターン形成を行う必要性が高まっている。その一方で、微細かつ複雑なパターンを設計通りに形成するためにプロセス条件の制約が高まっている。

例えば配線パターンの形成に際しては、多結晶シリコン層、アルミニウム層、金属シリサイド層などの導電性膜を形成した後、フォトリソグラフィにより所望のマスクパターンを形成し、エッチングを行うことにより配線パターンを形成する。

配線パターンのエッチング工程においては、導電性膜のうちマスクされずに露出した部分が選択的に除去されるが、エッチング工程の諸条件を最適化しても、マスクを形成した領域の基板面全体に対する密度（面積率）によってエッチング速度にばらつきが出てしまう。このため、マスク形成領域の密度が高すぎても低すぎてもエッチング精度が低下するという不具合が生じる。

また、拡散層の形成についても同様の不具合があり、拡散層形成のためのイオン注入領域が小さいと、イオンの集中が生じ、所望の拡散プロファイルを得ることができない場合があった。

一方、基板表面の平坦化のためにＣＭＰ（Chemical Mechanical polishing）という方法が提案されている。この方法は、塗布法あるいはＣＶＤ法などにより基板上面に絶縁膜を形成した後、機械的に研磨しながら化学的にエッチングを行うことにより表面の平坦化を図るものである。しかしながら、例えばアルミ配線の場合、下層の配線層のパターン密度が小さく、所定の面積以上のパターンが配置されていない領域が存在すると、ＣＭＰを行ってもその領域が凹部となり平坦化できないという不具合がある。

このように、レイアウトパターンに偏りがある場合、当該層について十分なパターン精度を得ることができないのみならず、当該層より上層のパターン精度にも影響を及ぼし、プロセス精度を十分に得ることができない。

そこで、プロセス条件にもとづいて得られるパターン形成領域の面積率または占有率の検証、及び調整を効率よく行うことが必要となる。占有率を達成させるためのパターン配置方法については、空地領域に占有率を満たすように、チェックウィンドウごとにダミーパターンのピッチや、その形状を変化させて配置する手法が提案されている(例えば特許文献１)。また、空地領域に配置するダミーパターンを決定するために、チェックウィンドウ内の素子パターンの面積を算出し、残った空地領域に配置するダミーパターンの形状を決定する計算手法及びパターン配置手法が提案されている(例えば特許文献２)。

しかしながら、この手法を採用した場合、ダミーパターンの配置によるカップリング容量の増加に起因して伝播遅延時間増加等、信号伝達性能が劣化するという問題が新たに生じる。そこで、この問題を解決する手法として、ダミーパターンと隣り合う配線パターンとの幅によって好ましく決められた距離以下になる位置には、ダミーパターンを配置しない手法が提案されている（例えば特許文献３）。
特開２００２−９１６１号公報 特開２００１−２３７３２３号公報 特開２００３−２８２５６９号公報

しかしながら、上記の手法では、配線パターンとダミーパターンとの間隔が広くなるため、配置するダミーパターンの総面積が少なくなる。その結果、プロセス条件にもとづいて得られる当該層におけるダミーパターン領域の面積率を満たせない場合が出てくる。一方、面積率を満たすためにダミーパターンを配線パターンに近接して配置すると、寄生容量に起因する信号伝達性能の劣化やヒロックが発生し易くなる等の不具合が生じる。ここで、ヒロックとは導電性薄膜表面に局所的に発生する微小突起のことであり、上下配線や隣接配線との短絡、上部配線の断線、導電性薄膜を覆う絶縁膜の破壊及び剥離、後の工程における露光不良等、様々な不良の原因になる。

本発明は、上記実情に鑑みてなされたもので、ダミーパターンの配置による配線パターンの信号伝達性能の劣化を低く抑えながら製造時のヒロックの発生確率を低く抑えることができるダミーパターンの配置形状を提供することを目的とする。

本発明の半導体装置は、配線パターンと、前記配線パターンに近接する第１のダミーパターンと、前記配線パターンと前記第１のダミーパターンとの間に配置され、且つ前記第１のダミーパターンを囲む第２のダミーパターンとが１つの配線層内に形成されている。

これにより、第２のダミーパターンがエッチングの際に遮蔽物となるので、第１のダミーパターンと配線パターンとの間にヒロックが生じるのを防ぐことができる。そのため、配線パターンと第１のダミーパターンとが短絡するなどの不具合の発生を抑制することができる。また、第１のダミーパターンと配線パターンとの間に第２のダミーパターンが設けられているので、寄生容量によって生じる信号伝達性能の劣化を従来よりも小さくすることができる。さらに、プロセス条件により予め設定されているルールを遵守することなく第１のダミーパターンを配置することが可能になるので、プロセス条件に基づいて得られるダミーパターンの面積率の基準を達成することが容易になる。なお、第１のダミーパターンはある程度大規模なダミーパターンであることが多い。

前記第２のダミーパターンはリング状であって、且つ線状であることにより、第１のダミーパターンを完全に遮蔽することができる。

前記第２のダミーパターンはドット状であることにより、第２のダミーパターンが線状である場合に比べて寄生容量を小さくし、信号伝達性能の劣化を抑えることができる。

前記第２のダミーパターンの内側に、前記第１のダミーパターンを囲む第３のダミーパターンがさらに形成されていることにより、ヒロックが発生する確率をさらに低くすることができる。

前記第２のダミーパターンと前記第３のダミーパターンとは共にドット状であり、前記第１のダミーパターンから見て前記第２のダミーパターンのドットと前記第３のダミーパターンのドットとは交互に形成されていることにより、信号伝達特性の劣化を防ぎつつヒロックの発生をより確実に抑えることができる。

また、前記第２のダミーパターンと前記第３のダミーパターンのうち、いずれか一方は線状であり、他方はドット状であることにより、信号伝達性能の劣化を防ぎつつ、ヒロックの発生を効果的に抑えることができる。

前記配線層の下には下層配線層が設けられ、且つ、前記配線層の上には上層配線層が設けられ、平面的に見て前記第１のダミーパターンの端部にオーバーラップする第４のダミーパターンが前記下層配線層および前記上層配線層のうち少なくとも一層に形成されていることにより、第１のダミーパターンが形成されている配線層のみならず、その下層あるいは上層においてもヒロックの発生を抑えることができる。

以上説明したように、本発明によれば、配線パターンと大面積のダミーパターンとの間に、遮蔽物としてリング状のダミーパターンを配置すること、あるいは平面的に見て大面積ダミーパターンの端部、もしくは端辺にオーバーラップするように、当該層の上層、および下層にダミーパターンを配置することにより、寄生容量による信号性能の劣化やヒロックの発生確率を上層および下層においても低く抑えることができる。また、このレイアウトによれば、プロセス条件にもとづいて得られる当該層の面積率の達成がより容易となる。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。

（第１の実施形態）
図７は、半導体集積回路の一般的なレイアウトを示す図である。一般に、半導体レイアウトは、スタンダードセル５００とＳＲＡＭやＤＲＡＭなどのマクロ５０１、およびそれらを結線する配線パターン５１２との組み合わせで構成される。他には、スタンダードセル５００の内部を結線する配線パターン５１０、マクロ５０１の内部を結線する配線パターン５１１、スタンダードセル５００やマクロ５０１へ電源を供給するための電源配線パターン５１３などが半導体集積回路上に配置されている。さらに、半導体集積回路内には、配線パターン５１２、スタンダードセル内部の配線パターン５１０、マクロ内部の配線パターン５１１、電源配線パターン５１３が配置されていない空き領域５０２が存在する。なお、一般に、プロセス条件に基づいて得られる当該層におけるダミーパターンの面積率を達成することを目的として、空き領域５０２にはダミーパターンを配置する。ここで、当該層とはダミーパターンを配置する対象の層を指す。

図８は、図７に示す半導体集積回路を示す拡大図である。同図は、ダミーパターン配置前の半導体集積回路のレイアウトの代表的な例を示している。一般に、レイアウトは、配線パターン１００と配線パターン１００が配置されていない空き領域２００との組み合わせで構成されており、ダミーパターンは空き領域２００に配置される。ここで、配線パターン１００は、上記で説明したスタンダードセル内部の配線パターン５１０、マクロ内部の配線パターン５１１、電源配線パターン５１３のいずれかである。

図１は、本実施形態の半導体集積回路（半導体装置）のレイアウトの一例を示す図である。

本実施形態の半導体集積回路では、図１に示すように、配線パターン１００と、空き領域２００に配置した大面積のダミーパターン４００との間に、遮蔽物としてリング状（輪状且つ線状）のダミーパターン３００を配置することを特徴とする。ここで、配線パターン１００とダミーパターン３００の距離、ダミーパターン３００の配線幅や面積はプロセス条件により好ましく変更される。

本実施形態の半導体集積回路において、リング状のダミーパターン３００が大面積のダミーパターン４００を囲むように配置されていることにより、ダミーパターン３００が遮蔽物となるので、ダミーパターン４００に起因するヒロックの発生を抑えることができる。そのため、ダミーパターン４００と配線パターン１００の間に短絡が生じる確率を従来の半導体集積回路に比べて低く抑えることができる。

また、大面積のダミーパターン４００が配線パターン１００に近接して配置されないため、寄生容量による信号性能の劣化を低く抑えることができる。さらに、ダミーパターン３００で囲まれた領域２０１に配置されるダミーパターン４００は、プロセス条件により予め設定されているルール（例えば、配線幅の最大値を定めたルールや配線間距離の最小値を定めたルール）を遵守することなく配置することが可能である。すなわち、ダミー配線間の距離を定められたルールより小さくすることができるので、プロセス条件にもとづいて得られる当該層の面積率の達成がより容易となる。

なお、図１では、ダミーパターン３００は角ばったリング状であるが、略円形のリング状などであっても同様の効果を得ることができる。

図２は、本実施形態の半導体集積回路のレイアウトの別の一例を示す図である。同図に示すように、斜めの配線パターン１０１を配置している場合にも、本実施形態のレイアウトを適用することが可能である。この場合、リング状のダミーパターン３００は、斜めの配線パターン１００から所定の距離を置くために配線パターン１００とほぼ平行に配置されることが好ましい。

(第２の実施形態)
本発明の第２の実施形態に係るダミーパターンの配置の特徴を、図を参照しながら説明する。

図３は、第２の実施形態に係る半導体集積回路のレイアウトの例を示す図である。同図に示すように、本実施形態の半導体集積回路では、第１の実施形態で説明したリング状のダミーパターン３００に代えて、ドット状にダミーパターン４００を囲むダミーパターン３１０が設けられている。

第１の実施形態では、ダミーパターン３００と配線パターン１００とが並行配線となるため、寄生容量が増加して、わずかながらも信号性能が劣化してしまう場合がある。本実施形態のレイアウトによれば、配線パターン１００と並行するダミーパターン３１０内の配線が短くなっているので、第１の実施形態の半導体集積回路に比べて寄生容量が少なく、信号伝達性能の劣化をさらに小さくすることができる。

なお、ドット状のダミーパターン３１０の間隔は、採用するプロセスによって大きく異なる値となる。

また、ドット状のダミーパターン３１０の一部に線状の部分が入っていてもよい。

(第３の実施形態)
本発明の第３の実施形態に係るダミーパターンの配置の特徴を、図を参照しながら説明する。

図４は、第３の実施形態に係る半導体集積回路のレイアウトの例を示す図である。同図に示すように、本実施形態の半導体集積回路においては、大規模なダミーパターン４００を囲むドット状のダミーパターン３１０の内側に、ダミーパターン４００を囲むドット状のダミーパターン３１１がさらに設けられている。すなわち、固まって配置されたダミーパターンの周囲に、ドット状のダミーパターンが二重に配置されている。

ドット状のダミーパターンが一重である場合には、ダミーパターン４００を囲む遮蔽物に穴があくため、ダミーパターン４００と配線パターン１００の間でヒロックが発生する可能性がある。そこで、ドット形状のダミーパターンで形成するリングを二重とし、さらに、ダミーパターン３００とダミーパターン３１０を交互に（ダミーパターン４００から見てドットを互い違いに）配置することによりヒロックが発生する可能性を低く抑えることができる。

なお、上記ではドット形状のダミーパターンによって形成されるリングが二重の場合を説明したが、ダミーパターンの面積率の達成が容易である場合には、ドット形状のダミーパターンによって形成されるリングをさらに配置し多重のリングを形成してもよい。これにより、さらにヒロックが発生する可能性を低く抑えることが可能である。

(第４の実施形態)
本発明の第４の実施形態に係るダミーパターンの配置の特徴について図を参照しながら説明する。

図５は、第４の実施形態に係る半導体集積回路のレイアウトの例を示す図である。同図に示すように、本実施形態の半導体集積回路では、第２の実施形態で説明したダミーパターン３１０の内側に、さらにダミーパターン４００を囲むリング状のダミーパターン３０１が配置されている。

第２の実施形態の半導体集積回路では、遮蔽物となるダミーパターン３１０に穴があくため、ダミーパターン４００と配線パターン１００との間でヒロックが発生する可能性がある。そこで、ドット形状のダミーパターン３１０の内側にリング状のダミーパターン３０１を併置することにより、ダミーパターン４００と配線パターン１００との間でヒロックの発生をなくすと共に、並行配線に起因する寄生容量増加による信号性能の劣化を小さくできる。ここで、リング状のダミーパターン３０１の外側にドット状のダミーパターンを配置するのは、ダミーパターン３０１をドット状、ダミーパターン３１０をリング状とする場合に比べてダミーパターン３０１−配線パターン１００間で生じる寄生容量とダミーパターン３１０−配線パターン１００間で生じる寄生容量との総和を小さくすることができるからである。

(第５の実施形態)
本発明の第５の実施形態に係るダミーパターンの配置の特徴を、図を参照しながら説明する。

図６は、第５の実施形態に係る半導体集積回路のレイアウトの例を示す図である。同図に示すように、平面的に見て当該層の大面積ダミーパターン４００の端部、および端辺を覆うように、ダミーパターン４００が設けられた層（当該層）の上層、および下層にダミーパターン４１０を配置する。

第１〜第４の実施形態のレイアウトのいずれによっても当該層のパターン間で発生するヒロックの発生を抑えることが可能であるが、当該層と当該層の上層間、および当該層と当該層の下層間で発生するヒロックについては何も対策がなされていない。ここで、当該層とは、第１〜第４の実施の形態の半導体集積回路において、ダミーパターン４００を配置する対象層を指す。

ヒロックは配線の端部で発生し易いという特徴がある。そこで、大面積ダミーパターンの端部の角部（頂点）、および端辺を覆うように、当該層の上層、および当該層の下層にダミーパターンを配置する。すなわち、本実施形態の半導体集積回路においては、平面的に見てダミーパターン４００の端部にオーバーラップするダミーパターン４１０がダミーパターン４００が設けられた層の上層および下層に設けられている。これによって、当該層のみならず当該層の下層および上層でヒロックの発生を抑止することができる。そのため、当該層、下層および上層の基板面を平坦に保つことができ、ヒロックによって生じる回路動作の不具合を抑制することができる。

なお、以上で説明した各実施形態の特徴を適宜組み合わせることも可能である。また、第１の実施形態で説明したような、斜めの配線パターンを配置しているレイアウトを、第２〜第５の実施形態の半導体集積回路に適用することが可能である。さらに、本明細書で開示された実施形態は本発明の一例であって発明の範囲は実施形態に制限されるものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲内での全ての変更が含まれることが意図される。

本発明に係るダミーパターンの配置によれば、ヒロックの発生を低く抑えながら大面積のダミーパターンを配置することが可能となるため、微細プロセスのＬＳＩ製造時の歩留まり向上に有効である。

本発明の第１の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。 第１の実施形態に係る半導体集積回路のレイアウトの別の一例を示す図である。 第２の実施形態に係る半導体集積回路のレイアウトの例を示す図である。 第３の実施形態に係る半導体集積回路のレイアウトの例を示す図である。 第４の実施形態に係る半導体集積回路のレイアウトの例を示す図である。 第５の実施形態に係る半導体集積回路のレイアウトの例を示す図である。 半導体集積回路の一般的なレイアウトを示す図である。 図７に示す半導体集積回路を示す拡大図である。

符号の説明

１００ 配線パターン
１０１ 斜めの配線パターン
２００ 空き領域
３００，３０１，３１０，３１１，４００，４１０ ダミーパターン
５００ スタンダードセル
５０１ マクロ
５０２ 空き領域
５１０，５１１，５１２ 配線パターン
５１３ 電源配線パターン
５１４ ダミーパターン

Claims (5)

1. 配線パターンと、
   前記配線パターンに近接する第１のダミーパターンと、
   前記配線パターンと前記第１のダミーパターンとの間に配置され、前記第１のダミーパターンを囲む第２のダミーパターンと、
   前記第２のダミーパターンの内側に配置され、前記第１のダミーパターンを囲む第３のダミーパターンが１つの配線層内に形成され、
   前記第２のダミーパターンと前記第３のダミーパターンとは共にドット状であり、
   前記第１のダミーパターンから見て前記第２のダミーパターンのドットと前記第３のダミーパターンのドットとは交互に形成されていることを特徴とする半導体装置。
2. 配線パターンと、
   前記配線パターンに近接する第１のダミーパターンと、
   前記配線パターンと前記第１のダミーパターンとの間に配置され、前記第１のダミーパターンを囲む第２のダミーパターンと、
   前記第２のダミーパターンの内側に配置され、前記第１のダミーパターンを囲む第３のダミーパターンが１つの配線層内に形成され、
   前記第２のダミーパターンと前記第３のダミーパターンのうち、いずれか一方は線状であり、他方はドット状であることを特徴とする半導体装置。
3. 前記配線層の下には下層配線層が設けられ、且つ、前記配線層の上には上層配線層が設けられ、
   平面的に見て前記第１のダミーパターンの端部にオーバーラップする第４のダミーパターンが前記下層配線層又は前記上層配線層のうち少なくとも一層に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 配線パターンと、
   前記配線パターンに近接する第１のダミーパターンと、
   前記配線パターンと前記第１のダミーパターンとの間に配置され、前記第１のダミーパターンを囲む第２のダミーパターンとが１つの配線層内に形成され、
   前記配線層の下には下層配線層が設けられ、且つ、前記配線層の上には上層配線層が設けられ、
   平面的に見て前記第１のダミーパターンの端部にオーバーラップする第４のダミーパターンが前記下層配線層又は前記上層配線層のうち少なくとも一層に形成されていることを特徴とする半導体装置。
5. 前記第２のダミーパターンの外側に、ドット状のダミーパターンによって形成されるリングを配置し、多重のリングを形成していることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。

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