JP6378115B2 - 半導体装置、及び、半導体装置の製造方法 - Google Patents

半導体装置、及び、半導体装置の製造方法 Download PDF

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Description

本発明の実施形態は、半導体装置、及び、半導体装置の製造方法に関する。
近年、半導体装置の微細化が進むにつれ、配線も微細となっている。これにより、従来のCu配線では界面や粒界による散乱が支配的となり、配線抵抗が高くなる細線効果が顕在化している。
このため、従来の半導体装置のCu配線では、デバイススペックを満たさないと考えられる。そこで、細幅配線では細線効果の影響を受けにくい材料の適用が必要となる。
一方、細線効果の顕在化しにくい材料は、一般的にバルク比抵抗は高抵抗であるため、太幅の配線に適用すると太幅配線が高抵抗となる。
特開２０１３−１７２１０３号公報
所定の配線の特性を得ることが可能な半導体装置、及び、半導体装置の製造方法を提供する。
実施形態に従った半導体装置は、半導体層を備える。半導体装置は、前記半導体層上に設けられ、第１導電材料を含む第１配線を備える。半導体装置は、前記半導体層上に設けられ、前記第１導電材料を含む第２配線を備える。半導体装置は、前記半導体層上に設けられ、前記第１配線の線幅よりも太い線幅を有し、前記第１導電材料と異なる第２導電材料を含む第３配線を備える。半導体装置は、前記半導体層上に設けられ、前記第１配線と前記第２配線との間に配置された第１絶縁膜を備える。半導体装置は、前記半導体層上に設けられ、前記第２配線と前記第３配線との間であって、前記第３配線に隣接して前記第３配線の周囲を囲むように配置された第２絶縁膜を備える。前記第２配線は、前記第３配線の両側に設けられている。前記第１導電材料は、平均自由行程が前記第２導電材料の平均自由行程よりも短い自由電子による電気伝導機構を有する材料であり、若しくは、前記第１導電材料は、量子化伝導を示す材料である。前記第１配線、前記第２配線、前記第３配線、前記第１絶縁膜、及び、前記第２絶縁膜は、前記半導体層上に設けられた１つの配線層に設けられている。
図１は、第１の実施形態に係る半導体装置の構成の一例を示す図である。 図２は、第１の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図３は、図２に続く、第１の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図４は、図３に続く、第１の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図５は、図４に続く、第１の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図６は、図５に続く、第１の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図７は、第２の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図８は、図７に続く、第２の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図９は、図８に続く、第２の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図１０は、第３の実施形態に係る半導体装置の構成の一例を示す図である。 図１１は、図１０Ａの領域Ｚに注目した半導体装置の断面の他の例を示す断面図である。 図１２は、第４の実施形態に係る半導体装置の第２、第３配線、及び第２絶縁膜の構成の一例を示す図である。 図１３は、第４の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図１４は、図１３に続く、第４の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図１５は、図１４に続く、第４の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図１６は、図１５に続く、第４の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図１７は、図１６に続く、第４の実施形態に係る半導体装置の製造方法の工程の一例を示す図である。 図１８は、図１４に示す半導体装置の製造方法の工程を示す図である。 図１９は、図１４に示す半導体装置の製造方法の工程を示す図である。
以下、各実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係る半導体装置１００の構成の一例を示す図である。図１Ａは、半導体装置１００の上面を示す上面図である。また、図１Ｂは、図１ＡのＸ−Ｘ線に沿った断面を示す断面図である。
図１に示すように、半導体装置１００は、半導体基板Ｓ１と、半導体層Ｓ２と、第１配線Ｌ１と、第２配線Ｌ２と、第３配線Ｌ３と、絶縁膜ＩＮと、第１絶縁膜ＩＮ１と、第２絶縁膜ＩＮ２と、を備える。
半導体基板Ｓ１は、例えば、シリコン基板である。
半導体層Ｓ２は、半導体基板Ｓ１上に設けられている。この半導体層Ｓ２は、例えば、ＭＯＳトランジスタ等の半導体素子のパターンが設けられたデバイス層である。
第１配線Ｌ１は、半導体層Ｓ２上に、設けられている。この第１配線Ｌ１は、第１導電材料を含む。
なお、第１配線Ｌ１は、例えば、ＮＡＮＤ型フラッシュメモリのメモリセル領域Ａ１に配置されている。
また、絶縁膜ＩＮは、半導体層Ｓ２上に設けられている。この絶縁膜ＩＮは、隣接する第１配線Ｌ１間に設けられている。
また、第２配線Ｌ２は、半導体層Ｓ２上に設けられている。この第２配線Ｌ２は、第１導電材料を含む。
ここで、第２配線Ｌ２は、例えば、図１に示すように、半導体層Ｓ２上において、第２絶縁膜ＩＮ２の周囲を取り囲むように設けられている。
第３配線Ｌ３は、半導体層Ｓ２上に、第１方向Ｄ１に延びるように設けられている。この第３配線Ｌ３は、第１配線Ｌ１の線幅（第１方向Ｄ１に直交する第２方向Ｄ２の幅）Ｗ１よりも太い線幅（第１方向Ｄ１に直交する第２方向Ｄ２の幅）Ｗ３を有する。この第３配線Ｌ３は、第１導電材料と異なる第２導電材料を含む。
なお、第２配線Ｌ２は、第３配線Ｌ３の両側に設けられ、第３配線Ｌ３は第２配線Ｋ２に挟まれるように配置されている。ここでは、図１に示すように、第３配線Ｌ３は、半導体層Ｓ２上で、第２配線Ｌ２によって囲まれている。
なお、第２配線Ｌ２及び第３配線Ｌ３は、例えば、ＮＡＮＤ型フラッシュメモリの周辺回路領域Ａ２に配置されている。
また、第１絶縁膜ＩＮ１は、半導体層Ｓ２上に設けられている。この第１絶縁膜ＩＮ１は、第１配線Ｌ１と第２配線Ｌ２との間に配置されている。
また、第２絶縁膜ＩＮ２は、半導体層Ｓ２上に設けられている。この第２絶縁膜ＩＮ２は、第２配線Ｌ２と第３配線Ｌ３との間であって、第３配線Ｌ３に隣接して第３配線Ｌ３の周囲を囲むように配置されている。
第２絶縁膜ＩＮ２は、半導体層Ｓ２上において、第３配線Ｌ３の周囲を取り囲むように設けられている。特に、第２絶縁膜ＩＮ２は、半導体層Ｓ２上において、第３配線Ｌ３の側面から規定距離までの一定の幅で、第３配線Ｌ３の周囲を取り囲むように設けられていてもよい。
なお、第１配線Ｌ１、第２配線Ｌ２、第３配線Ｌ３、第１絶縁膜ＩＮ１、及び、第２絶縁膜ＩＮ２は、半導体層Ｓ２上に設けられた１つの配線層Ｙに設けられている（図１Ｂ）。
ここで、第１導電材料の電気伝導は、自由電子による伝導であり、第１導電材料は、平均自由行程が第２導電材料の平均自由行程よりも短い自由電子による電気伝導機構を有する材料であり、若しくは、前記第１導電材料は、量子化伝導を示す材料である。
先ず、第２導電材料には、バルク比抵抗の低い材料として、Cu又はAlのいずれかの第２金属、若しくは第２金属を主成分とする第２合金が選択される。
この場合、上記条件（平均自由行程が第２導電材料の平均自由行程よりも短い自由電子による電気伝導機構を有する材料）を満たす第１導電材料は、例えば、Rh、Mo、Al（但し、第２導電材料がＣｕである場合）、Ru、Cd、W、Ir、Zn、Ga、Pt、Pd、Nb、In、Co、 Ni、Cr、Tc、Os、Ta、Fe、Sn、Tl、Reの何れかの第１金属、若しくは、該第１金属を主成分とする第１合金、若しくは、該第１金属又は該第１合金のシリサイドである。なお、特に、Ｗ、Ｍｏ、Ｒｕは、細線効果の影響を受けにくい材料である。
また、上記条件（量子化伝導を示す材料）を満たす第１導電材料は、グラフェンである。
このように、半導体装置１００は、細線効果が顕在化する細幅配線（第１配線Ｌ１）において細線効果の影響を受けにくい配線材料（第１導電材料）を適用し、且つ太幅配線（第３配線Ｌ３）には比抵抗の小さい材料（第２導電材料）を適用する。
これにより、半導体装置１００は、所定の配線の特性を得ることが可能になる。
ここで、以上のような構成を有する半導体装置１００の製造方法の一例について説明する。図２から図６は、第１の実施形態に係る半導体装置１００の製造方法の各工程の一例を示す図である。なお、図２Ａ〜図６Ａは、半導体装置１００の製造方法の各工程の上面を示す上面図であり、Ｘ−Ｘ線近傍の領域に注目した図である。また、図２Ｂ〜図６Ｂは、図１ＡのＸ−Ｘ線に沿った半導体装置１００の製造方法の各工程の断面を示す断面図である。
先ず、半導体層Ｓ２上に、既述の第１導電材料からなる導電膜（図示せず）を形成する。その後、例えば、リソグラフィー技術とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、該導電膜を選択的にエッチングする。これにより、半導体層Ｓ２上に、第１導電材料を含む第１配線Ｌ１及び第１導電材料を含む第２配線Ｌ２を形成する（図２）。
次に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、第１配線Ｌ１及び第２配線Ｌ２が形成された半導体層Ｓ２上に絶縁膜１０１を形成する（図３）。
その後、絶縁膜１０１を、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等により異方性エッチングする。ここでは、第３配線Ｌ３が形成される領域の半導体層Ｓ２の表面が露出するまで、絶縁膜１０１をエッチングする。
これにより、半導体層Ｓ２上に、第１配線Ｌ１と第２配線Ｌ２との間に位置する第１絶縁膜ＩＮ１を形成するとともに、第２配線Ｌ２に隣接する第２絶縁膜ＩＮ２を形成する（図４）。このとき、隣接する第１配線Ｌ１間の絶縁膜ＩＮも形成される。
なお、第３配線Ｌ３が形成される領域に対応する第２絶縁膜ＩＮ２の開口部１１０の第２方向の幅は、第３配線Ｌ３の幅Ｗ３と同じ幅である。
次に、既述の第２導電材料（例えば、Ｃｕ又はＡｌ）を第２絶縁膜ＩＮ２の開口部１１０に埋め込むように、半導体層Ｓ２上に堆積させて、導電膜１０２を形成する（図５）。
次に、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、第１、第２絶縁膜ＩＮ１、ＩＮ２上および第１、第２配線Ｌ１、Ｌ２上の導電膜１０２が除去されるまで平坦化する。なお、ここでは、このＣＭＰ処理を処理時間で制御しているため、第１、第２絶縁膜ＩＮ１、ＩＮ２および第１、第２配線Ｌ１、Ｌ２の上部も一部除去されている。
これにより、半導体層Ｓ２上に、第１配線Ｌ１の線幅Ｗ１よりも太い線幅Ｗ３を有し、第１導電材料と異なる第２導電材料を含む第３配線Ｌ３を形成する（図６）。このとき、図６に示すように、第２絶縁膜ＩＮ２は、第２配線Ｌ２と第３配線Ｌ３との間であって、第３配線Ｌ３に隣接して第３配線Ｌ３の周囲を囲むように配置されている。
以上の工程により、図１に示す半導体装置１００が完成する。
なお、ＣＭＰ処理を、第１、第２絶縁膜ＩＮ１、ＩＮ２および第１、第２配線Ｌ１、Ｌ２の上部が露出したときに、終了するようにしてもよい。この場合、第２絶縁膜ＩＮ２の開口部１１０の上部は、開口部の下部よりも広くなる。すなわち、第３配線Ｌ３の上部の幅は、第３配線Ｌ３の下部の幅よりも広くなる。これにより、第３配線Ｌ３の抵抗を低減することができる。
ここで、従来技術においては、例えば、同一配線層において細幅配線と太幅配線の２種類の配線材料を使い分けるためには2回以上のリソグラフィー工程を必要となる。このため、合わせ不良による歩留まり低下が懸念される。さらに、細幅配線と太幅配線とは、配線形成プロセスが別となる。このため、製造工程数が増えて、製造コストが増加してしまう。
一方、本実施形態に係る半導体装置の製造方法では、上述のように、第３配線Ｌ３のリソグラフィー工程が省略できる。このため、製造コストの削減となる。さらに、第３配線Ｌ３が第１、第２の配線Ｌ１、Ｌ２のパターンに対してセルフアラインで形成される。このため、合わせ精度が向上し、歩留まり向上が期待できる。
以上のように、本第１の実施形態に係る半導体装置によれば、所定の配線の特性を得ることができる。
特に、本第１の実施形態に係る半導体装置の製造方法によれば、製造コストを低減しつつ、歩留まりの向上を図ることができる。
第２の実施形態
本第２の実施形態では、半導体装置の製造方法の他の例について説明する。なお、本第２の実施形態に係る半導体装置の構成は、第１、第２配線の具体構成（配線構造）以外は、第１の実施形態に係る半導体装置１００と同様の構成を有する。すなわち、第２の実施形態に係る半導体装置の構成は、第１、第２配線の具体構成（配線構造）以外は、第１の実施形態の図１と同様である。
ここで、図７から図９は、第２の実施形態に係る半導体装置の製造方法の各工程の一例を示す図である。なお、この図７から図９において、図１から図６と同じ符号は、第１の実施形態の構成と同じ構成を示す。そして、図７Ａ〜図９Ａは、半導体装置の製造方法の各工程の上面を示す上面図である。また、図７Ｂ〜図９Ｂは、図１ＡのＸ−Ｘ線に沿った半導体装置の製造方法の各工程の断面を示す断面図である。
先ず、半導体層Ｓ２上に、既述の第１導電材料からなる導電膜１０３を形成する。その後、導電膜１０３上に、ＳｉＯ２、ＳｉＮ、Ｓｉ等からなるマスク膜１０４を形成する。その後、リソグラフィー技術を用いて、マスク膜１０４上にレジスト膜１０５ａ、１０５ｂを選択的に形成する（図７）。
次に、レジスト膜１０５ａ、１０５ｂをマスクとして、導電膜１０３及びマスク膜１０４を、例えば、ＲＩＥ法等により異方性エッチングする。その後、残存するレジスト膜１０５ａ、１０５ｂを除去する。これにより、第１配線Ｌ１及び第２配線Ｌ２を形成する（図８）。
ここで、図８に示すように、第１配線Ｌ１は、第１導電材料で構成された第１層Ｌ１ａと、第１層Ｌ１ａ上に積層され且つ第１導電材料とは異なる材料で構成された第２層（マスク膜）Ｌ１ｂと、を含む積層構造（配線構造）を有する。
なお、第２配線Ｌ２も、第１配線Ｌ１と同様の積層構造を有する。すなわち、第２配線Ｌ２は、第１導電材料で構成された第１層Ｌ２ａと、第１層Ｌ２ａ上に積層され且つ第１導電材料とは異なる材料で構成された第２層（マスク膜）Ｌ２ｂと、を含む積層構造（配線構造）を有する。
なお、第２層Ｌ１ｂ、Ｌ２ｂは、例えば、シリコン膜、シリコン酸化膜、又、はシリコン窒化膜である。
次に、例えば、既述の第１の実施形態の図３に示す工程と同様に、ＣＶＤ法を用いて、第１配線Ｌ１及び第２配線Ｌ２が形成された半導体層Ｓ２上に絶縁膜を形成する。その後、該絶縁膜を、ＲＩＥ法等により異方性エッチングする。
これにより、第１の実施形態の図４に示す工程と同様に、半導体層Ｓ２上に、第１配線Ｌ１と第２配線Ｌ２との間に位置する第１絶縁膜ＩＮ１を形成するとともに、第２配線Ｌ２に隣接する第２絶縁膜ＩＮ２を形成する。このとき、隣接する第１配線Ｌ１間の絶縁膜ＩＮも形成される。
次に、既述の第１の実施形態の図５に示す工程と同様に、第２導電材料を第２絶縁膜ＩＮ２の開口部１１０に埋め込むように、半導体層Ｓ２上に堆積させて、導電膜１０２を形成する。
次に、例えば、ＣＭＰ法を用いて、第１、第２絶縁膜ＩＮ１、ＩＮ２上および第１、第２配線Ｌ１、Ｌ２上の導電膜１０２が除去されるまで平坦化する。
これにより、半導体層Ｓ２上に、第１配線Ｌ１の線幅Ｗ１よりも太い線幅Ｗ３を有し、第１導電材料と異なる第２導電材料を含む第３配線Ｌ３を形成する（図９）。なお、図１に示す半導体装置１００と同様に、第２絶縁膜ＩＮ２は、第２配線Ｌ２と第３配線Ｌ３との間であって、第３配線Ｌ３に隣接して第３配線Ｌ３の周囲を囲むように配置されている。
以上の工程により、第２の実施形態に係る半導体装置が完成する。
この第２の実施形態に係る半導体装置において、第１、第２配線Ｌ１、Ｌ２は、第１導電材料で構成された第１層と、第１層上に積層され且つ第１導電材料とは異なる材料で構成された第２層と、を含む積層構造を有する。
そして、本実施形態に係る半導体装置の製造方法により、ＣＭＰ法による平坦化の後に露出する金属が１種類（第２配線Ｌ３）となり、太幅配線のＣＭＰプロセスの難度が下がる。
さらに、露出した細幅配線材料のＣＭＰプロセス後の残渣による配線間リーク特性も改善する。
この製造方法により形成された半導体装置のその他の構成および製造方法は、第１の実施形態と同様である。
すなわち、本第２の実施形態に係る半導体装置によれば、第１の実施形態と同様に、所定の配線の特性を得ることができる。
特に、本第２の実施形態に係る半導体装置の製造方法によれば、製造コストを低減しつつ、歩留まりの向上を図ることができる。
第３の実施形態
本第３の実施形態では、半導体装置の他の例について説明する。なお、本第３の実施形態に係る半導体装置の構成は、第１、第２配線及びコンタクト配線の配置、構成以外は、第１の実施形態に係る半導体装置１００と同様の構成を有する。すなわち、第３の実施形態に係る半導体装置の構成は、第１、第２配線及びコンタクト配線の配置、構成以外は、第１の実施形態の図１と同様である。
図１０は、第３の実施形態に係る半導体装置３００の構成の一例を示す図である。なお、この図１０において、図１と同じ符号は、第１の実施形態の構成と同じ構成を示す。そして、図１０Ａは、半導体装置３００の上面を示す上面図である。また、図１０Ｂは、図１０Ａの領域Ｚに注目した半導体装置３００の断面の一例を示す断面図である。また、図１１は、図１０Ａの領域Ｚに注目した半導体装置３００の断面の他の例を示す断面図である。
図１０に示すように、半導体装置３００は、半導体基板Ｓ１と、半導体層Ｓ２と、第１配線Ｌ１と、第２配線Ｌ２と、第３配線Ｌ３と、絶縁膜ＩＮと、第１絶縁膜ＩＮ１と、第２絶縁膜ＩＮ２と、を備える。
そして、第１の実施形態と同様に、第１配線Ｌ１、第２配線Ｌ２、第３配線Ｌ３、第１絶縁膜ＩＮ１、及び、第２絶縁膜ＩＮ２は、半導体層Ｓ２上に設けられた１つの配線層Ｙに設けられている。
ここで、第２配線Ｌ２は、半導体層Ｓ２上において、第２絶縁膜ＩＮ２の周囲を取り囲むように、断続的に設けられている。
すなわち、第３の実施形態においては、第１配線Ｌ１の端部は、第３配線Ｌ３の端部と第２絶縁膜ＩＮ２を介して（第１絶縁膜ＩＮ１及び第２配線Ｌ２を介さずに）隣接している（図１０の領域Ｚ）。
そして、コンタクト配線Ｃは、配線層Ｙ下の半導体層Ｓ２に、設けられている。このコンタクト配線Ｃの上部は、第１配線Ｌ１の端部及び第３配線Ｌ３の端部と電気的に接続されている。これにより、第１配線Ｌ１と第３配線Ｌ３とは、電気的に接続される。
なお、図１１に示すように、コンタクト配線Ｃは、配線層Ｙ上の半導体層Ｓ３に設けられ、第１配線Ｌ１及び第３配線Ｌ３と電気的に接続するようにしてもよい（図１１）。
この図１０、図１１に示す半導体装置３００の構造により、多層での引出による配線の冗長が無くなり、コンタクト不良による歩留まりの低下や配線長が長くなることによる高抵抗化を改善できる。
そして、以上のような構成を有する半導体装置３００のその他の特性および製造方法は、第１の実施形態の半導体装置１００の特性と同様である。
すなわち、本第３の実施形態に係る半導体装置によれば、所定の配線の特性を得ることができる。
特に、本第３の実施形態に係る半導体装置の製造方法によれば、製造コストを低減しつつ、歩留まりの向上を図ることができる。
第４の実施形態
本第４の実施形態では、半導体装置のさらに他の例について説明する。なお、本第４の実施形態に係る半導体装置の構成は、第２、第３配線、及び第２絶縁膜の配置、構成以外は、第１の実施形態に係る半導体装置１００と同様の構成を有する。すなわち、第４の実施形態に係る半導体装置の構成は、第２、第３配線、及び第２絶縁膜の配置、構成以外は、第１の実施形態の図１と同様である。
ここで、図１２は、第４の実施形態に係る半導体装置の第２、第３配線、及び第２絶縁膜の構成の一例を示す図である。なお、この図１２において、図１と同じ符号は、第１の実施形態の構成と同じ構成を示す。
図１２に示すように、第２配線Ｌ２は、半導体層Ｓ２上において、第３配線Ｌ３が延びる第１方向Ｄ１と並行に、断続的に設けられている。
これにより、第２絶縁膜ＩＮ２中の金属領域が減るため、リーク特性が改善する。
ここで、第３配線Ｌ３の領域うち、第１方向Ｄ１と直交する第２方向Ｄ２に第２配線Ｌ２が存在する領域の第１幅ＷＬ３ａよりも、第３配線Ｌ３の領域のうち、第２方向Ｄ２において第２配線Ｌ２が存在していない第３配線Ｌ３の領域の第２幅ＷＬ３ｂの方が、太くなっている。
これにより、第３配線Ｌ３の幅を第１幅ＷＬ３ａに固定する場合と比較して、第３配線Ｌ３の配線抵抗を低減することができる。
この第４の実施形態に係る半導体装置のその他の構成は、第１の実施形態に係る半導体装置と同様である。
ここで、以上のような構成を有する半導体装置の製造方法の一例について説明する。図１３から図１７は、第４の実施形態に係る半導体装置の製造方法の各工程の一例を示す図である。なお、図１３Ａ〜図１７Ａは、半導体装置の製造方法の各工程の上面を示す上面図である。また、図１３Ｂ〜図１７Ｂは、Ｘ１−Ｘ１線に沿った半導体装置の製造方法の各工程の断面を示す断面図である。また、図１３Ｃ〜図１７Ｃは、Ｘ２−Ｘ２線に沿った半導体装置の製造方法の各工程の断面を示す断面図である。また、図１３Ｄ〜図１７Ｄは、Ｘ３−Ｘ３線に沿った半導体装置の製造方法の各工程の断面を示す断面図である。また、
先ず、半導体層Ｓ２上に、既述の第１導電材料からなる導電膜（図示せず）を形成する。その後、例えば、リソグラフィー技術とＲＩＥ法を用いて、該導電膜を選択的にエッチングする。これにより、半導体層Ｓ２上に、第１導電材料を含む第１配線Ｌ１（ここでは図示せず）及び第１導電材料を含む第２配線Ｌ２を形成する（図１３）。
なお、この図１３の例では、第２方向Ｄ２に、複数の第２配線Ｌ２が配置されている。
次に、例えば、ＣＶＤ法を用いて、第１配線Ｌ１（図示せず）及び第２配線Ｌ２が形成された半導体層Ｓ２上に絶縁膜１０１を形成する（図１４）。なお、絶縁膜１０１は、開口部１０１ａを有する。
ここで、図１８、図１９は、図１４に示す半導体装置の製造方法の工程を示す図である。なお、図１８Ａは、図１４Ａに対応する上面図である。また、図１８Ｂは、図１８Ａの領域Ｚ１を拡大した上面図である。図１９Ａは、図１４Ｂに対応する上面図である。また、図１９Ｂは、図１９Ａの領域Ｚ２を拡大した上面図である。
図１８、図１９に示すように、絶縁膜１０１はＣＶＤ法により成膜されるため、第２配線Ｌ２の側面における絶縁膜１０１の膜厚は、厚さｔになる。さらに、第２配線Ｌ２の上部のエッジＬ２ａ近傍の絶縁膜１０１の膜厚も、エッジＬ２ａを中心とする円弧状の厚さｔになる。
その後、絶縁膜１０１を、ＲＩＥ法等により異方性エッチングする。ここでは、第３配線Ｌ３が形成される領域の半導体層Ｓ２の表面が露出するまで、絶縁膜１０１をエッチングする。
これにより、半導体層Ｓ２上に、第１配線Ｌ１と第２配線Ｌ２との間に位置する第１絶縁膜ＩＮ１（図示せず）を形成するとともに、第２配線Ｌ２に隣接する第２絶縁膜ＩＮ２を形成する（図１５）。
なお、第３配線Ｌ３が形成される領域に対応する第２絶縁膜ＩＮ２の開口部１１０の第２方向の幅は、第３配線Ｌ３の幅Ｗ３と同じ幅である。
次に、既述の第２導電材料（例えば、Ｃｕ又はＡｌ）を第２絶縁膜ＩＮ２の開口部１１０に埋め込むように、半導体層Ｓ２上に堆積させて、導電膜１０２を形成する（図１６）。
次に、例えば、ＣＭＰ法を用いて、第１、第２絶縁膜ＩＮ１、ＩＮ２上および第１、第２配線Ｌ１、Ｌ２上の導電膜１０２が除去されるまで平坦化する。なお、ここでは、このＣＭＰ処理を処理時間で制御しているため、第１、第２絶縁膜ＩＮ１、ＩＮ２および第１、第２配線Ｌ１、Ｌ２の上部も一部除去されている。
これにより、半導体層Ｓ２上に、第１配線Ｌ１の線幅Ｗ１よりも太い線幅Ｗ３を有し、第１導電材料と異なる第２導電材料を含む第３配線Ｌ３を形成する（図１７）。
このとき、図１７に示すように、第２配線Ｌ２は、半導体層Ｓ２上において、第３配線Ｌ３が延びる第１方向Ｄ１と並行に、断続的に設けられている。これにより、既述のように、第２絶縁膜ＩＮ２中の金属領域が減るため、リーク特性が改善する。
さらに、第３配線Ｌ３の領域うち、第１方向Ｄ１と直交する第２方向Ｄ２に第２配線Ｌ２が存在する領域の第１幅（図１７（Ｃ））よりも、第３配線Ｌ３の領域のうち、第２方向Ｄ２において第２配線Ｌ２が存在していない第３配線Ｌ３の領域の第２幅（図１７（Ｄ））の方が、太くなっている。
これにより、既述のように、第３配線Ｌ３の幅を第１幅ＷＬ３ａに固定する場合と比較して、第３配線Ｌ３の配線抵抗を低減することができる。
以上の工程により、第４の実施形態に係る半導体装置が完成する。
そして、以上のような構成を有する半導体装置の特性は、第１の実施形態の特性と同様である。
すなわち、本第４の実施形態に係る半導体装置によれば、所定の配線の特性を得ることができる。
特に、本第４の実施形態に係る半導体装置の製造方法によれば、製造コストを低減しつつ、歩留まりの向上を図ることができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００、３００ 半導体装置
Ｓ１ 半導体基板
Ｓ２ 半導体層
Ｌ１ 第１配線
Ｌ２ 第２配線
Ｌ３ 第３配線
ＩＮ 絶縁膜
ＩＮ１ 第１絶縁膜
ＩＮ２ 第２絶縁膜

Claims (12)

  1. 半導体層と、
    前記半導体層上に設けられ、第１導電材料を含む第１配線と、
    前記半導体層上に設けられ、前記第１導電材料を含む第２配線と、
    前記半導体層上に設けられ、細線効果が顕在化する前記第１配線の線幅よりも太い線幅を有し、前記第１導電材料と異なる第２導電材料を含む第３配線と、
    前記半導体層上に設けられ、前記第１配線と前記第２配線との間に配置された第１絶縁膜と、
    前記半導体層上に設けられ、前記第２配線と前記第３配線との間に配置された第２絶縁膜と、を備え、
    前記第２配線は、前記第３配線の両側に設けられ、
    前記第１導電材料は、平均自由行程が前記第２導電材料の平均自由行程よりも短い自由電子による電気伝導機構を有する材料であり、若しくは、前記第１導電材料は、量子化伝導を示す材料であり、
    前記第１配線、前記第２配線、前記第３配線、前記第１絶縁膜、及び、前記第２絶縁膜は、前記半導体層上に設けられた１つの配線層に設けられ、
    前記第２配線は、前記半導体層上において、前記第３配線が延びる第１方向と並行に、断続的に設けられ、
    前記第３配線の領域うち、前記第１方向と直交する第２方向に前記第２配線が存在する領域の第１幅よりも、前記第３配線の領域のうち、前記第２方向において前記第２配線が存在していない前記第３配線の領域の第２幅の方が、太くなっている
    ことを特徴とする半導体装置。
  2. 前記配線層上又は前記配線層下に設けられ、前記第１配線及び前記第３配線と電気的に接続されたコンタクト配線をさらに備える
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体層は、半導体素子を含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１配線は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に配置され、
    前記第２配線及び前記第３配線は、前記ＮＡＮＤ型フラッシュメモリの周辺回路領域に配置されていることを特徴とする請求項１に記載の半導体装置。
  5. 半導体基板をさらに備え、
    前記半導体層は、前記半導体基板上に設けられていることを特徴とする請求項１に記載の半導体装置。
  6. 半導体層上に、第１導電材料を含む複数の第１配線及び前記第１導電材料を含み領域を囲む形状を有する第２配線を形成することと、
    前記半導体層上に、前記複数の第１配線間に第１絶縁膜を埋め込むように堆積させるとともに、前記第２配線に隣接し、前記領域に開口部を有する第２絶縁膜を形成することと、
    前記第１導電材料と異なる第２導電材料を前記第２絶縁膜の開口部に埋め込むように、前記半導体層上に堆積させて、前記第２導電材料からなる第１導電膜を形成し、前記第１絶縁膜上、前記第２絶縁膜上、前記第１配線上、及び、前記第２配線上の前記第１導電膜が除去されるまで平坦化することで、前記半導体層上に、細線効果が顕在化する前記第１配線の線幅よりも太い線幅を有し、前記第２導電材料を含む第３配線を形成することと、を備え、
    前記第２絶縁膜は、前記第２配線と前記第３配線との間であって、前記第３配線に隣接して前記第３配線の周囲を囲むように配置され、
    前記第２配線は、前記第３配線の両側に設けられ、
    前記第１導電材料は、平均自由行程が前記第２導電材料の平均自由行程よりも短い自由電子による電気伝導機構を有する材料であり、若しくは、前記第１導電材料は、量子化伝導を示す材料であり、
    前記第１配線、前記第２配線、前記第３配線、前記第１絶縁膜、及び、前記第２絶縁膜は、前記半導体層上に設けられた１つの配線層に設けられている
    ことを特徴とする半導体装置の製造方法。
  7. ＣＶＤ法を用いて、前記第１配線及び第２配線が形成された前記半導体層上に絶縁膜を形成し、その後、前記絶縁膜を異方性エッチングすることで、前記第１絶縁膜及び前記第２絶縁膜を形成する
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記半導体層上に、前記第１導電材料からなる第２導電膜を形成し、その後、前記第２導電膜上にマスク膜を形成し、前記マスク膜上にレジスト膜を選択的に形成し、前記レジスト膜をマスクとして、前記第２導電膜及び前記マスク膜を異方性エッチングすることで、前記第１配線及び前記第２配線を形成する
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記第１導電材料は、Rh、Mo、Al、Ru、Cd、W、Ir、Zn、Ga、Pt、Pd、Nb、In、Co、 Ni、Cr、Tc、Os、Ta、Fe、Sn、Tl、Reの何れかの第１金属、若しくは、前記第１金属を主成分とする第１合金、若しくは、前記第１金属又は第１合金のシリサイド、若しくは、グラフェンである
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記第２導電材料は、Cu又はAlのいずれかの第２金属、若しくは前記第２金属を主成分とする第２合金である
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２絶縁膜は、前記半導体層上において、前記第３配線に隣接して前記第３配線の周囲を囲むように設けられていることを特徴とする請求項６に記載の半導体装置の製造方法。
  12. 前記第２配線は、前記半導体層上において、前記第２絶縁膜の周囲を取り囲むように設けられている
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63236319A (ja) * 1987-03-24 1988-10-03 Nec Corp 半導体装置の製造方法
JPH05315335A (ja) * 1992-05-08 1993-11-26 Nec Corp 半導体集積回路
JP4344412B2 (ja) * 1998-07-06 2009-10-14 Ｏｋｉセミコンダクタ株式会社 半導体集積回路の製造方法
JP2002289625A (ja) * 2001-03-23 2002-10-04 Mitsubishi Electric Corp 半導体装置の製造方法
JP4444765B2 (ja) * 2004-09-01 2010-03-31 パナソニック株式会社 半導体装置
JP2009130312A (ja) * 2007-11-28 2009-06-11 Panasonic Corp 半導体装置
JP6054596B2 (ja) * 2011-05-31 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置設計方法
JP2013172103A (ja) 2012-02-22 2013-09-02 Toshiba Corp 配線の形成方法
JP5820416B2 (ja) * 2013-03-22 2015-11-24 株式会社東芝 半導体装置及びその製造方法

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